JP2003100976A - 半導体装置 - Google Patents
半導体装置Info
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴのボンディングワイヤレ
ス構造を実現する上で、リードを固着する領域が汎用性
を高めるため、ソース電極上のほとんどの領域となって
おり、半田が広がり、オン抵抗のばらつきや、半田広が
り量のコントロールが困難であった。 【解決手段】 ソースパッド領域をリード固着面積と同
等にし、ゲートパッド電極から離間して設けることによ
り、半田の広がりを抑え、均一に供給できる。又開口面
積が小さいので、広がり量のコントロールも容易とな
り、オン抵抗のばらつきを抑制し、ゲート−ソース間シ
ョートを抑制できる。
ス構造を実現する上で、リードを固着する領域が汎用性
を高めるため、ソース電極上のほとんどの領域となって
おり、半田が広がり、オン抵抗のばらつきや、半田広が
り量のコントロールが困難であった。 【解決手段】 ソースパッド領域をリード固着面積と同
等にし、ゲートパッド電極から離間して設けることによ
り、半田の広がりを抑え、均一に供給できる。又開口面
積が小さいので、広がり量のコントロールも容易とな
り、オン抵抗のばらつきを抑制し、ゲート−ソース間シ
ョートを抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にボンディングワイヤレス構造のトランジスタにおい
てリードとチップを固着する半田の広がりを抑制し、オ
ン抵抗の上昇を抑制する半導体装置に関する。
特にボンディングワイヤレス構造のトランジスタにおい
てリードとチップを固着する半田の広がりを抑制し、オ
ン抵抗の上昇を抑制する半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の組立工程において
は、ウェハからダイシングして分離した半導体素子をリ
ードフレームに固着し、金型と樹脂注入によるトランス
ファーモールドによって半導体素子を封止し、リードフ
レームを切断して個々の半導体装置毎に分離する、とい
う工程が行われている。
は、ウェハからダイシングして分離した半導体素子をリ
ードフレームに固着し、金型と樹脂注入によるトランス
ファーモールドによって半導体素子を封止し、リードフ
レームを切断して個々の半導体装置毎に分離する、とい
う工程が行われている。
【０００３】図３には、トレンチ型のＭＯＳＦＥＴの断
面構造をＮチャネル型を例に示す。
面構造をＮチャネル型を例に示す。
【０００４】図３（Ａ）に示す如く、Ｎ+型のシリコン
半導体基板２１の上にＮ-型のエピタキシャル層からな
るドレイン領域２２を設け、その表面にＰ型のチャネル
層２４を設ける。チャネル層２４を貫通し、ドレイン領
域２２まで到達するトレンチ２７を設け、トレンチ２７
の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充
填されたポリシリコンよりなるゲート電極３３を設け
る。トレンチ２７に隣接したチャネル層２４表面にはＮ
+型のソース領域３５が形成され、隣り合う２つのセル
のソース領域３５間のチャネル層２４表面にはＰ+型の
ボディコンタクト領域３４を設ける。さらにチャネル層
２４にはソース領域３５からトレンチ２７に沿ってチャ
ネル領域（図示せず）が形成される。ゲート電極３３上
は層間絶縁膜３６で覆い、ソース領域３５およびボディ
コンタクト領域３４にコンタクトするソース電極３７を
設ける。
半導体基板２１の上にＮ-型のエピタキシャル層からな
るドレイン領域２２を設け、その表面にＰ型のチャネル
層２４を設ける。チャネル層２４を貫通し、ドレイン領
域２２まで到達するトレンチ２７を設け、トレンチ２７
の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充
填されたポリシリコンよりなるゲート電極３３を設け
る。トレンチ２７に隣接したチャネル層２４表面にはＮ
+型のソース領域３５が形成され、隣り合う２つのセル
のソース領域３５間のチャネル層２４表面にはＰ+型の
ボディコンタクト領域３４を設ける。さらにチャネル層
２４にはソース領域３５からトレンチ２７に沿ってチャ
ネル領域（図示せず）が形成される。ゲート電極３３上
は層間絶縁膜３６で覆い、ソース領域３５およびボディ
コンタクト領域３４にコンタクトするソース電極３７を
設ける。
【０００５】図３（Ｂ）は、図３（Ａ）のソース電極に
ソースパッド領域を設け、半田を供給した図を示す。破
線で示す部分が図３（Ａ）のＭＯＳＦＥＴのセルを多数
設けた実動作領域である。ソース電極３７ａ上に窒化膜
４４を設け、エッチングしてソース電極３７ａがほとん
ど露出したソースパッド領域４５を設ける。ソースパッ
ド領域４５には半田１６が供給される。
ソースパッド領域を設け、半田を供給した図を示す。破
線で示す部分が図３（Ａ）のＭＯＳＦＥＴのセルを多数
設けた実動作領域である。ソース電極３７ａ上に窒化膜
４４を設け、エッチングしてソース電極３７ａがほとん
ど露出したソースパッド領域４５を設ける。ソースパッ
ド領域４５には半田１６が供給される。
【０００６】図４には、上記のＭＯＳＦＥＴをボンディ
ングワイヤレス電極構造のリードに固着した例に示す。
図４（Ａ）は上面図であり、図４（Ｂ）はＢ−Ｂ線の断
面図である。
ングワイヤレス電極構造のリードに固着した例に示す。
図４（Ａ）は上面図であり、図４（Ｂ）はＢ−Ｂ線の断
面図である。
【０００７】リード１７は、銅を素材とした打ち抜きフ
レームであり、このリードのヘッダー１２上に半田ある
いはＡｇペーストよりなるプリフォーム材１３でパワー
ＭＯＳＦＥＴのベアチップ１１が固着される。パワーＭ
ＯＳＦＥＴのベアチップ１１の下面は金の裏張り電極
（図示せず）によりドレイン電極が形成され、上面には
アルミニウム合金の蒸着によりソース電極３７ａとゲー
トパッド電極３７ｂとなる電極層が形成される。その上
に表面保護膜となる窒化膜４４を設け、エッチングによ
りソース電極３７ａのほとんどが露出したソースパッド
領域４５を設け、ゲート端子が接続するゲートパッド電
極３７ｂを設ける。ソースパッド領域４５には、半田等
の導電材料１６との抵抗を下げ、且つ接着性を向上させ
るためＴｉ−Ｎｉ−Ａｕ等の金属膜を蒸着し、半田１６
等の導電性接着剤を供給してリード１７を固着する。リ
ード１７のドレイン端子１７ａはヘッダー１２と連結さ
れているので、ドレイン電極と直結され、ゲートパッド
電極３７ｂおよびソース電極３７ａである電極層は半田
１６によりゲート端子１７ｂおよびソース端子１７ｃと
電気的に接続される。
レームであり、このリードのヘッダー１２上に半田ある
いはＡｇペーストよりなるプリフォーム材１３でパワー
ＭＯＳＦＥＴのベアチップ１１が固着される。パワーＭ
ＯＳＦＥＴのベアチップ１１の下面は金の裏張り電極
（図示せず）によりドレイン電極が形成され、上面には
アルミニウム合金の蒸着によりソース電極３７ａとゲー
トパッド電極３７ｂとなる電極層が形成される。その上
に表面保護膜となる窒化膜４４を設け、エッチングによ
りソース電極３７ａのほとんどが露出したソースパッド
領域４５を設け、ゲート端子が接続するゲートパッド電
極３７ｂを設ける。ソースパッド領域４５には、半田等
の導電材料１６との抵抗を下げ、且つ接着性を向上させ
るためＴｉ−Ｎｉ−Ａｕ等の金属膜を蒸着し、半田１６
等の導電性接着剤を供給してリード１７を固着する。リ
ード１７のドレイン端子１７ａはヘッダー１２と連結さ
れているので、ドレイン電極と直結され、ゲートパッド
電極３７ｂおよびソース電極３７ａである電極層は半田
１６によりゲート端子１７ｂおよびソース端子１７ｃと
電気的に接続される。
【０００８】パワーＭＯＳＦＥＴのベアチップ１１およ
びフレームは金型およびトランスファーモールドで樹脂
封止され、樹脂層１８はパッケージ外形を構成する。
びフレームは金型およびトランスファーモールドで樹脂
封止され、樹脂層１８はパッケージ外形を構成する。
【０００９】このように、半導体チップとリードの接続
にボンディングワイヤを用いず、リードを直接固着する
ボンディングワイヤレス構造のトランジスタは、ボンデ
ィングワイヤ自体の抵抗が半導体チップのオン抵抗に加
算されないので、素子の特性を妨げず、ロスの少ない半
導体装置を実現できる。
にボンディングワイヤを用いず、リードを直接固着する
ボンディングワイヤレス構造のトランジスタは、ボンデ
ィングワイヤ自体の抵抗が半導体チップのオン抵抗に加
算されないので、素子の特性を妨げず、ロスの少ない半
導体装置を実現できる。
【００１０】
【発明が解決しようとする課題】上記した構造において
は、ソース電極３７ａ上に表面保護膜である窒化膜４４
を設け、その窒化膜４４を開口してソースパッド領域４
５を設けて半田１６を供給し、ソース電極３７ａの取り
出しとなるリード１７ｃを固着しており、そのソースパ
ッド領域４５の面積は、ソース電極３７ａがほとんど露
出する面積であった。これは、例えば電極の取り出しに
ボンディングワイヤを使用するような機種や、ボンディ
ング時或いはリード固着時のセット向きが異なるもの
等、汎用的にどの部分であってもリード又はボンディン
グワイヤを固着できるようにしていたためである。
は、ソース電極３７ａ上に表面保護膜である窒化膜４４
を設け、その窒化膜４４を開口してソースパッド領域４
５を設けて半田１６を供給し、ソース電極３７ａの取り
出しとなるリード１７ｃを固着しており、そのソースパ
ッド領域４５の面積は、ソース電極３７ａがほとんど露
出する面積であった。これは、例えば電極の取り出しに
ボンディングワイヤを使用するような機種や、ボンディ
ング時或いはリード固着時のセット向きが異なるもの
等、汎用的にどの部分であってもリード又はボンディン
グワイヤを固着できるようにしていたためである。
【００１１】しかし、前述の如く、特にリードを固着す
るボンディングワイヤレス電極構造の場合では、半田１
６の供給部となるソースパッド領域４５の面積が大きい
と半田１６が広がり、均一に供給されない問題が発生す
る。これにより、リード１７ｃが安定して固着できない
ので、オン抵抗にばらつきが生じていた。更にソースパ
ッド領域４５の面積が大きいと、半田１６の広がり量を
判定することが困難となる。例えば、半田１６が広がっ
て薄くなると接着強度が弱まるため、半田供給量を増や
すような場合に、広がり量の判定が困難であると、ソー
スパッド領域４５から半田１６があふれ、近接するゲー
トパッド電極３７ｂに達してゲート−ソース間ショート
を引き起こす問題もあった。
るボンディングワイヤレス電極構造の場合では、半田１
６の供給部となるソースパッド領域４５の面積が大きい
と半田１６が広がり、均一に供給されない問題が発生す
る。これにより、リード１７ｃが安定して固着できない
ので、オン抵抗にばらつきが生じていた。更にソースパ
ッド領域４５の面積が大きいと、半田１６の広がり量を
判定することが困難となる。例えば、半田１６が広がっ
て薄くなると接着強度が弱まるため、半田供給量を増や
すような場合に、広がり量の判定が困難であると、ソー
スパッド領域４５から半田１６があふれ、近接するゲー
トパッド電極３７ｂに達してゲート−ソース間ショート
を引き起こす問題もあった。
【００１２】
【課題を解決するための手段】本発明は上述した問題点
に鑑みてなされたものであり、半導体チップの実動作領
域上に設けられた金属電極層と金属電極層に設けた外部
接続電極固着領域と外部接続電極固着領域に固着するリ
ード端子とを有する半導体装置において、外部接続電極
固着領域は、金属電極層上を覆う絶縁膜の一部を開口し
て設け、リード端子の固着面積とほぼ同等であることを
特徴とするものである。半田が供給される面積をリード
固着面積程度まで縮小することにより、半田の広がりを
抑えて均一に供給し、且つ広がり量のコントロールが容
易となるため、オン抵抗のばらつきの抑制や、ゲート−
ソース間ショートの防止に寄与する半導体装置を提供で
きる。
に鑑みてなされたものであり、半導体チップの実動作領
域上に設けられた金属電極層と金属電極層に設けた外部
接続電極固着領域と外部接続電極固着領域に固着するリ
ード端子とを有する半導体装置において、外部接続電極
固着領域は、金属電極層上を覆う絶縁膜の一部を開口し
て設け、リード端子の固着面積とほぼ同等であることを
特徴とするものである。半田が供給される面積をリード
固着面積程度まで縮小することにより、半田の広がりを
抑えて均一に供給し、且つ広がり量のコントロールが容
易となるため、オン抵抗のばらつきの抑制や、ゲート−
ソース間ショートの防止に寄与する半導体装置を提供で
きる。
【００１３】
【発明の実施の形態】図１および図２を参照して本発明
の実施の形態をＭＯＳＦＥＴを例に詳述する。
の実施の形態をＭＯＳＦＥＴを例に詳述する。
【００１４】本発明の半導体装置は、実動作領域２０
と、ソース電極３７ａと、外部接続電極固着領域４と、
リード１７とから構成される。
と、ソース電極３７ａと、外部接続電極固着領域４と、
リード１７とから構成される。
【００１５】図１には、実動作領域２０を形成するＭＯ
ＳＦＥＴの断面図を示す。図１（Ａ）に示す如く、Ｎ+
型のシリコン半導体基板２１の上にＮ-型のエピタキシ
ャル層からなるドレイン領域２２を設け、その表面にＰ
型のチャネル層２４を設ける。チャネル層２４を貫通
し、ドレイン領域２２まで到達するトレンチ２７を設
け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、
トレンチ２７に充填されたポリシリコンよりなるゲート
電極３３を設ける。トレンチ２７に隣接したチャネル層
２４表面にはＮ+型のソース領域３５が形成され、隣り
合う２つのセルのソース領域３５間のチャネル層２４表
面にはＰ+型のボディコンタクト領域３４を設ける。さ
らにチャネル層２４にはソース領域３５からトレンチ２
７に沿ってチャネル領域（図示せず）が形成される。ゲ
ート電極３３上は層間絶縁膜３６で覆い、ソース領域３
５およびボディコンタクト領域３４にコンタクトするソ
ース電極３７ａを設ける。
ＳＦＥＴの断面図を示す。図１（Ａ）に示す如く、Ｎ+
型のシリコン半導体基板２１の上にＮ-型のエピタキシ
ャル層からなるドレイン領域２２を設け、その表面にＰ
型のチャネル層２４を設ける。チャネル層２４を貫通
し、ドレイン領域２２まで到達するトレンチ２７を設
け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、
トレンチ２７に充填されたポリシリコンよりなるゲート
電極３３を設ける。トレンチ２７に隣接したチャネル層
２４表面にはＮ+型のソース領域３５が形成され、隣り
合う２つのセルのソース領域３５間のチャネル層２４表
面にはＰ+型のボディコンタクト領域３４を設ける。さ
らにチャネル層２４にはソース領域３５からトレンチ２
７に沿ってチャネル領域（図示せず）が形成される。ゲ
ート電極３３上は層間絶縁膜３６で覆い、ソース領域３
５およびボディコンタクト領域３４にコンタクトするソ
ース電極３７ａを設ける。
【００１６】図１（Ｂ）は、図１（Ａ）のソース電極３
７ａにソースパッド領域１５を設け、半田１６を供給し
た図を示す。破線で示す部分が図１（Ａ）のＭＯＳＦＥ
Ｔのセルを多数設けた実動作領域２０である。ソース電
極３７ａ上に窒化膜１４を設け、エッチングしてソース
電極３７ａの一部が露出したソースパッド領域１５を設
ける。ソースパッド領域１５には半田１６が供給され
る。
７ａにソースパッド領域１５を設け、半田１６を供給し
た図を示す。破線で示す部分が図１（Ａ）のＭＯＳＦＥ
Ｔのセルを多数設けた実動作領域２０である。ソース電
極３７ａ上に窒化膜１４を設け、エッチングしてソース
電極３７ａの一部が露出したソースパッド領域１５を設
ける。ソースパッド領域１５には半田１６が供給され
る。
【００１７】図２には、図１のＭＯＳＦＥＴをボンディ
ングワイヤレス電極構造でリードと固着した例を示す。
図２（Ａ）は上面図であり、図２（Ｂ）はＡ−Ａ線の断
面図である。
ングワイヤレス電極構造でリードと固着した例を示す。
図２（Ａ）は上面図であり、図２（Ｂ）はＡ−Ａ線の断
面図である。
【００１８】実動作領域２０は、半導体基板に既知の方
法により設けられた多数のＭＯＳＦＥＴトランジスタの
セルが配列され、各セルのソース領域３５はソース電極
３７ａとコンタクトし、ゲート電極３３は実動作領域２
０外に延在されてゲートパッド電極３７ｂとコンタクト
する。
法により設けられた多数のＭＯＳＦＥＴトランジスタの
セルが配列され、各セルのソース領域３５はソース電極
３７ａとコンタクトし、ゲート電極３３は実動作領域２
０外に延在されてゲートパッド電極３７ｂとコンタクト
する。
【００１９】ソース電極３７ａは、アルミニウム合金等
からなり、実動作領域２０を覆って設けられる。ＭＯＳ
ＦＥＴのゲート電極３３とは層間絶縁膜３６を介して設
けられ、ソース領域３５とコンタクトする。更に、実動
作領域２０外には、ソース電極３７ａと同一工程でアル
ミニウム合金等を蒸着したゲートパッド電極３７ｂが設
けられ、各セルのゲート電極３３が延在され、連結され
る。
からなり、実動作領域２０を覆って設けられる。ＭＯＳ
ＦＥＴのゲート電極３３とは層間絶縁膜３６を介して設
けられ、ソース領域３５とコンタクトする。更に、実動
作領域２０外には、ソース電極３７ａと同一工程でアル
ミニウム合金等を蒸着したゲートパッド電極３７ｂが設
けられ、各セルのゲート電極３３が延在され、連結され
る。
【００２０】外部接続電極固着領域であるソースパッド
領域１５は、ソース電極３７ａ上を覆う表面保護膜であ
る窒化膜１４の一部を開口して設ける。更に窒化膜１４
はチップ表面全面に設けられるので、ゲートパッド電極
３７ｂ部分も開口する。ボンディングワイヤレス電極構
造であるので、ソースパッド領域１５には、リード１７
ｃが固着される。又、ゲートパッド電極３７ｂにはボン
ディングワイヤが固着され、電極の取り出しを行う。こ
のソースパッド領域１５のサイズは、ソース端子である
リード１７ｃの固着面積と同等で、例えば１ｍｍ角から
２ｍｍ角程度である。具体的には、リード固着時の合わ
せずれを考慮してリード固着面積の周囲に１００μｍ以
下のマージンを取った面積に開口され、ソース電極３７
ａが露出している。窒化膜１４の厚みは１μｍ程度であ
り、この凹部分に半田１６が供給されることになる。
尚、図面では模式的に表したが、実際の半田１６の厚み
は１０μｍ程度ある。
領域１５は、ソース電極３７ａ上を覆う表面保護膜であ
る窒化膜１４の一部を開口して設ける。更に窒化膜１４
はチップ表面全面に設けられるので、ゲートパッド電極
３７ｂ部分も開口する。ボンディングワイヤレス電極構
造であるので、ソースパッド領域１５には、リード１７
ｃが固着される。又、ゲートパッド電極３７ｂにはボン
ディングワイヤが固着され、電極の取り出しを行う。こ
のソースパッド領域１５のサイズは、ソース端子である
リード１７ｃの固着面積と同等で、例えば１ｍｍ角から
２ｍｍ角程度である。具体的には、リード固着時の合わ
せずれを考慮してリード固着面積の周囲に１００μｍ以
下のマージンを取った面積に開口され、ソース電極３７
ａが露出している。窒化膜１４の厚みは１μｍ程度であ
り、この凹部分に半田１６が供給されることになる。
尚、図面では模式的に表したが、実際の半田１６の厚み
は１０μｍ程度ある。
【００２１】更に、ソースパッド領域１５を設ける位置
は、ゲートパッド電極３７ｂから１００μｍ以上離間さ
せる。これにより、万が一、半田１６があふれた場合で
もゲートパッド電極３７ｂに達することを最小限に抑制
できる。また、ソースパッド領域１５に固着するリード
１７ｃとゲートパッド電極１５に固着されるボンディン
グワイヤとの離間距離も十分に取ることができるので、
ゲート−ソース間ショートを防ぐことができる。
は、ゲートパッド電極３７ｂから１００μｍ以上離間さ
せる。これにより、万が一、半田１６があふれた場合で
もゲートパッド電極３７ｂに達することを最小限に抑制
できる。また、ソースパッド領域１５に固着するリード
１７ｃとゲートパッド電極１５に固着されるボンディン
グワイヤとの離間距離も十分に取ることができるので、
ゲート−ソース間ショートを防ぐことができる。
【００２２】リード１７は、ソースパッド領域１５に露
出するソース電極上３７ａ上に、半田１６を供給して固
着される。更に詳述すると、半田１６との抵抗を下げる
ためのＵＭＢ（Under Bump Metal）としてＴｉ−Ｎｉ−
Ａｕ又はＣｒ−Ｃｕ−Ａｕ等の金属膜を設けた後、半田
１６を供給する。
出するソース電極上３７ａ上に、半田１６を供給して固
着される。更に詳述すると、半田１６との抵抗を下げる
ためのＵＭＢ（Under Bump Metal）としてＴｉ−Ｎｉ−
Ａｕ又はＣｒ−Ｃｕ−Ａｕ等の金属膜を設けた後、半田
１６を供給する。
【００２３】リード１７は、ドレイン端子１７ａ、ゲー
ト端子１７ｂおよびソース端子１７ｃを有する銅を素材
とした打ち抜きフレームであり、このフレームのヘッダ
ー２１２上に半田あるいはＡｇペーストよりなるプリフ
ォーム材１３でパワーＭＯＳＦＥＴのベアチップ１１が
固着される。パワーＭＯＳＦＥＴのベアチップ１１の下
面は金の裏張り電極（図示せず）によりドレイン電極が
形成され、上面にはアルミニウム合金の蒸着によりソー
ス電極３７ａおよびゲートパッド電極３７ｂとなる電極
層が形成される。更に、半田１６との抵抗を下げるため
のＵＭＢ（Under Bump Metal）としてＴｉ−Ｎｉ−Ａ
ｕ又はＣｒ−Ｃｕ−Ａｕ等の金属膜をその上部に蒸着す
る。フレームのドレイン端子１７ａはヘッダー１２と連
結されているので、ドレイン電極と直結され、ソース電
極３７ａは半田１６によりソース端子１７ｃと電気的に
接続され、ゲートパッド電極３７ｂはボンディングワイ
ヤによりゲート端子１７ｂと電気的に接続される。
ト端子１７ｂおよびソース端子１７ｃを有する銅を素材
とした打ち抜きフレームであり、このフレームのヘッダ
ー２１２上に半田あるいはＡｇペーストよりなるプリフ
ォーム材１３でパワーＭＯＳＦＥＴのベアチップ１１が
固着される。パワーＭＯＳＦＥＴのベアチップ１１の下
面は金の裏張り電極（図示せず）によりドレイン電極が
形成され、上面にはアルミニウム合金の蒸着によりソー
ス電極３７ａおよびゲートパッド電極３７ｂとなる電極
層が形成される。更に、半田１６との抵抗を下げるため
のＵＭＢ（Under Bump Metal）としてＴｉ−Ｎｉ−Ａ
ｕ又はＣｒ−Ｃｕ−Ａｕ等の金属膜をその上部に蒸着す
る。フレームのドレイン端子１７ａはヘッダー１２と連
結されているので、ドレイン電極と直結され、ソース電
極３７ａは半田１６によりソース端子１７ｃと電気的に
接続され、ゲートパッド電極３７ｂはボンディングワイ
ヤによりゲート端子１７ｂと電気的に接続される。
【００２４】パワーＭＯＳＦＥＴのベアチップ１１およ
びフレームは金型およびトランスファーモールドで樹脂
封止され、樹脂層１８はパッケージ外形を構成する。
びフレームは金型およびトランスファーモールドで樹脂
封止され、樹脂層１８はパッケージ外形を構成する。
【００２５】このように、半導体チップとリードフレー
ムの接続にボンディングワイヤを用いず、リードフレー
ムを直接固着するボンディングワイヤレス構造のトラン
ジスタは、ボンディングワイヤ自体の抵抗が半導体チッ
プのオン抵抗に加算されないので、素子の特性を妨げ
ず、ロスの少ない半導体装置を実現できる。
ムの接続にボンディングワイヤを用いず、リードフレー
ムを直接固着するボンディングワイヤレス構造のトラン
ジスタは、ボンディングワイヤ自体の抵抗が半導体チッ
プのオン抵抗に加算されないので、素子の特性を妨げ
ず、ロスの少ない半導体装置を実現できる。
【００２６】図２から明らかな様に、窒化膜１４を開口
したソースパッド領域１５は、リード１７ｃを固着する
のに必要最小限の面積となっている。従来と比較して半
田１６が供給されるソースパッド領域１５の面積が低減
するので、半田１６の広がりを抑え、均一に供給するこ
とができる。これにより、リード１７ｃが安定して固着
され、オン抵抗のばらつきを抑制できる。又、半田１６
の最大広がり量がソースパッド領域１５内に留まるた
め、リード１７ｃに対して半田の広がり量が１００μｍ
以内に抑えることができ、半田１６の広がり量を小さい
面積でコントロールできる利点も有する。
したソースパッド領域１５は、リード１７ｃを固着する
のに必要最小限の面積となっている。従来と比較して半
田１６が供給されるソースパッド領域１５の面積が低減
するので、半田１６の広がりを抑え、均一に供給するこ
とができる。これにより、リード１７ｃが安定して固着
され、オン抵抗のばらつきを抑制できる。又、半田１６
の最大広がり量がソースパッド領域１５内に留まるた
め、リード１７ｃに対して半田の広がり量が１００μｍ
以内に抑えることができ、半田１６の広がり量を小さい
面積でコントロールできる利点も有する。
【００２７】更にゲートパッド電極３７ｂとは１００μ
ｍ以上離間してソースパッド領域１５を設けるので、万
が一半田１６があふれた場合でも、ゲート−ソース間シ
ョートを最低限に抑制することができる利点を有する。
ｍ以上離間してソースパッド領域１５を設けるので、万
が一半田１６があふれた場合でも、ゲート−ソース間シ
ョートを最低限に抑制することができる利点を有する。
【００２８】
【発明の効果】本発明によれば、ボンディングワイヤレ
ス電極構造のトランジスタにおいて、ソースパッド領域
の面積を必要最小限にすることにより、半田の拡がりを
抑制できる。ソースパッド領域は、ソース電極上を覆う
窒化膜を開口して設けられ、そこに半田が供給される。
従来と比較して半田が供給されるソースパッド領域の面
積が低減するので、半田の広がりを抑え、均一に供給す
ることができるため、リードが安定して固着でき、オン
抵抗のばらつきを抑制できる。又、半田の最大広がり量
がソースパッド領域内に留まるため、半田の広がり量を
リード固着部に対して１００μｍ以内に抑えることがで
き、広がり量を小さい面積でコントロールできる利点も
有する。
ス電極構造のトランジスタにおいて、ソースパッド領域
の面積を必要最小限にすることにより、半田の拡がりを
抑制できる。ソースパッド領域は、ソース電極上を覆う
窒化膜を開口して設けられ、そこに半田が供給される。
従来と比較して半田が供給されるソースパッド領域の面
積が低減するので、半田の広がりを抑え、均一に供給す
ることができるため、リードが安定して固着でき、オン
抵抗のばらつきを抑制できる。又、半田の最大広がり量
がソースパッド領域内に留まるため、半田の広がり量を
リード固着部に対して１００μｍ以内に抑えることがで
き、広がり量を小さい面積でコントロールできる利点も
有する。
【００２９】更にゲートパッド電極とは１００μｍ以上
離間してソースパッド領域を設けるので、ゲート電極の
取り出しとなるボンディングワイヤとソースパッド領域
に固着するソース端子との離間距離も十分取れ、万が一
半田があふれた場合でも、ゲート−ソース間ショートを
最低限に抑制することができる利点を有する
離間してソースパッド領域を設けるので、ゲート電極の
取り出しとなるボンディングワイヤとソースパッド領域
に固着するソース端子との離間距離も十分取れ、万が一
半田があふれた場合でも、ゲート−ソース間ショートを
最低限に抑制することができる利点を有する
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための上面図および断面図で
ある。
ある。
【図３】従来技術を説明するための断面図である。
【図４】従来技術を説明するための上面図および断面図
である。
である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 江藤 弘樹
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 秋庭 隆史
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 保坂 健一
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
Claims (5)
- 【請求項１】 半導体チップの実動作領域上に設けられ
た金属電極層と該金属電極層に設けた外部接続電極固着
領域と該外部接続電極固着領域に固着するリード端子と
を有する半導体装置において、 前記外部接続電極固着領域は、前記金属電極層上を覆う
絶縁膜の一部を開口して設け、前記リード端子の固着面
積とほぼ同等であることを特徴とする半導体装置。 - 【請求項２】 半導体基板にＭＯＳＦＥＴのセルを多数
設けた実動作領域と前記ＭＯＳＦＥＴのソース領域とコ
ンタクトし前記実動作領域上に設けられたソース電極と
該ソース電極上に設けた外部接続電極固着領域と該外部
接続電極固着領域に固着するリード端子と前記ＭＯＳＦ
ＥＴのゲート電極を前記実動作領域外まで延在して設け
たゲートパッド電極とを有する半導体装置において、 前記外部接続電極固着領域は、前記ソース電極上を覆う
絶縁膜を開口して設けられ、前記リード端子の固着面積
とほぼ同等であることを特徴とする半導体装置。 - 【請求項３】 前記外部接続電極固着領域と前記リード
端子は導電性接着剤で固着されることを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項４】 前記外部接続電極固着領域は、前記リー
ド端子の固着面積より広く、前記導電性接着剤の広がり
を抑制し且つ均一に供給できる範囲で設けることを特徴
とする請求項３に記載の半導体装置。 - 【請求項５】 前記外部接続電極固着領域と、前記ゲー
トパッド電極とは、前記リード端子を固着する導電性接
着剤の広がりによるショートを防ぐ距離で離間されるこ
とを特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295883A JP2003100976A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295883A JP2003100976A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100976A true JP2003100976A (ja) | 2003-04-04 |
Family
ID=19117237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001295883A Pending JP2003100976A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051054A (ja) * | 2003-07-29 | 2005-02-24 | Nec Electronics Corp | 半導体装置 |
| JP2006173437A (ja) * | 2004-12-17 | 2006-06-29 | Toshiba Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
| JPH11354702A (ja) * | 1998-06-02 | 1999-12-24 | Siliconix Inc | 直付リ―ド線を備えるｉｃチップパッケ―ジ |
| JP2001127072A (ja) * | 1999-10-26 | 2001-05-11 | Hitachi Ltd | 半導体装置 |
| JP2002359332A (ja) * | 2001-03-29 | 2002-12-13 | Toshiba Corp | 半導体パッケージ及びその製造方法 |
-
2001
- 2001-09-27 JP JP2001295883A patent/JP2003100976A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
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| JP2002359332A (ja) * | 2001-03-29 | 2002-12-13 | Toshiba Corp | 半導体パッケージ及びその製造方法 |
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| JP2005051054A (ja) * | 2003-07-29 | 2005-02-24 | Nec Electronics Corp | 半導体装置 |
| JP2006173437A (ja) * | 2004-12-17 | 2006-06-29 | Toshiba Corp | 半導体装置 |
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Effective date: 20101215 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110111 |
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| A521 | Written amendment |
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