JP2013012567A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013012567A
JP2013012567A JP2011143876A JP2011143876A JP2013012567A JP 2013012567 A JP2013012567 A JP 2013012567A JP 2011143876 A JP2011143876 A JP 2011143876A JP 2011143876 A JP2011143876 A JP 2011143876A JP 2013012567 A JP2013012567 A JP 2013012567A
Authority
JP
Japan
Prior art keywords
support
semiconductor device
semiconductor element
semiconductor
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011143876A
Other languages
English (en)
Inventor
Tatsuya Itabashi
竜也 板橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2011143876A priority Critical patent/JP2013012567A/ja
Publication of JP2013012567A publication Critical patent/JP2013012567A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】リードフレームのダイパッド上に兼用化として、多品種多機能の性能で、多種サイズの半導体素子搭載することができる素子搭載部を備える半導体装置を提供する。

【解決手段】本発明の半導体装置は、半導体素子を搭載する支持体において、鍵溝部と非濡れ部を有し、鍵溝部は多重に備えることを特徴とする。また、支持体はリードフレームによって形成されていることを特徴とする。また、支持体は基板によって形成されていることを特徴とする。

【選択図】図１

Description

本発明は、半導体装置に関し、特に支持体に半導体素子を搭載し製造する半導体装置に関する。
半導体装置は、複数の半導体パターンが連結されたリードフレームや回路基板が使用され、半導体素子を固定し、電気的配線後、樹脂成形することよって製造される。その後、連結された部位を切断し、ひとつの半導体装置として完成する。このとき、半導体素子の固定には、はんだが多く使われるが、はんだとモールド樹脂との密着性が良くないため、この領域に水分等が侵入すると、半導体装置の特性が低下する。そこで、密着性を向上させるために、はんだの広がりを防ぐ試みがおこなわれている。
樹脂モールド型半導体装置において、半導体素子固着周辺部の表面にはんだとの濡れ性が悪くなるよう変質処理をすることが従来技術として知られている（例えば、特許文献１参照、図１）これにより、はんだの不必要な広がりを防止することができる。
半導体素子を搭載するランドにおいて、半導体素子の４隅にあたる部分の回路パターン上に、かぎ形の溝を設けることが従来技術として知られている（例えば、特許文献２参照、図１、図２）これにより、はんだが溝に流れ込み、その外側への流出を防止することができる。
特開昭６１−１０７７５１号公報 実開昭６２−８９１４１号公報
一般に、半導体素子の複数搭載や、多種部品の搭載を必要とする半導体モジュールの要求がある。また、多品種多機能の性能で、多種サイズの半導体素子を搭載する要求がある。
しかしながら、従来技術は、一種類の半導体素子サイズに対応することは有効であるが、半導体素子サイズに合わせて、それぞれの処理を施すため、サイズが違う複数の半導体素子を搭載することに対し、素子搭載部が兼用できないという課題がある。

従って、本発明は、上述した課題を解決するためになされたものであり、多品種の半導体素子サイズを搭載するこができる半導体装置を提供することを目的とする。
上述の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、半導体素子を搭載する支持体において、鍵溝部と非濡れ部を有し、鍵溝部は多重に備えることを特徴とする。
また、支持体はリードフレームによって形成されていることを特徴とする。
また、支持体は基板によって形成されていることを特徴とする。
本発明は、多重の鍵溝部と非濡れ部を備えているので、多品種の半導体素子を搭載することが可能な半導体装置を提供することができる効果を奏する。
本発明の実施例１に係る支持体の要部拡大平面図と断面図である。 本発明の実施例１に係る支持体の半田塗布状態を表す図である。 本発明の実施例１に係る支持体の素子（小）搭載状態を表す図である。 本発明の実施例１に係る支持体の素子（大）搭載状態を表す図である。 本発明の実施例１に係る半導体装置の平面図である。 本発明の実施例２に係る半導体装置の平面図である。
以下、本発明を実施するための形態について、詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、寸法関係の比率等は現実のものとは異なる。したがって、具体的な寸法等は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下、図面を参照して本発明の実施例１に係る半導体装置を説明する。図１は、本発明の実施例１に係る支持体１の要部拡大平面図と断面図である。
図１に示す支持体１は、一般的な半導体装置におけるリードフレームのダイパッド部であり、半導体素子を搭載する主面である。例えば、ダイパッド部は厚みを有した銅材料の板形状であり、主面は平坦である。
第１の鍵溝２は、支持体１の主面に略L字形状をしており、支持体１の厚み方向へ凹形状に溝が掘込まれている。平面形状は、２辺を有する略L字形状をしており、方形の頂点の４個所（四隅）位置に配設され、直角内部が方形中心側を向いている。例えば、プレス加工、切削加工、エッチング加工等で製造することができる。凹形状は溝が掘込まれれば、断面形状が略Ｕ字形状や略Ｖ字形状であても構わない。ここでは、支持体１の厚さは０．５mm、第１の鍵溝２の幅は０．２mm、外周１辺の長さは１．０mmである。
第２の鍵溝３は、第１の鍵溝２と同様形状であり、第１の鍵溝２の外側に位置している。支持体１の主面に略L字形状をしており、支持体１の厚み方向へ凹形状に溝が掘込まれている。平面形状は、２辺を有する略L字形状をしており、方形の頂点の４個所（四隅）位置に配設され、直角内部が方形中心側を向いている。例えば、プレス加工、切削加工、エッチング加工等で製造することができる。凹形状は溝が掘込まれれば、断面形状が略Ｕ字形状や略Ｖ字形状であても構わない。ここでは、第２の鍵溝３の寸法は、幅が０．２mm、外周１辺の長さが１．０mmである。
第１の接合領域４は、第１の鍵溝２に囲まれた平面部分であり、半導体素子が搭載接合される。
第２の接合領域５は、第２の鍵溝３に囲まれた平面部分であり、第１の接合領域４を含んでいる。後述する半導体素子サイズの大きいものが搭載接合される。
非濡れ部６は、第２の鍵溝３の鍵溝間を直線的に結んだ部分であり、４辺（４箇所）に位置し、第２の接合領域５を非濡れ部６と第２の鍵溝３とで囲んでいる。非濡れ部６には、はんだが濡れ難い処理を施す。例えば、レーザ等により支持体１の表面を酸化処理したものである。ここでは、幅が０．１５mm、厚みは０．０１mmである。
次に、図２から図４を参照して、支持体１に半導体素子を搭載する製造方法を説明する。
図２は、支持体１の第１の接合領域４にはんだ７を塗布した状態である。ここでは接合領域全体にはんだが広がるように、十字形状とＸ字形状を組み合わせた形状をしている。塗布方法は、ダイボンダ装置によるはんだ転写やマウンタ装置による印刷でおこなうことが可能である。
図３は、はんだ７を塗布した上面（図２の状態）で、第１の接合領域４に半導体素子（小）８を搭載接合した平面状態である。このとき、はんだ７の一部は第２の接合領域５にはみ出しているが、第１の接合領域４の半導体素子８に接合面には十分はんだが廻っている。
図４は、半導体素子（小）８よりもサイズの大きい半導体素子（大）９を搭載したものである。はんだ７を塗布した上面（図２の状態）で、第２の接合領域５に半導体素子（大）９を搭載接合した平面状態である。このとき、半導体素子（大）９は、第１の鍵溝２を覆って、第２の接合領域５に接合されている。はんだ７は、第２の接合領域５の半導体素子９に接合面には十分はんだが廻っている。
次に、図５に示すように、半導体装置１１は、リードフレームタイプのパッケージである。ここでは、リードフレームは、ダイパッド１２と外部端子１３で構成され、複数個が連結されている。ダイパッド１２の主面には、上述した第１の鍵溝２、第２の鍵溝３、非濡れ部６を備えている。ここに半導体素子（小）８を搭載接合し、半導体素子（小）８の電極部と外部端子１３をワイヤ１４にて電気的機械的に接続する。例えば、ワイヤ１４はワイヤボンダ装置にて金細線を使用し製造することができる。ダイパッド１４と外部端子１３の一部を露出させ、樹脂封止体１５（図示せず）で覆う。その後連結されたリードフレームを切断する。以上により、個々の半導体装置１１が完成する。
次に、上述の実施例１に係る半導体装置の効果を説明する。支持体に複数の鍵溝を備えてのるので、支持体を兼用して半導体素子を複数使用することができる。
鍵溝は半導体素子の四隅に位置しているので、接合時にはみ出したはんだを捕らえることができ、半導体素子の位置決めをすることができる。また、はんだが侵入しなければ、樹脂封止時において、支持体表面と樹脂封止体とのアンカー効果により樹脂密着性の向上が得られる。
鍵溝は方形上に複数備えているので、半導体素子サイズの異なるものがひとつの支持体を兼用して搭載することができる。また、半導体素子が大きいサイズの場合において、接合はんだで溝が覆われる。これにより接合表面積を増やし、素子と支持体との接合強度の向上が得られる。
非濡れ部は半導体素子の搭載領域を囲い制限しているので、接合はんだが、不必要に広がることを抑制し、はんだによる樹脂封止体と支持体の密着強度の低下を防いでいる。
支持体に多重の溝部を設けるので、ひとつの支持体を準備すれば、多サイズの半導体素子に対応することが、可能であり、支持体を共通化し、多品種に応じた製造を容易にすることが可能である。
本発明の実施例１に係る半導体装置は、多重の鍵溝と非濡れ部を備えている。これにより、半導体素子接合において、ひとつの支持体に対して、複数種の素子サイズを兼用して製造することが可能である。
また、はんだの不必要な広がりを抑制するので、樹脂密着強度の低下を抑制し、信頼性に高い半導体装置とすることが可能である。
上述のように、本発明の実施の形態を記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
上述の例では、支持体１をリードフレームとしたが、図６に示すように、支持体１を基板２２としてもよい。
ここでは、基板２２の主面に回路パターン２４を形成し、外部端子２４を接合した構成であり、例えば、基板２２はセラミック回路基板とし、集積回路等を搭載し、ワイヤ接続した樹脂封止型の半導体装置２１とすることができる。効果は同様に、多サイズの半導体素子を搭載することができ、樹脂との密着性を向上することができ、基板を使用するので、モジュールパッケージに対応することが可能である。
また、実施例では、半導体素子を１個搭載接合として説明したが、この接合部を複数箇所備えたマルチチップ搭載型の半導体装置とすることも可能である。
１、支持体（ダイパッド、基板）
２、第１の鍵溝
３、第２の鍵溝
４、第１の接合領域
５、第２の接合領域
６、非濡れ部
７、はんだ
８、半導体素子（小）
９、半導体素子（大）
１１、半導体装置（フレームタイプ）
１２、ダイパッド
１３、外部端子
１４、ワイヤ
１５、樹脂封止体
２１、半導体装置（基板タイプ）
２２、基板
２３、外部端子
２４、回路パターン

Claims (3)

  1. 半導体素子を搭載する支持体を有する半導体装置において、前記支持体に鍵溝部と非濡れ部を有し、前記鍵溝部は多重に備えることを特徴とする半導体装置。
  2. 前記支持体はリードフレームによって形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記支持体は基板によって形成されていることを特徴とする請求項1に記載の半導体装置。
JP2011143876A 2011-06-29 2011-06-29 半導体装置 Withdrawn JP2013012567A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011143876A JP2013012567A (ja) 2011-06-29 2011-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011143876A JP2013012567A (ja) 2011-06-29 2011-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2013012567A true JP2013012567A (ja) 2013-01-17

Family

ID=47686220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011143876A Withdrawn JP2013012567A (ja) 2011-06-29 2011-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2013012567A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195222A (ja) * 2015-04-01 2016-11-17 株式会社デンソー 接続構造体
JP2019110203A (ja) * 2017-12-18 2019-07-04 スタンレー電気株式会社 半導体発光装置、汎用実装基板、および、それを用いた半導体発光装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195222A (ja) * 2015-04-01 2016-11-17 株式会社デンソー 接続構造体
JP2019110203A (ja) * 2017-12-18 2019-07-04 スタンレー電気株式会社 半導体発光装置、汎用実装基板、および、それを用いた半導体発光装置の製造方法
JP7064324B2 (ja) 2017-12-18 2022-05-10 スタンレー電気株式会社 半導体発光装置、および、それを用いた半導体発光装置の製造方法

Similar Documents

Publication Publication Date Title
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
TWI421998B (zh) Semiconductor device, lead frame and semiconductor device manufacturing method
US7772036B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
JP4860939B2 (ja) 半導体装置
KR19990086916A (ko) 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
JP2001015668A (ja) 樹脂封止型半導体パッケージ
TWI431728B (zh) 具強化式基座之半導體封裝構造
US8098496B2 (en) Wiring board for semiconductor device
TWI416637B (zh) 晶片封裝結構及晶片封裝方法
JP2007201324A (ja) 電子装置の実装構造および電子部品の実装方法
JP2013012567A (ja) 半導体装置
JP5056429B2 (ja) 半導体装置の製造方法
JP2008294132A (ja) モールドパッケージおよびその製造方法
JP6569610B2 (ja) 電子装置
JP2001203301A (ja) 樹脂封止型半導体装置及びその製造方法
JP2006066551A5 (ja)
CN214672613U (zh) 一种扇出型封装结构
JP4840305B2 (ja) 半導体装置の製造方法
JP2008227317A (ja) 半導体装置、そのための配線基板、封止金型、および製造方法
JP2008288493A (ja) 半導体装置
KR100236634B1 (ko) 반도체 패키지용 리드 프레임
JP2002164496A (ja) 半導体装置およびその製造方法
JP2004319692A (ja) 電子回路基板

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140902