CN103871989B - 半导体装置 - Google Patents

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Abstract

半导体装置。根据本发明的半导体装置（1）包括：平板形式的半导体元件（2），所述半导体元件具有相对的第一表面和第二表面；绝缘层（6），所述绝缘层覆盖位于半导体元件（2）的第一表面侧上的控制布线（4）；金属块（8），所述金属块经由焊料层接合到半导体元件（2）的第一表面侧；和保护膜（7a），所述保护膜形成在金属块（8）和绝缘层（6）之间，所述保护膜（7a）的硬度等于或者大于金属块（8）的硬度。当从第一表面侧观察时，保护膜（7a）形成在至少包括金属块（8）的边缘部分和控制布线（4）相互交叉的位置的区域中。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，所述半导体装置适于应用于例如诸如客车、卡车或者公共汽车的车辆、家用设备或者工业设备。
背景技术
存在这样的半导体装置，所述半导体装置通过将诸如绝缘栅双极晶体管（IGBT）或者金属氧化物半导体场效应晶体管的半导体元件与金属块和散热板一起封装成堆叠结构来获得。例如，由铝制成的发射电极形成在半导体衬底的形成有IGBT的表面上，栅极布线层通过LOCOS氧化物膜和绝缘膜形成，并且栅极布线层覆盖有保护膜，以防止与发射电极发生短路。
当由于某些原因在这种半导体装置的保护膜中出现裂缝时，不再能够确保上述绝缘。因此，如例如在日本专利申请公报No.2011-066371（JP2011-066371A）中公开的那样，第二保护膜形成在第一保护膜周围，由此防止第二保护膜中已经出现的裂缝扩展到第一保护膜，其中所述第二保护膜由与形成在半导体元件的栅极布线上的第一保护膜的材料不同的材料形成。
然而，上述技术存在以下问题。即，取决于堆叠在半导体元件上的金属块的材料，在金属块的制造处理中产生的毛刺导致在保护膜中出现裂缝，这再次使得不能确保绝缘。
发明内容
本发明提供了一种半导体装置，所述半导体装置能够以更高的可靠性确保半导体元件的控制电极和主电极之间绝缘。
本发明的一方面涉及一种半导体装置，所述半导体装置包括：平板形式的半导体元件，所述半导体元件具有相对的第一表面和第二表面；控制布线；绝缘层，所述绝缘层覆盖位于半导体元件的第一表面侧上的控制布线；焊料层；金属块，所述金属块经由焊料层接合到半导体元件的第一表面侧；和保护膜，所述保护膜形成在金属块和绝缘层之间，所述保护膜的硬度等于或者大于金属块的硬度。当从第一表面侧观察时，保护膜至少形成在金属块的边缘部分与控制布线相互交叉的位置处。
当从第一表面侧观察时，保护膜可以形成在包括所述金属块的所述边缘部分与所述控制布线相互交叉的位置的预定区域中。接合有焊料层的主电极可以包括多个电极部分，控制布线可以位于多个电极部分中的毗邻的电极部分之间，绝缘层可以具有对应于多个电极部分的多个开口，并且位于多个电极部分中的每一个和焊料层之间的接合膜可以形成在多个开口中的每一个中。接合膜和保护膜可以一体地形成。保护膜可以由与接合膜相同的材料形成。
根据本发明，即使在金属块具有伸出到第二表面侧的毛刺时，半导体元件的控制布线也由硬度等于或者大于金属块的硬度的保护膜保护，由此防止毛刺到达控制布线。结果，能够防止半导体元件的主电极和与控制布线相连的控制电极之间发生短路，由此确保绝缘。
附图说明
在下文中，将参照附图描述本发明的示例性实施例的特征、优势和技术以及工业意义，在所述附图中相同的附图标记表示相同的元件，并且其中：
图1A至1D是根据本发明的第一实施例的半导体装置的各层的示意图，图解了从半导体装置的正面侧观察到的半导体装置的各个部件；
图2以根据第一实施例的半导体装置的沿着图1D中的线II-II获得的剖视图示意性图解了各个部件如何堆叠；
图3示意性图解了根据第一实施例的半导体装置的整体构造；
图4A至4D是根据相关技术的半导体装置的各层的示意图，图解了从半导体装置的正面侧观察到的半导体装置的各个部件；
图5以根据相关技术的半导体装置的沿着图4D中的线V-V获得的剖视图示意性图解了各个部件如何堆叠；
图6A和6B基于与根据相关技术的半导体装置的比较示意性图解了通过根据第一实施例的半导体装置获得的操作优势；
图7A至7D是根据本发明的第二实施例的半导体装置的各层的示意图，图解了从半导体装置的正面侧观察到的半导体装置的各个部件；
图8以根据第二实施例的半导体装置的沿着图7D中的线VIII-VIII获得的剖视图示意性图解了各个部件如何堆叠；
图9示意性图解了根据第二实施例的半导体装置的保护膜的开口，所述开口形成在金属块的外边缘的内侧；和
图10示意性图解了各种部件如何布置在根据本发明的第三实施例的半导体装置中。
具体实施方式
图1A至图1D中的每一个均图解了当从正面侧观察的半导体装置1。即，半导体装置1的背面对应于图1A至图1D的平面的后侧。在本说明书中，位于附图平面中的侧将称作每个部件的前侧，而位于附图平面的后侧中的侧将称作每个部件的后侧。如图1A所示，在根据第一实施例的半导体装置1中，多个（在这个示例中为五个）发射电极3、铝图案4、和栅电极垫5（控制电极垫）形成在主要由硅衬底制成的半导体元件2的正面侧上。发射电极3以与形成在后面侧上的集电极（未示出）相对应的分开构造提供。铝图案4位于相邻的发射电极3之间。铝图案4由铝制成并且呈小路（footpath）的形式。平行于栅电极垫5设置的垫是连接到除栅电极之外的电极的垫。
与铝图案4相同，发射电极3和栅电极垫5也由铝（Al）制成。发射电极3在半导体元件2内相互电连接。栅电极垫5经由铝图案4连接到对应于形成在半导体元件2的硅衬底内的每一个发射电极3的栅电极。
如图1B所示，绝缘材料图案6（绝缘层）堆叠在发射电极3和铝图案4的前侧上。绝缘材料图案6包括多个（在这个示例中为5个）开口6a和多个开口6b。开口6a使五个发射电极3的除了它们的边缘部分之外的其它部分暴露于前侧。同样，开口6b使栅电极垫5和其它垫的除了它们的边缘部分之外的其它部分暴露出来。在图1B中表示开口6a和6b的双线的外侧的线（点线）表示发射电极3、栅电极垫5和其它垫的轮廓线。
如图1C所示，镍电镀图案7堆叠并形成在绝缘材料图案6的前侧上。镍电镀图案7包括保护膜7a、焊接电极7b（接合膜）和垫接合膜7c。保护膜7a覆盖至少包括所述铝图案4所处的部分的前侧的区域。焊接电极7b堵塞并覆盖每一个开口6a。垫接合膜7c堵塞并覆盖每一个开口6b。在这些部件中，保护膜7a和焊接电极7b一体地形成。如图1D和1B的虚线框中表示的那样，金属块8的从前侧观察的外边缘（边缘部分）定位在五个开口6a的内部，以便与铝图案4交叉，其中，所述金属块8为块状电极。
如图2（其为沿着图1D中的线II-II获得的剖视图）所示，提供有镍电镀图案7，以将布置在镍电镀图案7的前侧上的金属块8经由前侧焊料层9（焊接层）接合到半导体元件2的前侧。保护膜7a形成在绝缘材料图案6的前侧上，并且焊接电极7b形成在开口6a的底部处，即形成在发射电极3的前侧上。因而，在保护膜7a和焊接电极7b之间存在沿着前后方向延伸的台阶部。换言之，保护膜7a覆盖绝缘材料图案6周围的具有台阶部的区域。
通过向铜基基体材料施加镍电镀而获得金属块8。镍电镀图案7的硬度与金属块8的硬度相等。就形成铝图案和镍图案中的每一个的方法而言，可以根据需要使用电镀、溅射、蒸镀和印刷中的适当的任一种。就形成图案的方法而言，可以根据需要使用以下方法中的适当的任一种：使用抗蚀剂的方法；使用机械掩模的方法；和在形成电极之后进行图案成形并且通过蚀刻等移除不需要的部分的方法。
接下来，将参照图3来描述根据第一实施例的半导体装置1的整体构造。根据第一实施例的半导体装置1通过散热器10和散热器11来冷却半导体元件2，其中，所述散热器10是前侧散热板，所述散热器11是后侧散热板。半导体元件2的集电极（未示出）和散热器11经由后侧焊接层12相互接合，由此建立热/机械/电连接。
半导体元件2的发射电极3和散热器10之间的热/机械/电连接通过焊接电极7b、前侧焊料层9、金属块8和第三焊料层13建立。垫接合膜7c经由铝线14连接到控制端子15。除了散热器10的前侧、控制端子15和散热器11的后侧之外，半导体装置1由密封树脂16密封。
作为比较示例，将参照图4A至图4D以及图5描述根据相关技术的半导体装置101。如图4A所示，包括在半导体装置101的半导体元件2中的发射电极3、铝图案4和栅电极垫5以与根据第一实施例的半导体装置1中的发射电极3、铝图案4和栅电极垫5相同的方式形成。如图4B所示，绝缘材料图案6和开口6a、6b也以与半导体装置1中的绝缘材料图案6和开口6a、6b相同的方式构造。
如图4C所示，半导体装置101与半导体装置1的不同之处在于，镍电镀图案7仅包括焊接电极7b和垫接合膜7c，而不包括保护膜7a。即，如图5（其为沿着图4D中的线V-V获得的剖视图）所示，镍电镀图案7仅存在于发射电极3的前侧的除了发射电极3的边缘部分之外的其它部分上。在垂直于铝图案4的延伸方向的除了沿着图4D中的线V-V获得的截面之外的截面中，镍电镀图案7和铝图案4的关系与图5中示出的关系相同。
即，在根据比较示例的半导体装置101中，在位于由图4D中的虚线表示的金属块8的外边缘的后侧上的铝图案4的前侧上，没有布置保护膜7a。因而，如图6A所示，在通过冲压形成金属块8时产生的毛刺8a存在于金属块8的外边缘上的情况下，存在毛刺8a可以穿透前侧焊料层9并抵达铝图案4的可能性。
在根据第一实施例的半导体装置1中，镍电镀图案7具有保护膜7a，所述保护膜7a设置在这样的区域中，所述区域至少包括在从前侧观察时铝图案和金属块8的外边缘相互交叉的位置。另外，镍电镀图案7的硬度等于毛刺8a的硬度。因而，如通过图6B中的部分C表示的那样，毛刺8a不会穿透保护膜7a，并且因此不会抵达铝图案4，所述铝图案4是栅电极布线。
结果，能够防止包括铝图案4和绝缘材料图案6的绝缘部分发生短路。另外，能够防止处于不同电势的发射电极3和铝图案4之间发生短路，由此确保主电极和控制电极之间绝缘。此外，在安装金属块8时，不再需要检查是否由于毛刺8a而引起短路，并且也不再需要检查是否存在毛刺8a，从而削减成本。
通过像第一实施例中那样将镍电镀图案7形成为一体地包括保护膜7a和焊接电极7b的单个平板状图案，能够进一步简化镍电镀图案7的制造工艺。
在根据上述第一实施例的半导体装置1中，保护膜7a形成为大于金属块8的外边缘的矩形平板的形状。然而，根据可能存在于金属块8的边缘部分上的毛刺8a的分布，保护膜7a可以布置在更为有限的区域中。在下文中，将参照第二实施例描述这个构造。
如图7A所示，根据第二实施例的半导体装置1在如何形成包括在半导体元件2中的发射电极3、铝图案4和栅电极垫5方面与根据第一实施例的半导体装置1相同。如图7B所示，绝缘材料图案6、和开口6a、6b也以与根据第一实施例的半导体装置1的绝缘材料图案6、和开口6a、6b相同的方式构造而成。
如图7C和图7D所图解的那样，根据第二实施例的半导体装置1与第一实施例的不同之处在于，镍电镀图案7的保护膜7a设置在有限的预定区域中，所述预定区域具有矩形框的形状，所述矩形框具有沿着金属块8的外边缘（边缘部分）的预定宽度，并且所述保护膜7a布置成使焊接电极7b的相邻部分相互连接。垫接合膜7c与第一实施例1中的垫接合膜相同。图8示出了沿着图7D中的线VIII-VIII获得的横截面。与图2相比，在图8中，在绝缘材料图案6的在横截面内位于左端和右端处的前侧和阶梯部分上，没有形成保护膜7a。
即，在第二实施例中，保护膜7a设置在总计以下五个位置：将在图7C位于顶部并且长度较长的焊接电极7b的左端和右端附近的部分与位于中部并且长度较短的焊接电极7b的左端和右端竖直地连接的一对竖直细长矩形框形部分；将位于中部的短焊接电极7b的左端和右端附近的部分与位于底部并且长度较短的焊接电极7b的左端和右端竖直地连接的一对竖直细长矩形框形部分；和使位于底部的短焊接电极7b相互连接的单个水平细长矩形框形部分。
因而，如图9所示，镍电镀图案7具有一对开口7d，所述一对开口7d设置在顶部的长焊接电极7b、底部的焊接电极7b和两对左和右保护膜7a内边缘的内部与位于中间的焊接电极7b交搭的部分中。所述一对开口7d从位于后侧的绝缘材料图案6延伸到位于前侧的前侧焊料层9。
在根据上述第二实施例的半导体装置1中，与在第一实施例中一样，镍电镀图案7包括保护膜7a，并且镍电镀图案7的硬度等于毛刺8a的硬度。因此，毛刺8a的尖端能够由保护膜7a接收，以防止毛刺8a穿透，从而保护铝图案4，所述铝图案4是栅电极布线。
结果，同样根据第二实施例，能够防止包括铝图案4和绝缘材料图案6的绝缘部分发生短路。另外，能够防止处于不同电势的发射电极3和铝图案4之间发生短路，由此确保主电极和控制电极之间绝缘。此外，与在第一实施例中一样，在安装金属块8时，不再需要检查是否由于毛刺8a引发短路，并且也不再需要检查是否存在毛刺8a，由此削减了成本。
在第二实施例中将镍电镀图案10形成为具有开口7d具有以下效果。即，如果在回流（其为焊接操作、烘干处理等）过程中由于绝缘材料图案6由树脂材料制成而发生“脱气（degas）”，则脱气可以在回流期间从开口7d经由前侧焊料层9（此时前侧焊料层9已经熔化）释放到外部。
在上述第二实施例中，与在第一实施例一样，保护膜7a作为镍电镀图案7的一部分形成。然而，保护膜7a和焊接电极7b可以形成为独立的图案。
除了将保护膜形成为镍电镀图案7的一部分之外，可以使用硬度大于金属块8表面的硬度的不同材料（例如，铜基合金、铝基合金、Pd、Ag、Au或者Pt）形成保护膜。在下文中，将参照第三实施例描述这个构造。
如图10所示，根据第三实施例的半导体装置1与第二实施例的相同之处在于镍电镀图案7具有焊接电极7b和垫接合膜7c。然而，在第三实施例中，替代根据第二实施例的保护膜7a，保护膜17由与镍电镀图案7的材料不同的材料制成。就形成和图案化保护膜17的方法而言，可以根据需要选择在上文中参照第一实施例所描述的任何方法。
根据第三实施例，与在根据第二实施例的半导体装置1中一样，能够防止绝缘部分短路，并且使得不再需要检查是否短路，并且也不再需要检查是否存在毛刺8a。此外，因为开口7d以与第二实施例中相同的方式形成，所以能够排出由绝缘材料图案6产生的“脱气”。
尽管已经在上文中详细地描述了本发明的优选实施例，但是本发明并不局限于上述实施例。在不背离本发明的范围的前提下，可以针对上述实施例作出多种修改方案和替代方案。
例如，就如何相对于集电极划分发射电极而言，发射电极不仅可以分成五个电极，而且可以分成任何其它数量的电极，只要能够确保栅电极驱动的可控性即可。在这种情况下，根据需要相应地改变铝图案和绝缘材料图案的开口的构造。
本发明的实施例能够应用于包括栅极驱动半导体元件的半导体装置，并且能够应用于绝缘栅双极晶体管（IGBT）和金属氧化物半导体效应晶体管（MOSFET）这两者。如在上文中详细描述的那样，本发明的实施例能够防止金属块的边缘部分上的毛刺穿透绝缘材料并到达形成控制布线的铝图案，由此提供了控制电极和主电极之间的可靠绝缘。
此外，本发明的实施例能够使得不再需要检查绝缘或毛刺，由此实现了成本削减。因此，本发明的实施例在应用于具有上述特征的各种半导体相关的装置是有用的。当然，本发明的实施例在应用于用于诸如客车、卡车和公共汽车的各种车辆的变换器等的半导体模块时也是有用的。

Claims (5)

1.一种半导体装置，所述半导体装置包括：
平板状的半导体元件(2)，所述半导体元件具有相对的第一表面和第二表面；
控制布线(4)；
绝缘层(6)，所述绝缘层覆盖位于所述半导体元件的第一表面侧上的所述控制布线；
焊料层(9)；
金属块(8)，所述金属块经由所述焊料层接合到所述半导体元件的所述第一表面侧；和
保护膜(7a)，所述保护膜形成在所述金属块和所述绝缘层之间，所述保护膜(7a)的硬度等于或大于所述金属块的硬度，
其中，当从所述第一表面侧观察时，所述保护膜至少形成在所述金属块(8)的边缘部分与所述控制布线(4)相互交叉的位置处；并且
其中，所述保护膜限定构造成从所述绝缘层释放脱气的多个开口。
2.根据权利要求1所述的半导体装置，其中，当从所述第一表面侧观察时，所述保护膜(7a)形成在包括所述金属块(8)的所述边缘部分与所述控制布线(4)相互交叉的位置的预定区域中。
3.根据权利要求2所述的半导体装置，所述半导体装置还包括：
主电极，所述焊料层(9)接合到所述主电极，并且所述主电极包括多个电极部分(3)；和
接合膜，
其中，所述控制布线(4)位于所述多个电极部分中的相邻的电极部分(3)之间，
所述绝缘层(6)具有对应于所述多个电极部分(3)的多个开口(6a)；并且
所述接合膜形成在所述多个开口(6a)中的每一个中，并且位于所述焊料层(9)和所述多个电极部分(3)中的每一个之间。
4.根据权利要求3所述的半导体装置，其中，所述接合膜和所述保护膜(7a)一体地形成。
5.根据权利要求3或4所述的半导体装置，其中，所述保护膜(7a)由与所述接合膜相同的材料形成。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685077B (zh) * 2015-08-07 2020-02-11 晶宏半導體股份有限公司 半導體裝置之凸塊結構
CN106449575B (zh) * 2015-08-07 2020-07-24 晶宏半导体股份有限公司 半导体装置的凸块结构
JP6699519B2 (ja) * 2016-11-15 2020-05-27 トヨタ自動車株式会社 半導体モジュール
DE112017006825T5 (de) 2017-01-13 2019-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
CN108987555A (zh) * 2017-06-01 2018-12-11 晶能光电（江西）有限公司 一种白光芯片制备方法
CN109427950A (zh) * 2017-08-21 2019-03-05 晶能光电（江西）有限公司 白光芯片及其制备方法
WO2020100219A1 (ja) * 2018-11-13 2020-05-22 三菱電機株式会社 高周波増幅器および高周波増幅器モジュール
JP7103256B2 (ja) * 2019-02-13 2022-07-20 株式会社デンソー 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996957A (zh) * 2009-08-18 2011-03-30 株式会社电装 具有半导体芯片和金属板的半导体设备及其制造方法
CN102693964A (zh) * 2011-03-25 2012-09-26 三菱电机株式会社 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895972A (en) * 1996-12-31 1999-04-20 Intel Corporation Method and apparatus for cooling the backside of a semiconductor device using an infrared transparent heat slug
JP3601529B2 (ja) * 2001-08-09 2004-12-15 株式会社デンソー 半導体装置
US6803667B2 (en) 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
JP3812549B2 (ja) 2003-06-27 2006-08-23 株式会社デンソー 半導体装置
JP2005136018A (ja) * 2003-10-29 2005-05-26 Denso Corp 半導体装置
JP4073876B2 (ja) 2004-01-14 2008-04-09 三菱電機株式会社 半導体装置
JP3829860B2 (ja) 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP4967277B2 (ja) * 2005-08-09 2012-07-04 富士電機株式会社 半導体装置およびその製造方法
JP4645406B2 (ja) * 2005-10-13 2011-03-09 富士電機システムズ株式会社 半導体装置
US7615469B2 (en) * 2007-05-25 2009-11-10 Semiconductor Components Industries, L.L.C. Edge seal for a semiconductor device and method therefor
JP2011066371A (ja) * 2009-08-18 2011-03-31 Denso Corp 半導体装置およびその製造方法
JP5325917B2 (ja) 2011-03-17 2013-10-23 株式会社東芝 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996957A (zh) * 2009-08-18 2011-03-30 株式会社电装 具有半导体芯片和金属板的半导体设备及其制造方法
CN102693964A (zh) * 2011-03-25 2012-09-26 三菱电机株式会社 半导体装置

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