CN102790017B - 半导体部件和制造半导体部件的方法 - Google Patents
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
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- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05611—Tin [Sn] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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Abstract
本发明提供了一种半导体部件和制造半导体部件的方法。在各个实施方式中，半导体部件可以包括具有正面和背面的半导体层；至少部分形成在半导体层内的至少一个电子元件；形成在半导体层内并从半导体层的正面引向背面的至少一个通孔；设置在半导体层的正面上并将至少一个电子元件与至少一个通孔电连接的正面金属化层；设置在半导体层的正面上并与半导体层机械耦接的帽，所述帽被构造为半导体部件的正面载体；设置在半导体层的背面上并与至少一个通孔电连接的背面金属化层。
Description
技术领域
各个实施方式总体涉及一种半导体部件（半导体元件，semiconductorcomponent）和制造半导体部件的方法。
背景技术
现在，半导体部件或芯片通常利用半导体材料的薄片（切片，slices），被称作晶片来制造。薄芯片不仅在前段（前期）的制造过程中会提出很大的挑战，而且随着减小厚度，晶片会变得非常易受损，易破裂，并且由于其低刚性而严重弯曲。因此，期望便于安全处理薄半导体部件或芯片的装置和工艺（方法）。
发明内容
在一个方面，本发明提供了一种半导体部件，包括：具有正面和背面的半导体层；至少部分形成在所述半导体层内的至少一个电子元件；至少一个通孔，形成在所述半导体层内并从所述半导体层的所述正面引向所述背面；正面金属化层，设置在所述半导体层的所述正面的至少一部分上，以将所述至少一个电子元件与所述至少一个通孔电连接；帽，设置在所述半导体层的所述正面上并与所述半导体层机械耦接，所述帽被构造为所述半导体部件的正面载体；背面金属化层，设置在所述半导体层的所述背面的至少一部分上且与所述至少一个通孔电连接。
在另一个方面，本发明提供了一种半导体部件装置，包括：如上所述的半导体部件；以及附接（附着，连接）至所述半导体部件的所述帽的引线框架。
在另外的方面，本发明提供了一种半导体部件装置，包括：如上所述的半导体部件；以及附接至所述半导体部件的所述帽的冷却元件。
在另外的方面，本发明提供了一种半导体部件，包括：半导体有用层，具有至少部分形成在所述半导体有用层中的电子元件并且具有从所述半导体层的正面引向背面的通孔；正面金属化层，位于所述半导体层的所述正面上或上方，并将所述电子元件与所述通孔电连接；正面载体，位于所述正面金属化层上或上方并与所述半导体层机械耦接；背面金属化层，位于所述半导体层的所述背面上或上方并与所述通孔电连接，以与所述至少一个电子元件电接触。
在另外的方面，本发明提供了一种制造半导体部件的方法，包括：提供具有正面和背面的半导体层，所述半导体层包括至少部分形成在所述半导体层内的至少一个电子元件；在所述半导体层内形成从所述半导体层的所述正面引向所述背面的至少一个通孔；在所述半导体层的所述正面的至少一部分上形成正面金属化层，以将所述至少一个电子元件与所述至少一个通孔电连接；将帽设置在所述半导体层的所述正面上，使得所述帽与所述半导体层机械耦接，所述帽被构造为所述半导体部件的正面载体；在所述半导体层的所述背面的至少一部分上形成背面金属化层，所述背面金属化层与所述通孔电连接。
在又一个方面，本发明提供了一种制造半导体部件的方法，包括：提供晶片，所述晶片包括载体部分和位于所述载体部分上或上方的有用层（有效层，usefullayer），并且所述有用层具有至少部分形成于其中的电子元件；在所述有用层中形成通孔，所述通孔穿过所述有用层；在所述晶片的正面上形成金属化层，所述金属化层将所述电子元件与所述通孔电连接；将帽粘合至所述晶片的所述正面；从所述晶片的背面薄化所述晶片，以去除所述载体部分并暴露所述晶片的所述有用层；在薄化的晶片的所述背面上形成金属化层，以与所述电子元件电接触；将薄化的晶片与粘合帽一起切片。
附图说明
在附图中，在所有不同的视图中，相似的参考符号通常是指相同的部分。附图不一定按比例绘制，而重点通常是对本发明的原则进行说明。在以下描述中，参考以下附图对本发明的各个实施方式进行描述，在附图中：
图1示出了根据一个实施方式的半导体部件；
图2示出了根据一个实施方式的制造半导体部件的方法；
图3A至3G示出了根据一个实施方式的制造半导体部件的方法中的各个加工阶段；
图4示出了根据一个实施方式的半导体部件；
图5示出了根据一个实施方式的半导体部件；
图6示出了根据一个实施方式的半导体部件；
图7示出了根据一个实施方式的半导体部件；
图8示出了根据一个实施方式的半导体部件装置（配置，布置，arrangement）；
图9示出了根据一个实施方式的半导体部件装置；
图10示出了根据一个实施方式的制造半导体部件的方法。
具体实施方式
以下详细描述参考附图，所述附图通过举例说明示出了可实施本发明的特定细节和实施方式。对这些实施方式进行了足够详细地描述，以使本领域的技术人员能够实施本发明。可以采用其他实施方式，并且在不背离本发明的范围的情况下，可以进行结构、逻辑和电气变化。各个实施方式并不一定互相排除，因为一些实施方式可以与一个或多个其他实施方式结合以形成新的实施方式。因此，以下详细描述并不以限制性意义理解，并且本发明的范围由所附的权利要求限定。
为装置提供了各种实施方式，并且为方法提供了各种实施方式。应当理解，装置的基本性能也适用于方法且反之亦然。因此，为了简明，可能会省略这样的性能的重复描述。
如本文中使用的术语“耦接”或“连接”旨在分别包括直接“耦接”或直接“连接”以及间接“耦接”或间接“连接”。
如本文中使用的术语“设置在……上方”或“布置在……上方”旨在包括其中第一元件（要素）或层设置在或布置在第二元件（或要素）或层上而没有位于其间的另外的元件（要素）或层的配置（布置），以及其中第一元件（要素）或层设置在或布置在第二元件（要素）或层上，具有位于第一元件（要素）或层与第二元件（要素）或层之间的一个或多个另外的元件（要素）或层的配置（布置）。
现在，半导体部件或芯片通常利用半导体材料的薄片，称作晶片来制造。薄芯片不仅在前段的制造过程中会提出很大的挑战，而且随着减小厚度，晶片会变得非常易受损，易破裂，并且由于其低刚性而严重弯曲。
另一个关键步骤可以是后段组装，其中，在裸片（小片，模片，die）的切割（也称为切片（切割成片））之后，薄半导体可能必须从切片载体（dicingcarrier）上挑选出来，施加至引线框架（引线框），并且在可以实现与芯片电连接和例如通过重塑进行封装之前与引线框架连接。在挑选裸片和裸片接合（裸片键合，模片接合）期间可能发生的机械力会对这样的薄芯片提供高应力，例如取决于所需的闭锁电压，将来其可能会具有降为几微米的厚度，例如，在约1μm至约50μm的范围内。对于这种薄半导体，以目前的结构、工艺和技术，可能无法防止与电气故障（可能直到现场才发生电气故障）有关的芯片背面的损坏或即时的芯片破裂。
在前段（前期）中，目前存在合适的载体技术，例如，如箔片载体、玻璃载体、胶粘叠层（gluestacks）等，其技术上足够成熟，并用于生产。这些载体系统在其耐温性和真空和/或湿法化学工艺的使用上可能不同，并且它们可以具有某些不同限制。然而，对于实际实施，发现一般可在制造过程中将合适的载体技术与回避或避免策略相结合，使得在本申请中不另外考虑这个方面。
对于非常薄的晶片，对晶片进行锯切可能提供额外的高应力，因为通常仅切下锯切痕迹（锯痕，sawingtrace）的一部分，而其余部分会由于锯条的机械压力而破裂。如果晶片的初始厚度非常小（例如，与一般情况下破裂的锯切痕迹的剩余厚度一样小），则锯切参数可能必须要调整，以能够进行锯切。例如，进料可能必须显著减小，或者必须采用可替换的切割技术，例如，激光切割或等离子蚀刻，但这可能部分导致显著更高的成本。
在切割（singulation）期间，晶片一般可位于通常为胶粘箔的载体上。箔片的粘着力（粘附力）应足够高，使得单个芯片可在切割和运输期间保持安全，并且例如不会飞离和损坏锯条或其他芯片。另一方面，所述粘着力应足够低，使得在组装本身期间，在不损坏芯片的情况下芯片的挑选和芯片在引线框架上的放置是可能的。目前，对于薄晶片，主要使用可具有高粘着力（在切割和运输期间），但例如通过用紫外光辐射可被显著降低（在裸片接合之前或期间不久）的粘合剂。应理解的是，根据芯片厚度，在裸片接合期间剩余的粘着力可允许特定最大芯片面积。
在裸片接合期间，芯片与引线框架之间可能经常出现小缺陷，例如其会造成后续引线接合工艺过程中芯片的机械破坏。关于这种缺陷的容差还会随着芯片厚度的降低而降低。
如果例如采用共晶接合或扩散焊，则对于最薄的芯片可能必须采用可便于非常均匀地冲压的特殊成形冲压机（formedstamps）。
组装期间薄芯片的挑战可能是显著的，并且可能例如要求更复杂和/或成本更高的组装工艺。
图1示出了根据一个实施方式的半导体部件100。
根据各个实施方式，半导体部件100可以包括半导体层101。所述半导体层101可以具有正面101a和背面101b。如所示出的，所述正面101a和背面101b可以是半导体层101的相对面。
根据各个实施方式，所述半导体层101可以为半导体部件100的有用层（有用层，usefullayer）。根据各个实施方式，所述半导体层101可以是可被薄化（减薄）（例如，采用常规技术，例如，磨削和/或抛光和/或蚀刻和/或化学机械抛光（CMP），可替换地其他适用技术）的较厚晶片（未示出，参见例如图3A）的一部分，以获得薄的半导体有用层（即，半导体层101）。目前，典型的晶片厚度（在薄化之前）可以例如在约500μm至约1000μm的范围内，但也可以为其他厚度值。
根据各个实施方式，所述半导体层101可以例如具有在约1μm至约70μm范围内的厚度，例如在一些实施方式中在约1μm至约50μm的范围内，例如在一些实施方式中在约1μm至约30μm的范围内，例如在一些实施方式中在约1μm至约15μm的范围内。可替换地，厚度的其他值可以是可能的。所述层厚度的值可以例如适于半导体部件100应满足的特定要求或限制，例如，要达到的闭锁电压的特定值。例如，根据经验，每10伏闭锁电压1μm的层厚度可能是期望的。换句话说，层厚度每增加一微米，闭锁电压可增加约10伏。
根据一些实施方式，所述半导体层101可以包括硅（Si）或可以由硅（Si）制成。根据其他实施方式，所述半导体层101可以包括其他合适的半导体材料或者可以由其他合适的半导体材料制成，还包括复合半导体材料。
根据各个实施方式，所述半导体部件100可以包括至少一个电子元件102。所述电子元件102可以至少部分地形成在半导体层101中。在图1的实施方式中，所述电子元件102示出为全部形成在半导体层101中，然而根据各个实施方式，电子元件102的一部分还可以位于半导体层101之外，例如，在位于半导体层101上或上方的一个或多个层中和/或在位于半导体层101下方的一个或多个层中。换句话说，根据各个实施方式，电子元件102的某些部分或区域可以由半导体层101的一部分形成，而电子元件102的其他部分或区域可以由半导体部件100的其他层的一部分形成。所述电子元件102还可以称作本文的有效元件（有效部件，有用部件）。
根据各个实施方式，所述电子元件102可以例如包括或配置为（横向或纵向）晶体管（例如，配置为场效应晶体管（FET）或双极结晶体管（BJT））或二极管。根据一些实施方式，所述电子元件102可以包括不同元件或可以被配置为不同元件。
根据一些实施方式，所述半导体部件100可以包括多于一个的电子元件。例如，根据一些实施方式，集成电路（IC），包括例如多个电子元件（例如，如晶体管和/或二极管和/或其他电子元件），可至少部分地形成在半导体层101内。例如，在提供集成电路（IC）的情况下，所述半导体部件100还可以称作裸片或芯片。
根据各个实施方式，所述半导体部件101可以包括形成在半导体层101内的至少一个通孔103。所述至少一个通孔103可从半导体层101的正面101a引向背面101b。所述通孔103还可以称作贯通触头（贯通接触，贯通接触部，through-contact），或者，在半导体层101包括硅或由硅制成的情况下，称作硅通孔（穿透性硅通孔，throughsiliconvia）（TSV）。
图1仅示出了一个通孔103，但是，根据各个实施方式，可以在半导体层101中形成多个通孔。
根据一个实施方式，所述至少一个通孔103可以例如通过在半导体层101中形成至少一个孔，使该至少一个孔与半导体层101的半导体材料电绝缘，并且用导电材料填充该至少一个孔而形成。
根据一些实施方式，所述至少一个孔可以利用蚀刻工艺在半导体层101内形成。根据一个实施方式，所述蚀刻工艺可以为干法蚀刻工艺。
根据一个实施方式，使该至少一个孔与半导体层101的半导体材料电绝缘可以例如通过在该至少一个孔的侧壁上形成（例如，沉积或热生长）一个或多个电绝缘层而实现。
根据一些实施方式，还可以可能的是，一个或多个贯通触头或通孔103的电位可以具有与衬底（基板）或半导体层101相同的电位。例如，在这种情况下，所述一个或多个绝缘层可以是不必要的。
根据一些实施方式，并且取决于例如贯通触头或通孔103的后续填充工艺，可以形成例如一个或多个阻挡层（barrierlayer），以防止半导体层101的半导体材料被填充材料污染。根据一些实施方式，所述一个或多个阻挡层可由一种或多种氮化物材料组成或者可以包括一种或多种氮化物材料，例如，Si3N4（也作为非化学计量化合物）、TiN、TaN或其他合适材料。根据各个实施方式，所述一个或多个阻挡层可以形成在至少一个孔的侧壁上，例如，形成在一个或多个电绝缘层上（如果存在的话）。
根据一个实施方式，用于填充至少一个孔的导电材料可以包括或者可以是导电半导体材料和/或金属和/或金属-半导体化合物和/或碳，例如，硅、铝、铜、钨、钛、钽、TiSi、TaSi、CoSi。根据一些实施方式，阻挡层可以形成在填充材料与半导体材料之间或形成在填充材料与绝缘材料之间（在所述至少一个孔与半导体层101的半导体材料电绝缘的情况下）。
根据其他实施方式，所述至少一个通孔103可以利用其他合适技术来形成。
根据各个实施方式，所述半导体部件100可以进一步包括设置在半导体层101的正面101a的至少一部分上的正面金属化层（metallizationlayer）104，从而将至少一个电子元件102与至少一个通孔103电连接。所述正面金属化层104可以电连接于至少一个电子元件102（例如，电连接于电子元件102的连接或端子区域）和至少一个通孔103。
根据各个实施方式，所述正面金属化层104可以包括一个或多个导线或迹线，也称为再分配迹线（redistributiontraces）。图1仅示出了与电子元件102和通孔103连接的一个再分配迹线141，但是，根据各个实施方式，还可以提供例如一方面与电子元件102（例如，与电子元件102的一个或多个连接或端子区域）连接，且另一方面与另外的通孔连接的另外的再分配迹线。因此，根据各个实施方式，电子元件的一个或多个连接或端子区域可以通过正面金属化层的一个或多个再分配迹线电连接。根据各个实施方式，所述一个或多个再分配迹线可以连接至从半导体层的正面引向背面的各个通孔。
根据各个实施方式，所述正面金属化层104可以包括合适的金属化材料或者可以由合适的金属化材料制成，例如，合适的导体，例如，硅（Si）（例如，多晶硅或非晶硅）、铝（Al）、铜（Cu）、碳（C）或合金和/或包括一种或多种上述材料的层堆叠。可替换地或附加地，所述正面金属化层104可以包括其他合适的金属化材料或者可以由其他合适的金属化材料制成，例如，其他合适的金属或金属合金。
根据各个实施方式，所述半导体部件100可以包括帽（cap）105。根据一些实施方式，所述帽105可以设置在半导体层101的正面101a上，并且可以例如通过设置在帽105与半导体层101之间的一个或多个层与半导体层101机械耦接。
根据各个实施方式，所述帽105可以配置为半导体部件100的正面载体。即，所述帽105可以被构造成作为用于在制造工艺过程中处理半导体部件100的载体。
所述帽105可以具有上表面105a和与上表面105a相对的下表面105b。如所示出的，所述下表面105b可以面向半导体层101。
所述帽105可与半导体层101机械耦接，并且可以用作半导体部件100加工期间的原位载体，并可进一步用作加工的半导体部件100的封装（或封装的至少一部分）。即，根据各个实施方式，所述帽105可以在制造半导体部件100期间采用，并且可以被用作用于在制造工艺期间处理半导体部件100的载体，且所述帽105可以保留在完全加工的元件内，并且用作元件的封装（或封装的一部分）。
根据各个实施方式，所述帽105可以具有在约50μm至约1000μm范围内的厚度，例如，根据一些实施方式，在约100μm至约500μm范围内。所述帽105的厚度可以例如适于有用层（即，半导体层101）的厚度，并且根据其他实施方式可以具有其他值。
根据一些实施方式，所述帽105可以被配置为不透明帽。换句话说，所述帽105可以包括不透明材料或者可以由不透明材料制成。这样，在帽105下方的所述半导体层101的半导体材料可以例如在后续操作过程中可以遮蔽光源。
根据一些实施方式，所述半导体部件100可以包括设置在半导体层101的正面101a上，和在半导体层101与帽105之间的至少一个介电层107。在图1中，仅示出了一个介电层107，但是，根据各个实施方式，可以堆叠多于一个的介电层107。另外，根据一些实施方式，在半导体层101与帽105之间可以设置一个或多个阻挡层（例如，阻挡钠（Na）离子）。例如，根据一个实施方式，阻挡层可以直接位于最顶部介电层的下方，或者可替换地，位于布线叠层（布线层叠体，wiringstack）的较深位置。根据一个实施方式，所述一个或多个阻挡层可以例如为氮化硅（Si3N4）层。
根据一些实施方式，接触孔108可以形成在所述至少一个介电层107中，并可填充有导电材料，例如，如多晶硅或金属，以将正面金属化层104与电子元件102和通孔103电连接，如所示出的。例如，一个接触孔108可以设置在电子元件102上，并且可与电子元件102和正面金属化层104接触，而另一个接触孔108可以设置在通孔103上，并可与通孔103和正面金属化层104接触。
在图1中，作为一个实例，示出了两个接触孔108，但是，根据各个实施方式，可以设置另外的接触孔108。
根据各个实施方式，可以例如利用蚀刻工艺以在至少一个介电层107内蚀刻孔，并随后用导电材料，例如如多晶硅或金属填充孔而形成所述接触孔108。
根据各个实施方式，所述正面金属化层104可以通过至少一个介电层107而与半导体层101电绝缘，如所示出的。
根据一些实施方式，阻挡层可以形成在金属化层104和/或接触孔108的导电填充材料与半导体层101和/或至少一个介电层107之间。该阻挡层可以例如由一种或多种氮化物材料组成或者可以包括一种或多种氮化物材料，例如，Si3N4（也作为非化学计量化合物）、TiN、TaN或其他合适材料。
根据各个实施方式，所述帽105可以包括电绝缘材料或者可以由电绝缘材料制成，例如，如玻璃、塑性材料（塑料）或层合塑料（塑料层压板）（例如，根据一个实施方式，具有纤维增强材料）。根据一些实施方式，例如，可以使用与用于印制电路板（PCB）制造相似或相同的材料，例如，如玻璃纤维环氧树脂化合物或特氟隆化合物。
可替换地，根据一些实施方式，所述帽105可以包括导电材料或者可以由导电材料制成，例如，如铜（Cu）、镍（Ni）、铝（Al）、钨（W）、钛（Ti）或包括一种或多种上述材料的叠层和/或合金。根据一些实施方式，并且例如，为了更容易组装，这些导电材料可以涂布有其他导电材料，例如，如银（Ag）、金（Au）、镍（Ni）、锡（Sn），以提高例如焊接工艺过程中的腐蚀行为或润湿性。另外，根据一些实施方式，导电可层压材料（即，适合于层压的材料），例如，如带有合适粘合剂的金属网可以类似地用于导电同质帽（conductivehomogenouscaps）。
根据各个实施方式，所述帽105可以施加至介电层107（或者，如果存在多于一个的介电层107，施加至介电层堆叠的最顶层）的上表面107a，如所示出的。即，根据各个实施方式，所述帽105可以通过介电层（或层堆叠（layerstack））107与半导体层101机械耦接。
根据各个实施方式，所述帽105可以例如通过阳极接合（anodicbonding）或粘着接合与介电层107的上表面107a结合。例如，在帽105包括玻璃或由玻璃制成的情况下，所述帽105还可以通过玻璃粉而施加至介电层107。
根据各个实施方式，正面金属化层104的上表面104a可以位于比介电层107的上表面107a更低的水平或与其相同的水平。换句话说，根据各个实施方式，正面金属化层104可以设置成不高于介电层（或层堆叠）107的周围介电材料。在图1中，示出了正面金属化层104的上表面104a位于比介电层（或层堆叠）107的上表面107a更低的水平，使得在正面金属化层104的上表面104a与帽105之间提供一距离（由图1中的双箭头110表示）。根据一些实施方式，空腔（cavity）111可以位于正面金属化层104与帽105之间，如所示出的。
根据各个实施方式，所述半导体部件100可以包括设置在半导体层101的背面101b的至少一部分上的背面金属化层106。所述背面金属化层106可以与通孔103电连接。所述背面金属化层106可用于与至少一个电子元件102电接触（例如，与电子元件102的连接或端子区域接触）。
根据各个实施方式，所述背面金属化层106可以包括多个部分，所述多个部分可互相电绝缘，并与不同的通孔电连接。在图1中，示出了与通孔103电连接的单个部分162，但是，根据其他实施方式，所述背面金属化层106可以包括可与多个通孔中的各自通孔电连接的多个部分。
所述背面金属化层106可以包括合适的金属化材料或者可以由合适的金属化材料制成，例如，如合适的金属，例如，铝（Al）、铜（Cu）、镍（Ni）、钛（Ti）、钨（W）或包括一种或多种上述材料的叠层和/或合金。根据一些实施方式，例如，为了更容易组装，这些导电材料可以涂布有其他导电材料，例如，如银（Ag）、金（Au）、镍（Ni）、锡（Sn），以提高例如焊接工艺过程中的腐性行为或润湿性。可替换地或附加地，所述背面金属化层106可以包括其他合适的金属化材料或者可以由其他合适的金属化材料制成，例如，其他合适金属或金属合金。
根据一些实施方式，所述半导体部件100可以包括设置在半导体层101的背面101b的至少一部分上（例如，直接设置在其上），以及背面金属化层106与半导体层101之间的至少一个钝化层109，如图1所示。所述钝化层109可用于将背面金属化层106（或背面金属化层106的一部分）与半导体层101电绝缘。所述至少一个通孔103可以延伸通过钝化层109，并可与背面金属化层106接触，如所示出的。
根据一些实施方式，所述背面金属化层106可以包括可与半导体层101电连接，以提供例如衬底接触（接触部），换句话说，与半导体层101的电接触的部分（在图1中未示出，参见例如图3G）。为此，所述背面金属化层106的该部分可以例如形成在半导体层101的背面101b上。
根据一些实施方式，所述半导体部件100可安装在引线框架（未示出，参见例如图8）上。为此，所述帽105的上表面105a可以例如通过粘着工艺或在上表面105a上沉积相应的金属化层（metallization）之后通过焊接而附接（附着，连接）至引线框架。
根据一些实施方式，所述半导体部件100可安装在冷却元件或散热器（未示出，参见例如图9）上。为此，所述帽105的上表面105a可以例如通过设置在帽105与冷却元件或散热器之间的导热胶而附接至冷却元件或散热器。
图2示出了根据一个实施方式的制造半导体部件的方法200。
在202中，可以设置具有正面和背面的半导体层，所述半导体层包括至少部分形成在半导体层中的至少一个电子元件。所述半导体层和/或电子元件可以例如根据本文所描述的一个或多个实施方式来形成和/或配置。
在204中，可以在半导体层中形成从半导体层的正面引向背面的至少一个通孔。所述至少一个通孔可以例如根据本文所描述的一个或多个实施方式来形成和/或配置。
在206中，可以在半导体层正面的至少一部分上形成正面金属化层，以将至少一个电子元件与至少一个通孔电连接。所述正面金属化层可以例如根据本文所述的一个或多个实施方式来形成和/或配置。
在208中，可以在半导体层的正面上设置帽，使得帽与半导体层机械耦接，所述帽被配置为正面载体。所述帽可以例如根据本文所述的一个或多个实施方式来形成和/或配置。
在210中，可以在半导体层背面的至少一部分上形成背面金属化层，所述背面金属化层与至少一个通孔电连接，以例如与至少一个电子元件电接触。所述背面金属化层可以例如根据本文所述的一个或多个实施方式来形成和/或配置。
根据本文所述的各个实施方式，优选地，组装工艺可省略，或者至少可以显著便利。根据各个实施方式，可以提供载体和相应工艺，其可以便于降低至几微米（μm）的晶片厚度的半导体晶片的加工，例如，在约1μm至约70μm范围内的晶片厚度，例如在一些实施方式中在约1μm至约50μm的范围内，例如在一些实施方式中在约1μm至约30μm的范围内，例如在一些实施方式中在约1μm至约15μm的范围内。可替换地，晶片厚度的其他值可以是可行的。
根据各个实施方式，可以在前段中在晶片级引入用于再分配、接触和钝化的额外工艺，使得至少对于表面贴装装置（surface-mountabledevices），可能不需要额外的封装。特别地，根据各个实施方式，可使用保留在半导体部件或芯片上的正面载体。根据各个实施方式，可以在半导体部件或芯片的背面上实现半导体部件或芯片的接触。
根据各个实施方式，可以提供载体系统，甚至在使用最薄的半导体的情况下，载体系统也可使晶片制造期间及后续的处理可靠或安全。
根据各个实施方式，在半导体有用层内可一次形成可与产品制造过程匹配的一个或多个孔。所述一个或多个孔随后可以用作一个或多个贯通触头或通孔（在硅基有用层的情况下，还称作硅通孔（TSV））。随后或后面，根据各个实施方式，取决于要求，所述一个或多个孔可以在侧面与半导体有用层电绝缘，并可填充有导电材料。由于仅半导体有用层可能必须蚀刻（例如，采用干法蚀刻工艺；可替换地，可以使用其他蚀刻工艺），所述一个或多个孔的直径可相应地选择为较小。例如，在干法蚀刻中，10至100之间的纵横比（其表示沟槽深度与上部沟槽宽度之间的比）可以是常用的，其中与具有圆形沟槽开口的沟槽相比，具有线形沟槽开口的沟槽可以例如具有更高的纵横比。在沟槽蚀刻期间在掩模中的最小沟槽开口或窗口可与半导体层101的最终厚度相关。另外，可能必须要考虑沟槽侧壁上的绝缘层厚度，并且可增加沟槽开口的最小开口。例如，根据一些实施方式，线形沟槽的一个或多个孔或开口的直径范围可为约0.2μm至约5μm。但是，根据其他实施方式，直径可具有不同值。
图3A至3G为截面示意图，示出了根据一个实施方式的在制造半导体部件的方法中的不同处理阶段（步骤）。与图1所示的半导体部件100中相同的半导体部件的部分用与图1中相同的参考数字标记，并还参考上面的描述。
图3A以视图300示出了根据一个实施方式在沉积正面金属化层之前对制造的贯通触头（通孔）103进行的处理阶段（步骤）。
半导体层101，也称为半导体有用层，或简称为有用层，可以是晶片305的一部分，并且可以位于晶片305的载体部分301上。所述半导体层101可以具有可与晶片305的正面305a重合的正面101a（也称为上表面侧），以及可与晶片305的载体部分301相邻的背面101b（也称为下表面侧）。所述晶片305可以进一步具有与正面305a相对的背面305b。所述通孔103可从半导体层101的正面101a延伸至半导体层101的背面101b。电子元件102可以部分形成在半导体层101内。
作为一个实例，为了更容易说明，并且为了说明各个实施方式的基本原则，示出了具有源极/漏极区域302、本体区域303和绝缘栅极304的单个横向场效应晶体管（例如，金属氧化物半导体场效应晶体管（MOSFET））作为电子元件102（有效元件）。如将容易理解的是，所述原则可以同样适合于或者适用于例如集成电路（IC）或垂直元件。
另外，图3A中示出了两个通孔103作为实例，但是，根据一些实施方式，可以存在不同数量的通孔103。
在图3A所示的预制状态下，例如，可以沉积至少一个布线层（布线水平，wiringlevel），例如由多晶半导体材料（例如，多晶硅）制成，其还可以作为电子元件102（即，场效应晶体管）的栅电极304。这样构造的多晶硅层（多层，多晶硅水平，polylevel）可通过合适的介电材料（或简称为电介质）进行绝缘。在图3A中，作为实例，示出了设置在半导体层101的正面101a上的第一介电层307’和设置在第一介电层307’上的第二介电层307’’。所述栅电极304可以设置在第一介电层307’上，因此可以与本体区域303电绝缘，如所示出的。另外，根据一些实施方式，所述通孔103可穿过第一介电层307’延伸，如图3A所示。
例如，如本领域的技术人员可以容易理解的是，在集成电路中，可以在第一绘制的多层（polylayer）与接触孔108（参见图3B）的最顶列之间提供额外的布线层（布线水平，wiringlevels）（图中未示出）。
图3B以视图310示出了另一个处理阶段（步骤）。
其示出了已形成接触孔108的最顶列（topmostrow），例如，已蚀刻。作为实例，示出了四个接触孔108，其中四个接触孔108中的两个位于通孔103上，并穿过第二介电层307”向下延伸至通孔103，而四个接触孔108中的另外两个位于源极/漏极区域302上，并穿过第二介电层307”和第一介电层307’向下延伸至源极/漏极区域302。根据其他实施方式，可形成（例如，蚀刻）不同数量的接触孔108。为了易于说明示例性实施方式的原则，在图3B中省略了可与栅电极304连接的接触孔，但根据各个实施方式，可以存在接触孔。如将容易理解的是，这种接触可作为栅电极304与集成电路和/或外部栅极引脚中的其他信号之间的电气连接的一部分。
根据一些实施方式，至少在小型结构中，所述接触孔108可以直接填充有例如钨（W）或多晶硅（poly）填充物（插塞，plug）（可替换地，填充有另一种合适的填充材料（插塞材料，plugmaterial））。根据一些实施方式，对于足够大的接触孔108，它们也可以与金属接触，和/或与后续布线层（布线水平）原位接触。
图3C以视图320示出了另一个处理阶段（步骤）。
根据各个实施方式并且如图3C所示，另外的介电层（在所示的实例中为第三介电层307”’）可以形成（例如，沉积）在具有最顶部接触孔108的介电层上（在所示的实例中，在第二介电层307”上）。
图3D以视图330示出了另一个处理阶段（步骤）。
根据各个实施方式并且如图3D所示，所述第三介电层307”’可以被构造成（或者被图案化成）在第三介电层307”’中形成凹槽（凹进部分，recesses）308，使得正面金属化层104的最顶部导线或迹线（也称为再分配迹线）可在随后引入到经构造的第三介电层307”’的凹槽308内（参见图3E）。换句话说，第三介电层307”’的一部分可去除，以暴露下面的第二介电层307’’的一部分和接触孔108。第三介电层307”’的其余部分可以例如具有脊或壁的形状。
图3E以视图340示出了另一个处理阶段（步骤）。
根据各个实施方式并且如图3E所示，正面金属化层104可以形成在经构造的第三介电层307”’的凹槽308内。换句话说，正面金属化层104的导线或再分配迹线341可形成在凹槽308内。在图3E中示出了两条再分配迹线341作为示例，每条再分配迹线341通过各个接触孔108之一将电子元件102（显然，在该实例中为场效应晶体管的源极/漏极区域302中的一个）与各个通孔103电连接。根据其他实施方式，所述正面金属化层104可以包括仅一条或者可以包括多于两条的（例如，多条）导线或再分配迹线341。
所述正面金属化层104可以包括合适的金属化材料或者可以由合适的金属化材料制成，例如，铝（Al）、铜（Cu）、碳（C）、镍（Ni）或包括一种或多种上述材料的合金和/或叠层。可替换地或附加地，所述正面金属化层104可以包括其他合适的金属化材料或者可以由其他合适的金属化材料制成，例如，其他金属或金属合金。根据一些实施方式，阻挡层可形成在金属化层104和/或接触孔108的导电填充材料与半导体材料101和/或介电层307’、307”、307”’中的一个或多个之间。该阻挡层可以例如由氮化物材料组成或者可以包括氮化物材料，例如，Si3N4（也作为非化学计量化合物）、TiN、TaN或其他合适材料。根据一些实施方式，所述正面金属化层104的上表面104a可以涂敷有防氧化材料，例如如聚合物或例如贵金属诸如银（Ag）或金（Au）或另一种合适材料。
根据各个实施方式，所述正面金属化层104可以例如以电镀方式（换句话说，采用电沉积工艺）或使用可通过橡皮辊涂敷的金属膏而形成，从而使例如功率半导体中的层较厚且路径电阻（pathresistances）较低。在一个可替换的实施方式中，所述金属化层104可均匀地沉积在第二介电层307”的表面、接触孔108和第三介电层307”’的表面上。所述金属化层104随后可通过化学机械抛光（CMP），利用经构造的第三介电层307”’的脊或壁的上边缘或表面307a”’作为支撑结构而形成。根据其他实施方式，还可以使用如由集成电路中已知的标准金属化层。
根据各个实施方式，所述正面金属化层104的上边缘或表面104a或导线341（即，导线的材料（例如，金属））可以设置成不高于第三介电层307”’的周围介电材料的上边缘或表面307a”’，如所示出的。这可以例如用于防止由于产生空腔而可能以其他方式发生的电短路。另外，这可以例如用于解释导线的材料（例如，金属）和周围电介质的不同热膨胀系数。特别地，金属可以具有比介电材料（例如，二氧化硅）更高的热膨胀系数。因此，在正面金属化层104的导线或迹线的上表面104a与周围第三介电层307”’的上表面307a”’共面且帽设置在第三介电层307”’和正面金属化层104上的情况下，如下文根据图3F所述，较高的热膨胀系数和由此金属在加热时较强的膨胀可能会使帽在后续退火过程中散裂（脱落）。图3F示出了一个实施方式，其中，在正面金属化层104的导线或迹线341的材料（例如，金属）与帽105之间存在一个净距离（由参考数字110表示）。根据其他实施方式，例如在采用CMP（化学机械抛光）工艺来构造最顶部金属层的情况下，所述距离110可以显著更小。
根据一些实施方式，一个或多个阻挡层可以可选地设置在半导体部件中的金属与介电材料之间和/或半导体部件中的半导体材料中。为了简明，图中未示出这些阻挡层。
图3F以视图350示出了另一个处理阶段（步骤）。
根据各个实施方式并且如图3F所示，帽105可粘合在最顶部介电层（即，在该实例中为第三介电层307”’）的上表面307a”’上。所述帽105可具有上表面105a和与上表面105a相对的下表面105b。所述下表面105b可以面向半导体层101，如所示出的。所述帽15可以具有与晶片305相似的横向尺寸，并且还可在后续工艺步骤中作为载体。
所述帽105可以例如由玻璃制成，并且可以例如通过阳极接合、粘着接合或通过玻璃粉施加在经构造的最顶部介电层上（即，在该实例中在第三介电层307”’上），例如，在第三介电层307”’的脊形结构上。
取决于用于帽105的材料，例如抵抗钠（Na）离子的扩散阻挡层（扩散势垒，diffusionbarrier）（图中未示出），例如，氮化硅（Si3N4）层可直接设置在最顶部介电层（即，在该实例中为第三介电层307”’）下方，或者，可替换地，根据一些实施方式，其可以设置在布线叠层的较深位置。
另外，根据一些实施方式，可以例如通过填充有金属的环向沟槽（换句话说，围绕有源区域或装置区域的沟槽）来设置水平扩散阻挡层（扩散势垒）。
在一些实施方式中，至少对于正面金属化层104的相邻再分配线或迹线341之间的某些介电壁（经构造的第三介电层307”’的介电壁），在各个介电壁（经构造的第三介电层307”’的介电壁）与帽105之间可以形成连续连接，其可以电绝缘。换句话说，第三介电层307”’的介电壁可与帽105邻接，因此，正面金属化层104的相邻再分配迹线341可通过其间的介电壁彼此电绝缘。因此，根据一些实施方式，可减小具有不同电位的两条线341之间的距离。还可提供多个支撑点，以提高薄晶片的稳定性。
例如，根据各个实施方式，帽105可粘合在设置在薄半导体有用层101上的层堆叠（层堆叠体）的最顶部介电层307”’上，因此可与晶片305机械耦接（特别地，与位于晶片305的载体部分301上的半导体有用层101机械耦接）。
根据一些实施方式，将帽105与晶片接合的接合工艺（粘合工艺）可以可选地在至少低真空下进行。这可适用于例如其中在晶片处理过程中，后续对层堆叠进行真空处理，且在帽105与芯片之间保留空腔的情况。
在后续制造工艺中，所述帽105可以具有例如与玻璃载体相同的功能。但是，所述帽105可能不需要从晶片的正面去除，而是可以永久保留在芯片上。
所述帽105的厚度可以以这样的方式适当选择，例如，使得在进一步处理过程中可以实现晶片叠层的足够机械稳定性。例如，根据一些实施方式，所述帽厚度的范围可为约50μm至约1000μm，例如，根据一些实施方式，约100μm至约500μm。可替换地，帽厚度可具有其他值。所述帽105的厚度可以例如取决于半导体有用层101的厚度。
根据一些实施方式，所述帽105可配置为不透明帽。换句话说，所述帽105可包括不透明材料或者可以由不透明材料制成。这样，所述半导体层101在帽105下方的半导体材料可在后续操作中遮蔽光源。
由于帽105不是必须再次要去除（换句话说，拆卸），所以可以不再要求后续制造工艺的温度限制为例如约150°C至250°C。相反，根据一些实施方式，温度限制现在可由金属化层（金属化，metallization）限定，并且可以例如在约400°C至450°C的范围内。换句话说，在后续制造工艺中可采用较高的温度，例如，根据一些实施方式，温度可达约400–450°C。
根据各个实施方式，包括帽105的叠层可适用于真空处理和/或湿法化学工艺。
根据各个实施方式，所述帽105可在从晶片背面305b薄化晶片305的后续过程中作为载体，如图3G所示。
图3G以视图360示出了另一个处理阶段（步骤）。
根据各个实施方式并且如图3G所示，所述晶片305可从晶片背面305b薄化，以去除晶片305的载体部分301，使得晶片305的半导体有用层101保留。所述薄化可以例如采用常规技术，例如，磨削和/或抛光和/或蚀刻和/或CMP（化学机械抛光）而完成。关于此，通孔（贯通触头）103的下侧可以例如用于进行终点检测。换句话说，晶片305的薄化可以在例如通孔103的下侧或下侧附近停止。
在对晶片305进行薄化之后，所述晶片305的背面可基本上与半导体层101的背面101b重合，且晶片厚度可基本上为半导体层101的厚度。例如，根据一些实施方式，薄化之后的晶片厚度（即，半导体层101的厚度）可以例如在约1μm至约70μm的范围内，例如在一些实施方式中在约1μm至约50μm的范围内，例如在一些实施方式中在约1μm至约30μm的范围内，例如在一些实施方式中在约1μm至约15μm的范围内。可替换地，还可采用晶片厚度的其他值。
由于稳定载体（即，帽105）位于薄晶片305上（换句话说，与薄半导体有用层101机械耦接），因此另外的工艺步骤现在可以容易地进行。可在帽105上进行晶片处理。
例如，根据一些实施方式，可在晶片背面上可选地进行整个表面上的结构化离子注入或离子注入和/或退火，和/或在晶片背面上可选性地施加和构造底部钝化层（底部钝化，bottompassivation），如图3G所示，图3G示出了通过结构化离子注入形成在半导体层101中的注入区域361和在晶片背面（即，半导体层101的背面101b）上构造的钝化层109。
根据各个实施方式，配向光技术在暴露的晶片背面上可能是可行的，其利用通孔103的端部进行配向。
根据各个实施方式，由于稳定的帽载体105，在晶片处理中不存在限制。
根据各个实施方式，背面金属化层106可以设置在半导体层101的背面101b的一部分上，并与通孔103电连接，以与电子元件102电接触，如所示出的。在图3G所示的实施方式中，所述金属化层106包括第一部分362和第二部分363，其各自与两个通孔103中的每个电连接。因此，通过背面金属化层106的第一和第二部分362、363，可以电接触晶体管102的源极/漏极区域302。背面金属化层106的第一部分362和第二部分363可以设置在钝化层109上，并可通过钝化层109与半导体层101电绝缘，如所示出的。
根据所示的实施方式，所述背面金属化层106可以包括可与注入区域361接触的第三部分364，如所示出的。因此，可以提供衬底接触。
根据各个实施方式，所述背面金属化层106可以包括合适的金属化材料或者可以由合适的金属化材料制成，例如，如铝（Al）、铜（Cu）、镍（Ni）、钨（W）、钛（Ti）或包括一种或多种上述材料的合金和/或层的堆叠。根据一些实施方式并且例如为了更容易组装，这些导电材料可以涂布有其他导电材料，例如，如银（Ag）、金（Au）、镍（Ni）、锡（Sn），以提高例如后续焊接工艺过程中的防腐行为或润湿性。可替换地或附加地，所述背面金属化层106可包括其他合适的金属化材料或者可以由其他合适的金属化材料制成，例如，其他金属或金属合金。
根据一些实施方式，可在背面金属化层106上施加焊接凸块365，以从外部电接触背面金属化层，如图3G所示。
根据一些实施方式并且如图3G所示，所述半导体部件可具有与一个或多个焊接凸块365接触的衬底（即，半导体层101）的直接接触（直接接触部）（在图3G所示的实例中，一个焊接凸块365与背面金属化层106的第三部分364接触，而第三部分364又与半导体层101的注入区域361接触）。在这种情况下，同时可以设置接触层（显然地，在图3G所示的实例中，为背面金属化层106的第三部分364），作为焊接材料的扩散阻挡层。
根据一些实施方式，所述焊接凸块365可以例如在前段以晶片级进行沉积，这可以有助于处理。
根据各个实施方式，可在例如形成接触层（即，背面金属化层106）之后或者在形成焊接凸块365之后以晶片级进行电气试验，且如果需要，可以进行上墨（即，对不运行元件进行标记）。
根据各个实施方式，由于帽105可同时作为元件或芯片的封装（或者，至少作为封装的一部分），因此在帽侧上的另外的工艺，例如，如用印章标记、产生激光等是可行的并且可能是合理的。
根据各个实施方式，例如，采用已知工艺，例如锯切，随后可进行芯片的切片（划线，切割）。
根据一些实施方式，可从部件的底侧进行切片（例如，锯切）。为此，所述帽105（更准确地说，帽105的上表面105a）可以例如层压在常规的锯片上。根据一些实施方式，所述半导体层101可包括硅或者可以由硅制成，并且帽105可包括玻璃或SiO2或者可以由玻璃或SiO2制成。在玻璃或SiO2上对硅（Si）进行锯切通常可以容易地完成。
从底侧锯切可以例如具有以下效果：可避免部分薄半导体层101由于锯片的机械压力而破裂，而不是被锯片切开。
可替换地，还可从部件的顶侧进行切片（例如，锯切）。
根据可替换的实施方式，可采用其他已知技术，例如，如激光切割或等离子蚀刻来完成芯片的切片。
根据各个实施方式，在对芯片进行切片之后，所述部件可以例如在锯架上运输或在例如带和卷轴中重新包装或其他运输包装内重新包装之后运输。
示例性地，图3G示出了根据一个实施方式的半导体部件。所述半导体部件可包括具有正面101a和背面101b的半导体层101、至少部分形成在半导体层101内的至少一个电子元件102、形成在半导体层101内且从半导体层101的正面101a引向背面101b的至少一个通孔103、设置在半导体层101的正面101a的至少一部分上以将至少一个电子元件102与至少一个通孔103电连接的正面金属化层104、设置在正面金属化层104上且被构造作为正面载体的帽105、以及设置在半导体层101的背面101b的至少一部分上且与通孔103电连接从而与至少一个电子元件102电接触的背面金属化层109。
根据各个实施方式，半导体部件（例如，芯片）可以设置有集成贯通触头（或通孔，例如，硅通孔（TSV））和粘合帽，所述粘合帽可形成半导体部件（例如，芯片）制造工艺过程中的原位载体。
根据各个实施方式，所述半导体部件（例如，芯片）可通过背面（例如，芯片背面）上的金属化层进行接触。
根据各个实施方式，所述帽可在切片工艺过程中与半导体部件（例如，芯片）的半导体有用层（并且还可能是其他层，例如，介电层、钝化层、阻挡层、金属化层等）一起切割。
根据各个实施方式，所述帽可保留在完全处理的半导体部件（例如，芯片）中。换句话说，一旦施加可不需要将帽再次移除。
根据各个实施方式，所述帽可同时作为用于半导体部件（例如，芯片）的封装（或至少作为封装的一部分）。
封装的一个重要方面可以在防止污染物进入半导体本体过程中看到。为此，根据各个实施方式的半导体部件可以在正面或背面和/或接触孔（例如，图中所示实施方式中的接触孔108）的金属覆层上包括一个或多个阻挡层，例如，如Si3N4层。根据一些实施方式，可以设置金属覆层和接触孔或填充物（plugs）的重叠（overlap）。根据一些实施方式，为了防止污染物从锯切轨迹向半导体内（例如，向半导体层101内）扩散，可设置例如周向TSV（硅通孔）沟槽。根据一些实施方式，为了节省空间，该沟槽状电气连接还可在功能上用作例如纵向晶体管的源极接触或漏极接触。
根据各个实施方式的半导体部件的另一个效果在于，所述帽（例如，图中所示实施方式中的帽105）和薄化的芯片可提供稳定载体叠层，其可在半导体部件的背面上使用与芯片正面上的BEOL（后段工艺过程）块中基本相同的设备和工艺。因此，例如，在芯片的背面上（如果需要）具有多个金属层或水平的额外再分配可能是可行的，如图4和图5所示。
图4示出了根据一个实施方式的半导体部件400。所述半导体部件400可在某种程度上与图3G所示的半导体部件相似，且相同参考数字表示与其相同的元件（要素），并且这里不再详细地描述。
作为一个实例，所述半导体部件400包括准横向DMOS（双扩散MOS）场效应晶体管作为电子元件102。所述DMOS场效应晶体管102可为至少部分形成在半导体层101内的集成电路（IC）的一部分。图4仅示出了集成电路（包括DMOS102）的截面，并且如将容易理解的是，所述集成电路可包括另外的电子元件（未示出）。
所述DMOS102可配置为竖直部件（垂直部件，verticalcomponent），其包括一个或多个源极区域402（作为实例，示出了两个源极区域402）、一个或多个本体区域403（作为实例，示出了两个本体区域403）、绝缘栅极304以及埋层（埋置）漏极区域或漏极端子461。所述源极区域402可与正面金属化层104的第一导线或再分配迹线441’电连接（通过各个接触孔108），所述第一导线或再分配迹线441’又可与设置在半导体层101的背面101b上的背面金属化层106的第一部分462电连接（通过另一个接触孔108和可穿过半导体层101的第一通孔103’）。所述埋层漏极区域461可与背面金属化层106的第二部分463电连接，如所示出的。所述背面金属化层106的第二部分463又可与正面金属化层104的第二导线或再分配迹线441”电连接（通过穿过半导体层101的第二通孔103”和另一个接触孔108）。根据一些实施方式，所述第二导线或再分配迹线441”可进一步与集成电路（未示出）的另一个电子元件电连接。
根据图4所示的实施方式，可在背面金属化层106的第一部分462和第二部分463两者上施加焊接凸块365。这样，可从外界电接触DMOS102的源极区域402和埋层漏极区域461两者。
根据各个实施方式，可以存在与DMOS场效应晶体管102的栅极304的电接触，但为了简明，在图4中未示出。
根据图4所示的实施方式，埋层漏极端子461可通过背面以低欧姆方式与半导体部件（例如，芯片）的正面连接。在本文中，所述背面金属化层106的第二部分463可示例性地作为半导体部件的背面上的再分配迹线。用于场效应晶体管的埋层漏极或以类似方式用于双极晶体管中的埋层集电极的低欧姆连接，可以对集成电路中横向晶体管的良好性能做出重要贡献。
图5示出了根据一个实施方式的半导体部件500。虽然图4示出了在芯片背面上具有再分配迹线且漏极端子461与外部接触的半导体部件400，但是图5示出了在漏极端子461与外部没有接触的情况下的相似半导体部件500。所述半导体部件500可以例如包括背面上的额外钝化层509，其覆盖背面金属化层106的第二部分463和部分钝化层109，如图5所示。这意味着换句话说，根据一些实施方式，所述背面金属化层106可用于对背面上的任何电信号进行再分配，与芯片正面上的至少一个再分配层104相似。这种电信号可为如图5的实施方式中所示的晶体管的漏极信号，但根据其他实施方式，还可为适用于芯片的任何其他类型的信号。根据一些实施方式，在集成电路中，例如，包括不同漏极信号的多个不同信号可与芯片的背面连接，和/或再分配到芯片的背面上。
与图4中的半导体部件400一样，根据各个实施方式，在图5的半导体部件500中可设置与DMOS场效应晶体管102的栅极304的电接触，但为了简明，在图5中未示出。
与图4和图5所示的实施方式不同，例如在晶体管102是电路的一部分且电信号直接在电路中进一步处理的情况下，可以完全不需要在芯片背面设置晶体管102的连接（接头）。在这种情况下，根据各个实施方式，与晶体管102电连接的另一个电路元件可以例如在芯片背面上具有连接（接头）。
根据一些实施方式，与图4和图5所示相似的结构还可以例如用作ESD（静电放电）保护结构等。
根据一些实施方式，所述帽与芯片之间的（机械）连接可以以相对粗略的方式构造，与例如胎压传感器（轮胎气压传感器）中的程序相似。该程序可以例如特别适用于芯片面积可以较小，或半导体有用层可以不太薄，例如，可以具有大于约10–20μm的厚度，因此具有某些机械稳定性的情况。
关于此，所述帽可以例如配置或构造成具有大尺寸凹槽，并可在边缘或凹槽的边缘粘合在芯片上，如所示出的，并将在下文结合图6所示的示例性实施方式进行描述，或者，所述帽可通过经构造的间隔层与芯片粘合，如所示出的，并将在下文结合图7所示的示例性实施方式进行描述。
图6示出了根据一个实施方式的半导体部件600。所述半导体部件600可以在某种程度上与上文所述的半导体部件相似，并且相同参考数字表示与其相同的单元，且这里不再详细描述。
所述半导体部件600包括竖直分立式MOSFET作为电子元件102。换句话说，所述半导体部件600可以被配置为竖直分立式MOSFET。所述MOSFET可以包括一个或多个源极区域402（作为实例，示出了两个源极区域402）、一个或多个本体区域403（作为实例，示出了两个本体区域403）、埋层漏极区域461以及绝缘栅极304。
所述源极区域402可与正面金属化层104的第一导线或再分配迹线441’电连接（通过各个接触孔108），所述第一导线或再分配迹线441’又可与设置在半导体层101的背面101b上的背面金属化层106的第一部分362电连接（通过另一个接触孔108和穿过半导体层101的第一通孔103’）。
所述栅极304可通过导电连接（接头）（在图6中仅通过连接线611图解示出）与正面金属化层104的第二导线或再分配迹线441”电连接。所述第二导线或再分配迹线441”又可以与背面金属化层106的第二部分363电连接（通过另一个接触孔108和穿过半导体层101的第二通孔103”）。
所述埋层漏极区域461可与背面金属化层106的第三部分364电连接，如所示出的。
可以将焊接凸块365施加至背面金属化层106的第一、第二和第三部分362、363、364。这样，竖直MOSFET102的源极区域402、栅极304和埋层漏极区域461可通过半导体部件600的背面从外部电接触。
根据图6所示的实施方式，所述半导体部件600可具有施加至半导体部件的正面的帽105，其中与帽105的（机械）连接（接头）被构造为大尺寸。根据该实施方式，所述帽105可被构造成具有大尺寸凹槽610，并可在凹槽610的一个边缘或多个边缘粘合至芯片。例如，所述帽105可通过所构造的帽105的位于帽105的一个边缘或多个边缘处的一个或多个脊形突起612而粘合至芯片（显然，根据图6所示的实施方式，粘合至第三介电层307”’），如所示出的。因此，根据所示的实施方式，所述帽105可通过帽105的突起612、和第三介电层307”’、第二介电层307”和第一介电层307’与半导体层101机械耦接。
根据一些实施方式，钝化层609可以设置在正面金属化层104上（例如，如图6所示，设置在第一和第二导线441’、441”上），并将正面金属化层104与帽105电绝缘。在图6所示的实施方式中，所述钝化层609可进一步设置在第三介电层307”’的一部分上。根据一些实施方式，所述半导体部件600可以以这样的方式配置，使得空腔61可以位于帽105与正面金属化层104（或覆盖正面金属化层104的钝化层609，如果存在）之间，如所示出的。根据一些实施方式，所述帽105还可直接与钝化层609耦接。
图7示出了根据一个实施方式的半导体部件700，其中帽与芯片之间的（机械）连接以相对粗略的方式构造，与上述半导体部件600相似。与图6的半导体部件600一样，所述半导体部件700可包括具有类似布线结构的分立式竖直MOSFET作为电子元件102。
所述半导体部件700与半导体部件600的主要区别在于，可设置经构造的间隔层（隔离物层，spacerlayer）701，且帽105（其本身可能未被构造）可粘合至间隔层701，因此与半导体层101机械耦接。根据所示的实施方式，所述间隔层701可以设置在第二介电层307”上，因此可通过第二介电层307”和第一介电层307’与半导体层101机械耦接。根据一些实施方式，钝化层609可以设置在正面金属化层104上（例如，设置在如图7所示的第一和第二导线441’、441”上），并将正面金属化层104与帽105电绝缘。所述钝化层609可进一步设置在第二介电层307”的一部分上，如所示出的。所述间隔层701可至少与正面金属化层104（和钝化层609（如果存在））的厚度相同。在图7所示的实施方式中，所述间隔层701的厚度大于正面金属化层104和钝化层609的组合厚度。
根据一些实施方式，所述钝化层609可以可选地设置在上文结合图6和图7所描述的半导体部件600、700中。换句话说，根据一些实施方式，钝化层可以设置在芯片正面上，如在当今的制造工艺中可以常见的。根据各个实施方式，由于专门通过背面才可实现芯片的接触，因此根据一些实施方式，可以不要求对正面钝化层进行（小尺寸）结构化。这可以例如提高钝化层的不渗透性。
根据一些实施方式，所述帽可用作用于利用例如常规技术在引线框架上安装半导体部件的载体。关于此，所述帽可以例如通过粘着工艺或在帽上沉积对应金属层之后通过焊接（例如，扩散焊接）而固定在引线框架上，如图8所示。
图8示出了根据一个实施方式的包括安装在引线框架803上的半导体部件800的半导体部件装置800’。与图6和图7的半导体部件600和700一样，所述半导体部件800可包括具有相似布线结构的分立式竖直MOSFET作为电子元件102，如图8所示。可替换地，所述半导体部件800可以包括任何其他电子装置或集成电路或由其构成。钝化层609可以设置在正面金属化层104上，并可覆盖正面金属化层104的单个再分配迹线441’、441”的上表面104a和侧壁。另外，介电层801可以设置在第二介电层307”的暴露部分和钝化层609的一部分上，并可以被平面化成与钝化层609齐平。所述帽105可粘合至钝化层609和介电层801，如所示出的。在半导体部件800中，所述帽105可用作用于将半导体部件800安装在引线框架803上的组装辅助设备。
图8可以示出了在裸片接合工艺之后和例如在引线接合工艺和模制工艺之前的半导体部件800的预制状态。所述帽105（更准确地说，帽105的上表面105a）可以附接至引线框架803，例如，根据一个实施方式，通过粘合层802（如图8所示），或者，根据另一个实施方式，通过金属化叠层和焊接材料进行附接。
同样，由于机械上稳定的所述帽105，半导体部件800或芯片的挑选可以与常规芯片相似或相同的方式来实现，芯片组装可以变得更容易和更快速。
在使用绝缘体，例如，如玻璃作为载体材料（即，帽105的材料）的情况下，所述引线框架803于是可以与半导体部件800或芯片电绝缘。这可以例如在一个封装中为逐片集成提供各种可能性。例如，根据一些实施方式，控制电路和电源开关（或多个电源开关）可以以这种方式集成在引线框架上，而没有额外的绝缘措施。
某些元件，例如，如功率IC或功率晶体管可要求更强的冷却。关于此，本文所述的根据各个实施方式的半导体部件或芯片的分离的组装技术可促进与冷却元件或散热器的热耦接。
特别地，根据一些实施方式，所述半导体部件的帽可以例如通过导热膏而固定至冷却元件或散热器，如图9所示。
图9示出了根据一个实施方式的包括安装在冷却元件或散热器903上的半导体部件900的半导体部件装置900’。所述半导体部件900可以例如与图8的半导体部件800类似，如图9所示。特别地，相同参考数字可表示与图8相同的部分，并且此处不再详细说明。根据其他实施方式，所述半导体部件900可以以不同方式配置，例如，根据本文所述的一个或多个实施方式配置。
所述半导体部件900可以例如通过位于帽105和冷却元件或散热器903之间的导热膏902而施加至冷却元件或散热器903，如所示出的。使用导热膏可以例如具有以下效果：在组装期间可以容易地实现半导体部件与冷却元件或散热器的热耦接。根据其他实施方式，所述半导体部件可以在不使用导热膏的情况下与冷却元件或散热器耦接，例如，通过直接接合或焊接（例如，扩散焊接）而耦接。例如与通过导热膏进行耦接相比，这可以例如具有提高的热耗散的效果。
通过根据本文所述的各个实施方式的安装在冷却元件或散热器（例如，图9中的冷却元件或散热器903）上的半导体部件（例如，图9中的半导体部件900），客户侧的额外电绝缘或专用封装，例如，如所谓的“TO-220Fullpack”可以例如省略，同时仍然可实现部件与冷却元件之间的电气功能隔离。
根据各个实施方式，代替绝缘帽，还可以使用导电帽（例如，与粘合侧上的合适钝化层相结合）。导电帽的一个效果可以为提高与冷却元件或散热器的热耦接。
根据一些实施方式，还可以使用高导电帽与薄绝缘涂层的组合。
根据一些实施方式，还可使用例如导电帽，以通过帽和正面金属化层（或正面金属化层的至少一条再分配迹线）提供电子元件（例如，电子元件的端子区域，例如，图8和图9中的半导体部件800/900的源极区域402）的电接触，在这种情况下，正面金属化层可与帽电连接。
根据一些实施方式，可使用塑性材料（塑料）或层合塑料（塑料层压板）（例如，根据一个实施方式，具有纤维增强材料）作为帽或载体，代替刚性（例如，玻璃）帽。例如，根据一些实施方式，可使用与在印制电路板（PCB）制造中使用的相似或相同材料，例如，如玻璃纤维环氧树脂化合物或特弗隆化合物。
另外，根据一些实施方式，导电可层压材料（即，适用于层压的材料），例如，如具有合适粘合剂的金属网可以类似地用于导电同质帽。虽然，与无机材料，例如如玻璃相比，这些材料可具有较低的温度稳定性，但另一方面，它们可显著补偿（换句话说，均衡）晶片正面上的较大拓扑（布局），并且可以以非常容易的方式处理。
图10示出了根据一个实施方式的制造半导体部件的方法1000。
在1002中，可提供晶片，所述晶片包括载体部分和位于载体部分上或上方的有用层，并且所述有用层具有至少部分形成于其中的电子元件。
在1004中，通孔可形成在有用层内，所述通孔穿过有用层。所述通孔可以例如根据本文所述的一个或多个实施方式形成和/或配置。
在1006中，金属层可形成在晶片的正面上，所述金属化层将电子元件与通孔电连接。所述金属化层可以例如根据本文所述的一个或多个实施方式形成和/或配置。
在1008中，帽可粘合至晶片的正面。所述帽可以例如根据本文所述的一个或多个实施方式配置。可以例如根据本文所述的一个或多个实施方式来实现帽的粘合。
在1010中，晶片可从晶片的背面被薄化，以去除载体部分，并暴露晶片的有用层。可以例如根据本文所述的一个或多个实施方式来实现晶片的薄化。
在1012中，金属化层可形成在薄化晶片的背面上，以与电子元件电连接。所述金属化层可以例如根据本文所述的一个或多个实施方式来形成和/或配置。
在1014中，所述薄化晶片可与粘合帽一起切片。可以例如根据本文所述的一个或多个实施方式进行切片。
根据各个实施方式的半导体部件可以包括：具有正面和背面的半导体层；至少部分形成在半导体层内的至少一个电子元件；形成在半导体层内并从半导体层的正面引向背面的至少一个通孔；设置在半导体层的正面的至少一部分上以将至少一个电子元件与至少一个通孔电连接的正面金属化层；设置在半导体层的正面上并与半导体层机械耦接的帽，所述帽被配置为半导体部件的正面载体；设置在半导体层的背面的至少一部分上且与至少一个通孔电连接的背面金属化层。
在各个实施方式中，所述背面金属化层可用于与至少一个电子元件电接触。
在各个实施方式中，所述半导体层可以是半导体部件的有用层。
在各个实施方式中，所述半导体层可以包括硅或者可以由硅制成。
在各个实施方式中，所述半导体层可以具有例如在约1μm至约70μm范围内的层厚度，例如在一些实施方式中在约1μm至约50μm的范围内，例如在一些实施方式中在约1μm至约30μm的范围内，例如在一些实施方式中在约1μm至约15μm的范围内。可替换地，半导体层的厚度的其他值可以是可行的。
在各个实施方式中，所述正面金属化层可以包括与至少一个电子元件和至少一个通孔电连接的至少一个导电迹线。
在各个实施方式中，所述半导体部件可以包括设置在半导体层正面的一部分上的介电层，并且所述正面金属化层可设置在介电层的部分之间。
在各个实施方式中，相对于半导体层的正面，所述正面金属化层的上表面可以以比介电层的上表面更低的水平或与其相同的水平定位。
在各个实施方式中，所述帽可附接至介电层的上表面。
在各个实施方式中，所述帽可包括凹槽，并可通过位于凹槽的一个或多个边缘的帽的一个或多个脊形突起与半导体层机械耦接。
在各个实施方式中，所述帽可以包括电绝缘材料或者可以由电绝缘材料制成。
在各个实施方式中，所述电绝缘材料可以包括以下中的至少一种或者可以由以下中的至少一种制成：玻璃、塑性材料（塑料）或层合塑料、玻璃纤维环氧树脂化合物、特氟隆化合物。
在各个实施方式中，所述帽可以具有在约50μm至约1000μm范围内的厚度。
在各个实施方式中，所述帽可以包括不透明材料或者可以由不透明材料制成。
在各个实施方式中，所述半导体部件可以包括可设置在正面金属化层和帽之间的钝化层。
在各个实施方式中，所述帽可以包括导电材料或者可以由导电材料制成。
在各个实施方式中，所述电子元件可包括以下中的至少一个或者可以是以下中的至少一个：晶体管、二极管、集成电路。
根据各个实施方式的半导体部件装置可包括根据本文所述的一个或多个实施方式的半导体部件，以及附接至半导体部件的帽的引线框架。
根据各个实施方式的半导体部件装置可包括根据本文所述的一个或多个实施方式的半导体部件，以及附接至半导体部件的帽的冷却元件。
根据各个实施方式的半导体部件可以包括：半导体有用层，具有至少部分形成于其中的电子元件，且具有从半导体层的正面引向背面的通孔；正面金属化层，位于半导体层的正面上或上方并且将电子元件与通孔电连接；正面载体，位于正面金属化层上或上方且与半导体层机械耦接；背面金属化层，位于半导体层的背面上或上方且与通孔电连接，以与至少一个电子元件电接触。
根据各个实施方式的制造半导体部件的方法可以包括：提供具有正面和背面的半导体层，所述半导体层具有至少部分形成在半导体层内的至少一个电子元件；在半导体层内形成从半导体层的正面引向背面的至少一个通孔；在半导体层正面的至少一部分上形成正面金属化层，以将至少一个电子元件与至少一个通孔电连接；在半导体层的正面上设置帽，使得帽与半导体层机械耦接，所述帽被配置为半导体部件的正面载体；在半导体层背面的至少一部分上形成背面金属化层，所述背面金属化层与通孔电连接，以与至少一个电子元件电接触。
在各个实施方式中，在半导体层内形成至少一个通孔可以包括：在半导体层内形成从半导体层的正面引向背面的至少一个孔；将至少一个孔与半导体层电绝缘；用导电材料填充至少一个孔。
在各个实施方式中，可以利用蚀刻工艺来形成至少一个孔。
在各个实施方式中，蚀刻工艺可以是干法蚀刻工艺。
在各个实施方式中，形成正面金属化层可以包括：在半导体层的正面上形成介电层；将介电层构造成具有至少一个凹槽；将导电材料沉积在至少一个凹槽内，以在至少一个凹槽内形成正面金属化层的至少一个导电迹线。
在各个实施方式中，将导电材料沉积在至少一个凹槽内可以包括：沉积导电材料，使得相对于半导体层的正面，正面金属化层的至少一个导电迹线的上表面可以位于比构造的介电层的上表面更低的水平或与其相同的水平。
在各个实施方式中，在半导体层的正面上设置帽可以包括：将帽与经构造的介电层粘合。
在各个实施方式中，所述帽可通过阳极接合、粘着接合或玻璃粉而粘合。
在各个实施方式中，粘合帽可以在至少低真空条件下进行。
在各个实施方式中，所述帽可以具有凹槽，并且将帽设置在半导体层的正面可以包括：设置帽，使得通过位于凹槽的一个或多个边缘的帽的一个或多个脊形突起而与半导体层机械耦接。
在各个实施方式中，提供半导体层可以包括：提供具有载体部分和位于载体部分上的半导体层的晶片，并且在设置帽之后且在形成背面金属化层之前，可将晶片薄化，以去除晶片的载体部分并暴露半导体层。
在各个实施方式中，在薄化晶片之后获得的半导体层可以具有在约1μm至约70μm范围内的厚度，例如在一些实施方式中在约1μm至约50μm的范围内，例如在一些实施方式中在约1μm至约30μm的范围内，例如在一些实施方式中在约1μm至约15μm的范围内。可替换地，薄化之后的半导体层的厚度的其他值可以是可行的。
在各个实施方式中，可在形成背面金属化层之后进行切片工艺。
根据各个实施方式的制造半导体部件的方法可以包括：提供晶片，所述晶片包括载体部分和位于载体部分上或上方的有用层，并且所述有用层具有至少部分形成于其中的电子元件；在有用层内形成通孔；在晶片的正面上形成金属化层，所述金属化层将电子元件与通孔电连接；将帽粘合至晶片的正面；将晶片从晶片的背面薄化以去除载体部分，并暴露晶片的有用层；在薄化晶片的背面上形成金属化层，以与电子元件电接触；将切片工艺应用于具有粘合帽的薄化晶片。
根据各个实施方式，可以提供半导体部件。在各个实施方式中，半导体部件可以包括半导体层，所述半导体层具有至少部分形成于其中的至少一个电子元件，并具有从半导体层的正面引向背面的至少一个通孔。在各个实施方式中，所述半导体部件可以包括设置在半导体层正面的至少一部分上，以将至少一个电子元件与至少一个通孔电连接的正面金属化层。在各个实施方式中，所述半导体部件可以包括设置在半导体层的正面上且与半导体层机械耦接的帽。在各个实施方式中，所述帽可以被配置为半导体部件的正面载体。在各个实施方式中，所述半导体部件可以包括设置在半导体层背面的至少一部分上且与至少一个通孔电连接以与至少一个电子元件电接触的背面金属化层。
虽然已经参照具体实施方式对本发明进行了特别示出和描述，但本领域的技术人员应理解的是，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下，可对其形式和细节进行各种改变。因此，本发明的范围由所附的权利要求所述，因此，旨在包含在权利要求等同物的意义和范围内的所有变化。
Claims (22)
1.一种半导体部件，包括：
具有正面和背面的半导体层；
至少部分形成在所述半导体层内的至少一个电子元件；
至少一个通孔，形成在所述半导体层内并从所述半导体层的所述正面引向所述背面；
正面金属化层，设置在所述半导体层的所述正面的至少一部分上，以将所述至少一个电子元件与所述至少一个通孔电连接；
帽，设置在所述半导体层的所述正面上并与所述半导体层机械耦接，所述帽被构造为所述半导体部件的正面载体；
背面金属化层，设置在所述半导体层的所述背面的至少一部分上且与所述至少一个通孔电连接，
其中，所述半导体部件还包括设置在所述半导体层的所述正面的多个部分上的介电层，其中，所述正面金属化层设置在所述介电层的各部分之间，其中，相对于所述半导体层的所述正面，所述正面金属化层的上表面位于比所述介电层的上表面更低的水平。
2.根据权利要求1所述的半导体部件，其中，所述半导体层为所述半导体部件的半导体有用层，设置在载体部分上或设置在载体部分上方。
3.根据权利要求1所述的半导体部件，其中，所述半导体层具有在1μm至70μm范围内的层厚度。
4.根据权利要求1所述的半导体部件，其中，所述正面金属化层包括与所述至少一个电子元件和所述至少一个通孔电连接的至少一条导电迹线。
5.根据权利要求1所述的半导体部件，其中，所述帽附接至所述介电层的上表面。
6.根据权利要求1所述的半导体部件，其中，所述帽包括凹槽，并且通过位于所述凹槽的一个或多个边缘处的所述帽的一个或多个脊形突起而与所述半导体层机械耦接。
7.根据权利要求1所述的半导体部件，其中，所述帽包括电绝缘材料。
8.根据权利要求7所述的半导体部件，其中，所述电绝缘材料包括以下中的至少一种：玻璃、塑性材料或层合塑料、玻璃纤维环氧树脂化合物、特氟隆化合物。
9.根据权利要求1所述的半导体部件，其中，所述帽具有在50μm至1000μm范围内的厚度。
10.根据权利要求1所述的半导体部件，其中，所述帽包括不透明材料。
11.根据权利要求1所述的半导体部件，还包括设置在所述正面金属化层与所述帽之间的钝化层。
12.根据权利要求1所述的半导体部件，其中，所述帽包括导电材料。
13.一种半导体部件装置，包括：
根据权利要求1所述的半导体部件；
附接至所述半导体部件的所述帽的引线框架。
14.一种半导体部件装置，包括：
根据权利要求1所述的半导体部件；
附接至所述半导体部件的所述帽的冷却元件。
15.一种半导体部件，包括：
半导体层，具有至少部分形成在所述半导体层中的电子元件并且具有从所述半导体层的正面引向背面的通孔；
正面金属化层，位于所述半导体层的所述正面上或位于所述半导体层的所述正面的上方，并将所述电子元件与所述通孔电连接；
正面载体，位于所述正面金属化层上或位于所述正面金属化层的上方并与所述半导体层机械耦接；
背面金属化层，位于所述半导体层的所述背面上并与所述通孔电连接，以与所述至少一个电子元件电接触，
其中，所述半导体部件还包括设置在所述半导体层的所述正面的多个部分上的介电层，其中，所述正面金属化层设置在所述介电层的各部分之间，其中，相对于所述半导体层的所述正面，所述正面金属化层的上表面位于比所述介电层的上表面更低的水平。
16.一种制造半导体部件的方法，包括：
提供具有正面和背面的半导体层，所述半导体层包括至少部分形成在所述半导体层内的至少一个电子元件；
在所述半导体层内形成从所述半导体层的所述正面引向所述背面的至少一个通孔；
在所述半导体层的所述正面的至少一部分上形成正面金属化层，以将所述至少一个电子元件与所述至少一个通孔电连接；
将帽设置在所述半导体层的所述正面上，使得所述帽与所述半导体层机械耦接，所述帽被构造为所述半导体部件的正面载体；
在所述半导体层的所述背面的至少一部分上形成背面金属化层，所述背面金属化层与所述通孔电连接，
其中，形成所述正面金属化层包括：
在所述半导体层的所述正面上形成介电层；
将所述介电层构造成具有至少一个凹槽；
将导电材料沉积在所述至少一个凹槽内，以在所述至少一个凹槽内形成所述正面金属化层的至少一条导电迹线，
并且其中，将所述导电材料沉积在所述至少一个凹槽内包括：沉积所述导电材料，使得相对于所述半导体层的所述正面，所述正面金属化层的所述至少一条导电迹线的上表面位于比构造的介电层的上表面更低的水平。
17.根据权利要求16所述的方法，其中，将所述帽设置在所述半导体层的所述正面包括：将所述帽粘合至构造的介电层。
18.根据权利要求16所述的方法，其中，所述帽包括凹槽，并且其中，将所述帽设置在所述半导体层的所述正面上包括：设置所述帽，使得所述帽通过位于所述凹槽的一个或多个边缘处的所述帽的一个或多个脊形突起而与所述半导体层机械耦接。
19.根据权利要求16所述的方法，其中，提供所述半导体层包括：提供包括载体部分和位于所述载体部分上的所述半导体层的晶片，所述方法还包括：在设置所述帽之后，并且在形成所述背面金属化层之前，将所述晶片薄化，以去除所述晶片的所述载体部分并暴露所述半导体层。
20.根据权利要求19所述的方法，其中，在薄化所述晶片之后获得的所述半导体层具有在1μm至70μm范围内的厚度。
21.根据权利要求19所述的方法，还包括：在形成所述背面金属化层之后进行切片工艺。
22.一种制造半导体部件的方法，包括：
提供晶片，所述晶片包括载体部分和位于所述载体部分上或位于所述载体部分的上方的半导体有用层，并且所述半导体有用层具有至少部分形成于其中的电子元件；
在所述半导体有用层中形成通孔，所述通孔穿过所述半导体有用层；
在所述晶片的正面上形成金属化层，所述金属化层将所述电子元件与所述通孔电连接；
将帽粘合至所述晶片的所述正面；
从所述晶片的背面薄化所述晶片，以去除所述载体部分并暴露所述晶片的所述半导体有用层；
在薄化的晶片的所述背面上形成金属化层，以与所述电子元件电接触；
将薄化的晶片与粘合帽一起切片，
其中，形成所述正面金属化层包括：
在所述晶片的所述正面上形成介电层；
将所述介电层构造成具有至少一个凹槽；
将导电材料沉积在所述至少一个凹槽内，以在所述至少一个凹槽内形成所述正面金属化层的至少一条导电迹线，
并且其中，将所述导电材料沉积在所述至少一个凹槽内包括：沉积所述导电材料，使得相对于所述晶片的所述正面，所述正面金属化层的所述至少一条导电迹线的上表面位于比构造的介电层的上表面更低的水平。
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