CN105023845A - 半导体装置的制造方法、评价方法以及半导体装置 - Google Patents

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Fuji Electric Co Ltd
Denso Corp
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Abstract

本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n-型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n-型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

Description

半导体装置的制造方法、评价方法以及半导体装置
技术领域
本发明涉及一种半导体装置的制造方法、半导体装置的评价方法以及半导体装置。
背景技术
以往，作为IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)等半导体装置，已知在沟槽内具有MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构的沟槽栅型。在沟槽栅型半导体装置中，采用形成在沟槽内的MOS栅结构，将以沟槽侧壁作为沟道区域(反相层)的沟槽MOS单元以规定的间隔在半导体基板上设置多个。
被设置在半导体基板上的所有沟槽MOS单元通常为栅极电位。但是，在所有的沟槽MOS单元同时执行动作的情况下，由于过度流过饱和电流，导致存在寄生的闸流晶体管(thyristor)锁存，或者有效的寄生电容Qg增大并且转换损失增大的问题。因此，提出了一种通过减少(间取)沟槽MOS单元的数量来扩大相邻的沟槽MOS单元之间的间隔，从而不高密度地设置沟槽MOS单元的结构的装置。但是，在间取沟槽MOS单元的情况下，存在沟槽底部的电场集中变大，元件耐压降低的问题。
作为使该问题消除的装置，提出了以下装置：除了栅极电位的沟槽MOS单元之外，还设置在沟槽侧壁不形成沟道区域的沟槽MOS单元(以下称为伪沟槽MOS单元)，使构成该伪沟槽MOS单元的伪栅极电极与发射极电极短路(short)。通过设置发射极电位的伪沟槽MOS单元，从而能够在不间取沟槽MOS单元的情况下，减少栅极电位的沟槽MOS单元的数量。因此，能够避免有效的寄生电容Qg增大，并且能够使沟槽底部的电场集中缓和。
在沟槽栅型半导体装置的制造工艺中，通常，在晶圆工艺后的晶圆检查时，通过在沟槽内的栅极电极与被夹在沟槽间的半导体部之间施加电压，从而对沟槽侧壁的栅极绝缘膜施加规定的电压，进行评价栅极绝缘膜的可靠性的筛选(screening)。但是，因构成伪沟槽MOS单元的伪栅极电极成为栅极电位以外的电位(例如发射极电位)，从而与被夹在沟槽间的半导体部之间不产生电位差。因此，在现有的筛选中，不能对构成伪沟槽MOS单元的伪栅极绝缘膜施加电压，不能测定伪栅极绝缘膜的可靠性。
作为对构成伪沟槽MOS单元的伪栅极绝缘膜的可靠性进行评价的筛选方法，提出了以下方法：将构成伪沟槽MOS单元的伪栅极电极与伪栅极焊盘连接，在晶圆工艺后的晶圆检查时，通过在发射极焊盘与伪栅极焊盘之间连接直流电源，从而对伪栅极绝缘膜施加电压(例如，参照下述专利文献1)。
此外，作为其它的筛选方法，提出了下面的方法。将被设置在单元区域的周围的外围区域利用为用于包围IGBT元件、二极管元件的布线周围的区域。在该外围区域中，设置多个与沟槽间的活性区域连接，并且将栅极电极或沟槽电极与外部电连接的焊盘。栅极电极、沟槽电极分别与各焊盘电连接(例如，参照下述专利文献2(第0034段～第0036段)。)。
此外，作为其它的筛选方法，提出了下面的方法。将第1浮置布线设置为二层结构，成为在下层部与伪栅极电极所连结的掺杂的Poly-Si电连接的部分、和与第1浮置层电连接的部分隔开规定间隔的构造。然后，在上层部的形成之前，进行筛选检查工序(例如，参照下述专利文献3。)。
在上述专利文献1、2中，是将伪栅极电极与外部电连接的结构，需要例如用于控制伪栅极电极的电位的驱动器电路等外置部件。
此外，作为将规定的电极彼此连接的方法，提出了以下方法，该方法包含：形成多个导电图案中的一个导电图案、和被配置为从一个导电图案分离，并且夹在一个导电图案两侧的多个其他导电图案的工序；通过绝缘材料来覆盖至少被其他导电图案夹着的部分的一个导电图案的工序；和在被绝缘材料覆盖的位置的上方，通过无电镀，将多个其他导电图案之间电连接的工序(例如，参照下述专利文献4。)。
此外，作为将规定的电极彼此连接的其它方法，提出了以下方法，该方法包含：针对多个设备中的每一个设备形成由金属焊盘构成的桥接位置的工序，其中，该金属焊盘与多个设备中的每一个设备关联地设置，并且按照将多个设备中的每一个设备分别电隔离的方式接近隔开；对多个设备分别进行试验，通过针对规定的动作参数，测定各个设备的功能性，从而区别不良设备和合格设备的工序；通过涂敷流体来覆盖不良设备的桥接位置，以防止焊料的漏出的工序；和对多个设备整体应用焊料，通过利用焊料来对接近隔开的金属焊盘之间进行桥接，从而将合格设备的桥接位置相互电连接，将不良设备隔离为电隔离的状态的工序(例如，参照下述专利文献5。)。
在先技术文献
专利文献
专利文献1：日本特开2013-251466号公报
专利文献2：日本特开2011-243695号公报
专利文献3：日本特开2010-050211号公报
专利文献4：日本特开2006-186154号公报
专利文献5：日本特开平2-010855号公报
发明要解决的课题
但是，在上述专利文献3中，在活性区域以及片槽布线部，将浮置布线(金属布线)的下层部的、与伪栅极电极所连结的掺杂的Poly-Si电连接的部分和与第1浮置层电连接的部分隔开规定间隔的结构中，需要金属布线的微小加工。因此，存在容易受到工艺的偏差的负面影响，并且隔开规定间隔而形成的金属布线彼此可能短路的担心。因此，存在不能通过筛选来评价伪栅极绝缘膜的可靠性，市场投入后的产品的故障率(以下称为市场故障率)变高的问题。
发明内容
本发明为了消除上述的现有技术的问题点，其目的在于，提供一种在具备在沟槽侧壁不形成沟道区域的伪沟槽MOS单元的沟槽栅型半导体装置中，能够使市场故障率降低的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。
解决课题的手段
为了解决上述课题，实现本发明的目的，本发明涉及的半导体装置的制造方法是如下方法：该半导体装置具备多个沟槽栅结构，该沟槽栅结构具备在元件的深度方向上延伸的栅极电极，多个所述沟槽栅结构由有助于元件的控制的第1沟槽栅结构和无助于元件的控制的第2沟槽栅结构构成，具有如下的特征：首先，进行第1工序，在半导体基板的正面侧，形成多个所述沟槽栅结构。接下来，进行第2工序，在所述半导体基板的正面上，形成多个所述沟槽栅结构中的一个以上的所述沟槽栅结构的所述栅极电极所连接的电极焊盘。接下来，进行第3工序，在具有栅极电位以外的电位的电极部与所述电极焊盘之间施加规定电压，来进行对与所述电极焊盘连接的所述栅极电极所接触的栅极绝缘膜施加所述规定电压的筛选。接下来，进行第4工序，该第4工序在所述第3工序后，使所述电极部与所述电极焊盘短路，并形成具备与所述电极焊盘连接的所述栅极电极的所述第2沟槽栅结构。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，进一步具有如下的特征。在所述第2工序中，形成将所有的所述沟槽栅结构的所述栅极电极通过相同的布线而连接的所述电极焊盘。在所述第3工序之后，所述第4工序之前，将一部分的所述栅极电极与所述布线电隔离，将所述被隔离的所述栅极电极连接至与所述电极焊盘不同的电极焊盘。然后，在所述第4工序中，使所述电极部与所述被隔离的所述栅极电极所连接的所述电极焊盘短路，形成具备所述被隔离的所述栅极电极的所述第2沟槽栅结构。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，还具有以下特征：在所述第4工序中，首先，形成对所述电极部以及所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘进行覆盖的镀膜。然后，通过在所述电极部与所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘之间展开的所述镀膜，对所述电极部与所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘进行连接。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，还具有以下特征：在所述第4工序中，首先，进行在所述电极部的表面以及所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘的表面形成镀膜的工序。接下来，进行通过所述镀膜，将成为电极端子的电极层焊接到所述电极部以及所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘的工序。然后，通过在所述电极部与所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘之间展开的焊接层，将所述电极部与所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘连接。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，还具有以下特征：在所述第4工序中，对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行基于引线接合的布线处理，并且通过引线接合，对所述电极部与所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘进行连接。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，还具有以下特征：在所述第3工序之后，所述第4工序之前，进行对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行基于引线接合的布线处理。然后，在所述第4工序中，将所述第2沟槽栅结构的所述栅极电极所连接的所述电极焊盘与设置在外部电路的所述电极部连接。
此外，本发明涉及的半导体装置的制造方法在上述的发明中，还具有以下特征：所述电极部是与所述半导体基板的、沿着所述沟槽栅结构的沟槽的部分电连接的发射极电极。此外，本发明涉及的半导体装置的特征在于，该半导体装置通过上述的半导体装置的制造方法制造。
此外，为了解决上述课题，实现本发明的目的，本发明涉及的半导体装置的评价方法是如下方法：该半导体装置具备多个沟槽栅结构，该沟槽栅结构具备在元件的深度方向上延伸的栅极电极，多个所述沟槽栅结构由有助于元件的控制的第1沟槽栅结构和无助于元件的控制的第2沟槽栅结构构成，该方法具有如下的特征：在使形成于半导体基板的正面侧的多个所述沟槽栅结构中的一个以上的所述沟槽栅结构的所述栅极电极所连接的电极焊盘与具有栅极电位以外的电位的电极部短路，形成具备与所述电极焊盘连接的所述栅极电极的所述第2沟槽栅结构之前，对所述电极部与所述电极焊盘之间施加规定电压，来进行对与所述电极焊盘连接的所述栅极电极所接触的栅极绝缘膜施加所述规定电压的筛选。
根据上述的发明，在具备栅极电位以外的电位(例如发射极电位)的第2沟槽栅结构的MOS型半导体装置中，通过将电极部与第2沟槽栅结构的栅极电极设置为电断开的状态，直至进行针对第2沟槽栅结构的栅极绝缘膜的筛选为止，从而在制造工艺中，在电极部与第2沟槽栅结构的栅极电极之间施加规定的电压，能够进行针对第2沟槽栅结构的栅极绝缘膜的筛选。由此，在半导体晶圆的切割后，能够将第2沟槽栅结构的栅极绝缘膜不良的半导体芯片去除。此外，根据上述的发明，由于在针对第2沟槽栅结构的栅极绝缘膜的筛选后，在用于制作(制造)半导体装置的各个工序(例如镀敷处理工序、组装工序)中使电极部与第2沟槽栅结构的栅极电极短路，因此即使在制造工艺中进行针对第2沟槽栅结构的栅极绝缘膜的筛选，在产品工艺结束时，也能够以使电极部与第2沟槽栅结构的栅极电极短路的状态完成产品。
发明效果
根据本发明涉及的半导体装置的制造方法、半导体装置的评价方法以及半导体装置，在具备在沟槽侧壁不形成沟道区域的伪沟槽MOS单元的沟槽栅型半导体装置中，实现能够使市场故障率减少的效果。
附图说明
图1是表示通过实施方式1涉及的半导体装置的制造方法来制造的半导体装置的一个例子的剖视图。
图2是表示实施方式1涉及的半导体装置的各电极焊盘的平面布局的俯视图。
图3是将图2的筛选焊盘附近放大示出的俯视图。
图4是表示图2的切断线A-A’处的剖面结构的剖视图。
图5是表示实施方式1涉及的半导体装置的制造方法的概要的流程图。
图6是表示实施方式2涉及的半导体装置的各电极焊盘的平面布局的俯视图。
图7是表示实施方式2涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。
图8是将图6的筛选焊盘附近放大示出的俯视图。
图9是表示实施方式3涉及的半导体装置的制造方法的概要的流程图。
图10是表示实施方式3涉及的半导体装置的各电极焊盘的平面布局的俯视图。
图11是表示实施方式4涉及的半导体装置的制造方法的概要的流程图。
图12是表示实施方式4涉及的半导体装置的各电极焊盘的平面布局的俯视图。
图13是表示图12的切断线B-B’处的剖面结构的剖视图。
图14是表示实施方式3涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。
图15是表示实施方式3涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。
图16是表示实施方式3涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。
符号说明：
1  n-型半导体基板(n-型漂移层)
1a  活性区域
1b  边缘终端区域
2  p型基极层
3  第1基极区域
4  第2基极区域
5  n+型发射极区域
6  沟槽
7  栅极绝缘膜
8  栅极电极
9  发射极电极
10  层间绝缘膜
11  p+型集电极层
12  集电极
13  镀膜
14  正面保护膜
14a  正面保护膜的内终端
15  焊接层
16  伪沟槽
17  伪栅极绝缘膜
18  伪栅极电极
19  铜块
DG  筛选焊盘
E  发射极焊盘
G  栅极焊盘
w  发射极电极与筛选焊盘之间的间隔
具体实施方式
以下参照附图，来对本发明涉及的半导体装置的制造方法、半导体装置的评价方法以及半导体装置的适当的实施方式进行详细说明。在本说明书以及附图中，对于标记n或者p的层、区域，分别是指电子或者空穴为多个载流子。此外，对n或者p附加的+以及-，是指分别比未附加+以及-的层或者区域杂质浓度更高以及更低。另外，在以下实施方式的说明以及附图中，对同样的结构附加相同的符号，省略重复的说明。
(实施方式1)
首先，作为通过实施方式1涉及的半导体装置的制造方法来制作(制造)的半导体装置的一个例子，对沟槽栅型IGBT的结构进行说明。图1是表示通过实施方式1涉及的半导体装置的制造方法来制造的半导体装置的一个例子的剖视图。图1(a)中，示意性地表示制造中途的筛选时的状态。图1(b)中，示意性地表示组装后的状态。如图1所示，实施方式1涉及的半导体装置具备：在成为n-型漂移(drift)层的n-型半导体基板(半导体芯片)1上，将沟槽6侧壁设置为沟道区域(反相层)的沟槽MOS单元(第1沟槽栅结构)；和在沟槽(以下称为伪沟槽)16侧壁不形成沟道区域的沟槽MOS单元(以下称为伪沟槽MOS单元(第2沟槽栅结构))。
具体来讲，在接通状态时电流流过的活性区域，在n-型半导体基板1的正面的表面层，设置有p型基极层2。p型基极层2通过从基板正面起在深度方向上贯通p型基极层2并达到n-型漂移层的多个沟槽，被分割为多个区域(以下称为第1、2基极区域)3、4。多个沟槽被配置成例如在与基板正面平行的方向上延伸的条纹状的平面图案。多个沟槽由形成沟槽MOS单元的一个以上的沟槽6和形成了伪沟槽MOS单元的剩余的伪沟槽16构成。
沟槽MOS单元形成具备在元件的深度方向上延伸的栅极电极8的沟槽栅型的MOS栅结构。具体来讲，沟槽MOS单元由第1基极区域3、n+型发射极区域5、沟槽6、栅极绝缘膜7以及栅极电极8构成。第1基极区域3是p型基极层2的、被夹在相邻的沟槽6与伪沟槽16之间以及相邻的沟槽6之间的部分。n+型发射极区域5在第1基极区域3的内部被选择性地设置成在沟槽6的侧壁露出。在沟槽6的内部，沿着沟槽6的侧壁设置有栅极绝缘膜7，在栅极绝缘膜7的内侧设置有栅极电极8。所有的栅极电极8经由例如按照包围活性区域的方式而设置在基板正面上的一般的栅极片槽(未图示)，与栅极焊盘G电连接。栅极电极8与后述的伪栅极片槽，通过例如覆盖栅极电极8的层间绝缘膜10来电绝缘。
另一方面，伪沟槽MOS单元为具备在元件的深度方向上延伸的伪栅极电极18的、有助于元件的控制的沟槽栅型的MOS栅结构。具体来讲，伪沟槽MOS单元由第2基极区域4、伪沟槽16、伪栅极绝缘膜17以及伪栅极电极18构成。第2基极区域4是p型基极层2的、被夹在相邻的伪沟槽16之间的部分。在第2基极区域4的内部，没有设置n+型发射极区域5。在伪沟槽16的内部，沿着伪沟槽16的侧壁设置有伪栅极绝缘膜17，在伪栅极绝缘膜17的内侧设置有伪栅极电极18。
伪栅极电极18通过伪栅极绝缘膜17以及层间绝缘膜10而与栅极电极8电绝缘。此外，所有的伪栅极电极18经由例如在栅极片槽的内侧或者外侧以与栅极片槽同样的结构而被配置的伪栅极片槽(未图示)，与为了筛选而设置的电极焊盘(以下称为筛选焊盘)DG电连接。伪栅极电极18与栅极片槽，通过例如覆盖伪栅极电极18的层间绝缘膜10而被电绝缘。此外，在产品完成时，伪栅极电极18通过筛选焊盘DG，与具有栅极电位以外的电位的电极部(例如外部电路(未图示)、后述的发射极电极9)短路。这里，以发射极电极9与伪栅极电极18短路的情况为例进行说明。虽然筛选焊盘DG的大小能够进行各种变更，但通过设置为尽可能小的尺寸，能够使不参与元件动作的无效区域减少。
发射极电极9经由在深度方向上贯通层间绝缘膜10的接触孔，而与第1、2基极区域3、4以及n+型发射极区域5相接，并且通过层间绝缘膜10而与栅极电极8电绝缘。此外，在用于对栅极绝缘膜7以及伪栅极绝缘膜17的耐压进行测定的筛选时，发射极电极9与伪栅极电极18电绝缘(图1(a))。另一方面，在筛选之后，至组装后的产品完成为止的期间，发射极电极9通过利用金属部件(后述的镀膜13)而与筛选焊盘DG短路，从而如上所述那样与伪栅极电极18短路(图1(b))。发射极电极9的厚度也可以是例如0.5μm以上10μm以下。
镀膜13形成为覆盖发射极电极9以及筛选焊盘DG，将发射极电极9以及筛选焊盘DG短路。镀膜13的厚度也可以是例如0.5μm以上10μm以下。镀膜13具有如下功能：例如在将作为电极端子的铜(Cu)块(未图示)焊接到发射极电极9以及筛选焊盘DG时，提高与焊接层(未图示)的紧贴性。在n-型半导体基板1的正面，从包围活性区域的边缘终端结构部向活性区域侧延伸，对边缘终端结构部、与活性区域的处于边缘终端结构部一侧的部分进行覆盖的聚酰亚胺膜，被设置为正面保护膜(未图示)。边缘终端结构部是缓和n-型漂移层的基板正面侧的电场并保持耐压的区域。
在n-型半导体基板1的背面的表面层，设置有p+型集电极层11。此外，在n-型半导体基板1的背面的表面层，在比p+型集电极层11更深的位置，也可以设置n型场阻止层(未图示)。n型场阻止层具有在截止时抑制使从基板正面侧的pn结(第1基极区域3与n-型漂移层之间的pn结)延伸的耗尽层不达到p+型集电极层11的功能。集电极电极12与p+型集电极层11相接。
在上述的实施方式1涉及的半导体装置的制造中途，在用于对栅极绝缘膜7以及伪栅极绝缘膜17的耐压进行测定的筛选时，成为如上所述那样伪栅极电极18与发射极电极9电绝缘的状态(图1(a))。也就是说，伪栅极电极18成为与第1、2基极区域3、4电绝缘(隔离)的状态。因此，通过在伪栅极电极18与第2基极区域4(在该伪栅极电极18被配置在与栅极电极8相邻的位置的情况下为第1基极区域3)之间，施加规定的电压来测定伪栅极绝缘膜17的耐压，从而能够进行用于评价伪栅极绝缘膜17的可靠性的筛选，其中，该第2基极区域4隔着例如伪沟槽16的侧壁的伪栅极绝缘膜17而与伪栅极电极18对置。
具体来讲，用于评价伪栅极绝缘膜17的可靠性的筛选，在所有的伪栅极电极18所连接的筛选焊盘DG、与连接于第1、2基极区域3、4的发射极电极9之间施加规定的电压。在筛选时施加在伪栅极电极18与发射极电极9之间的规定的电压，只要是在产品使用时施加给伪栅极电极18的电压以上，并且小于伪栅极绝缘膜17的绝缘破坏耐压即可。虽然不特别限定，但例如在伪栅极绝缘膜17的厚度为左右的情况下，其绝缘破坏耐压为80V左右。此外，通常，在产品使用时，对伪栅极绝缘膜17施加15V左右的电压。因此，在筛选时施加在伪栅极电极18与发射极电极9之间的规定的电压也可以是例如15V以上并且小于80V。
在该筛选中，只要能够将例如由于伪栅极绝缘膜17的厚度局部变薄等重要因素，导致伪栅极绝缘膜17有可能随着老化而破坏的半导体芯片去掉即可。也就是说，只要能够通过筛选来判断出能够抗老化并且不容易发生故障的半导体芯片即可。例如，在伪栅极绝缘膜17不良的情况下，通过一般的晶圆检查不能检测出不良的半导体芯片，由于老化，有可能在比规定的绝缘破坏耐压低的电压下导致伪栅极绝缘膜17破坏。此外，通常考虑到针对老化的安全保证，通常，伪栅极绝缘膜17的绝缘破坏耐压被设定为比在产品使用时实际上可能被施加到伪栅极绝缘膜17的电压充分大。因此，在筛选时施加在伪栅极电极18与发射极电极9之间的规定的电压可以是比额定电压(根据产品规格而设定的上限值)更大的电压值，也可以是比伪栅极绝缘膜17的绝缘破坏耐压更低的值。具体来讲，在筛选时施加在伪栅极电极18与发射极电极9之间的规定的电压在例如额定为15V的情况下，可以是20V或者30V左右，也可以是伪栅极绝缘膜17的绝缘破坏耐压的80％(≈65V)以下左右。
此外，在上述的实施方式1涉及的半导体装置的完成时，如上所述那样，发射极电极9与筛选焊盘DG通过镀膜13而被短路。接下来，对使用镀膜13来作为用于将发射极电极9与筛选焊盘DG短路的金属部件的情况下的筛选焊盘DG的配置进行说明。图2是表示实施方式1涉及的半导体装置的各电极焊盘的平面布局的俯视图。图3是将图2的筛选焊盘附近放大示出的俯视图。图4是表示图2的切断线A-A’处的剖面结构的剖视图。在图2中省略图示镀膜13(图6、7中也是同样的)。
如图2～4所示，发射极电极9例如被配置在活性区域1a的中央附近。发射极焊盘E是与流过主电流的发射极电极9电位相同的辅助焊盘。发射极焊盘E、栅极焊盘G等一般的电极焊盘被配置在正面保护膜14的内终端14a的外侧(例如，活性区域1a的与边缘终端区域1b之间的边界附近)。另外，栅极焊盘G，发射极焊盘E等在引线接合等的预定的位置，形成有未图示的正面保护膜14的开口部。筛选焊盘DG以规定的间隔w与发射极电极9分离，例如被配置在发射极电极9的外围附近。也就是说，大致矩形形状的筛选焊盘DG的周围1条边与发射极电极9对置。
筛选焊盘DG被配置在能够使之与发射极电极9短路的位置即可，可以被配置在活性区域，也可以被配置在边缘终端区域。此外，筛选焊盘DG可以被配置在正面保护膜14的内终端(内侧的端部)14a的内侧(芯片中央部一侧)。优选将筛选焊盘DG配置在正面保护膜14的内终端14a的内侧的理由如下。在发射极电极9以及筛选焊盘DG上，形成有镀膜13。镀膜13通过与其润湿性相应的展开方式，在从基板中央部侧到正面保护膜14的内终端14a为止的整个基板正面上展开(以下称为润湿展开)。因此，通过在正面保护膜14的内终端14a的内侧配置筛选焊盘DG，能够利用镀膜13来可靠地对发射极电极9与筛选焊盘DG之间进行填埋。
也就是说，发射极电极9与筛选焊盘DG之间的间隔w，成为通过从发射极电极9以及筛选焊盘DG上润湿展开的镀膜13，来将发射极电极9与筛选焊盘DG短路的尺寸。具体来讲，镀膜13以与自身的厚度(发射极电极9以及筛选焊盘DG上部分的厚度)t相同程度的宽度，从发射极电极9侧向筛选焊盘DG侧，并且从筛选焊盘DG侧向发射极电极9侧展开。因此，发射极电极9与筛选焊盘DG的间隔w是镀膜13的厚度t的2倍以下即可(w≤2t)。更具体来讲，例如，也可以将镀膜13的厚度t设置为5μm左右，将发射极电极9与筛选焊盘DG的间隔w设置为10μm以下左右。
接下来，对实施方式1涉及的半导体装置的制造方法进行详细说明。图5是表示实施方式1涉及的半导体装置的制造方法的概要的流程图。首先，通过一般的方法，在作为n-型漂移层的n-型半导体晶圆的正面侧，形成将沟槽侧壁设置为沟道区域的沟槽MOS单元、和在沟槽侧壁不形成沟道区域的伪沟槽MOS单元。具体来讲，在活性区域1a，在n-型半导体晶圆正面的表面层，形成构成MOS栅结构的半导体部(p型基极层2以及n+型发射极区域5)(步骤S1)。
接下来，形成从晶圆正面起，在深度方向上贯通p型基极层2以及n+型发射极区域5到达n-型漂移层的沟槽6，并且形成从晶圆正面起，在深度方向上贯通p型基极层2到达n-型漂移层的伪沟槽16(步骤S2)。在步骤S2中，p型基极层2被沟槽6以及伪沟槽16分割为多个区域(第1、2基极区域3、4)。接下来，在沟槽6的内部，沿着沟槽6的内壁形成栅极绝缘膜7，并且在伪沟槽16的内部，沿着伪沟槽16的内壁形成伪栅极绝缘膜17(步骤S3)。
接下来，按照埋入沟槽6以及伪沟槽16的内部的方式，在n-型半导体晶圆的正面上形成多晶硅(poly-Si)层。然后，对多晶硅层进行蚀刻，在沟槽6以及伪沟槽16的内部残留分别成为栅极电极8以及伪栅极电极18的多晶硅层(步骤S4)。接下来，按照覆盖晶圆正面的方式形成层间绝缘膜10(步骤S5)。接下来，选择性地除去层间绝缘膜10来形成接触孔，使第1、2基极区域3、4以及n+型发射极区域5在接触孔的内部露出。
接下来，对按照埋入接触孔的方式而形成在晶圆正面整面的例如铝(A1)电极(正面电极)进行图案化，形成发射极电极9、筛选焊盘DG以及各电极焊盘(步骤S6)。接下来，在利用正面保护膜14来覆盖晶圆正面之后(步骤S7)，将正面保护膜14图案化并使发射极电极9、筛选焊盘DG以及各电极焊盘露出。此时，在正面保护膜14的内终端14a的内侧，使发射极电极9以及筛选焊盘DG露出。此外，在到步骤S7的工序为止的任意一个定时，经由栅极片槽来将各栅极电极8与栅极焊盘G连接，通过伪栅极片槽来将各伪栅极电极18与筛选焊盘DG连接。
接下来，进行用于评价栅极绝缘膜7以及伪栅极绝缘膜17的可靠性的筛选(步骤S8)。具体来讲，用于评价伪栅极绝缘膜17的可靠性的筛选，如上所述那样，只要在发射极电极9与伪栅极电极18之间施加规定的电压，测定伪栅极绝缘膜17的耐压即可。也就是说，在发射极电极9与筛选焊盘DG之间施加规定的电压。用于评价栅极绝缘膜7的可靠性的筛选，只要在发射极电极9与栅极电极8之间施加规定的电压，测定栅极绝缘膜7的耐压即可。也就是说，在发射极电极9与栅极焊盘G之间，施加例如与针对伪栅极绝缘膜17的筛选相同的电压。基于例如半导体晶圆的固有识别编号以及将各半导体晶圆的各个芯片的位置地址化了的位置信息，使各个半导体芯片的筛选结果作为电子信息存储在用于筛选的评价装置的存储部或者外部的存储部。
接下来，在形成了n-型半导体晶圆的背面侧的半导体部(p+型集电极层11、n型场阻止层)之后，形成与p+型集电极层11相接的集电极电极12作为背面电极(步骤S9)。接下来，在发射极电极9以及筛选焊盘DG上形成镀膜13。此时，利用镀膜13的润湿展开，使发射极电极9与筛选焊盘DG短路(short)。也就是说，使发射极电极9与伪栅极电极18短路(步骤S10)。
接下来，进行除去筛选之外的一般的晶圆检查(步骤S11)。在步骤S11中，作为晶圆检查，通过例如进行通电，来评价是否正常进行动作的WAT(Wafer Acceptance Test，晶圆允收测试)等。具体来讲，在晶圆检查中，对阈值电压、漏电的有无、接通电压等进行评价。此外，在步骤S11中，在晶圆检查后，基于在步骤S8的筛选中存储在存储部中的电子信息以及晶圆检查结果，按照能够辨别被判断为合格的半导体芯片与被判断为不良的半导体芯片的方式来进行标记。具体来讲，例如，对所有被判断为不良的半导体芯片标记(附加)图案、文字、条形码等规定记号。
这样，对半导体芯片的标记是在形成镀膜13之后进行的。由此，能够避免对半导体芯片的标记所导致的负面影响波及到为了形成镀膜13而使用的镀液。此外，在筛选后，由于在经过用于形成镀膜13的镀敷处理，至切割为各个芯片为止的期间，能够可靠地维持筛选结果，因此即使在形成了镀膜13之后也能够准确地识别附加到半导体芯片的规定记号。这里，虽然以将步骤S8的筛选结果存储为电子信息的情况为例进行了说明，但只要在形成镀膜13之后，能够进行对半导体芯片的标记即可，也可以使用其他的方法。
接下来，将半导体晶圆切割(切断)为各个芯片状(步骤S12)。此时，除去在步骤S8的筛选以及步骤S11的晶圆检查中被判断为不良的半导体芯片。具体来讲，例如，在半导体晶圆的切割后，将被判断为不良并被附加了规定记号的半导体芯片直接留在工作台(在切割时载置了半导体晶圆的工作台)上，仅挑选(取出)被判断为合格的半导体芯片(即未被附加规定记号的半导体芯片)并输送到接下来的组装工序。
接下来，进行用于将半导体芯片安装成封装体的一般的组装工序。具体来讲，将半导体芯片的背面焊接(安装)在例如DCB(Direct CopperBonding，直接铜接合)基板等绝缘基板(未图示)(步骤S13)。由于如上所述那样只选出被判断为合格的半导体芯片，因此不在DCB基板上搭载被判断为不良的半导体芯片。因此，在后述的布线工序中，不需要除去被判断为不良的半导体芯片来进行布线处理，能够简化工序。然后，进行通过引线接合、芯片正面向作为电极端子的铜块(未图示)的焊接(无线接合)，从而将发射极电极9与发射极焊盘E连接，并且将发射极焊盘E以及栅极焊盘G分别与规定的电极引线(未图示)连接的布线工序(步骤S14)，由此完成图1(b)所示的沟槽栅型IGBT。
以上，如所说明的那样，根据实施方式1，在具备栅极电位以外的电位(例如发射极电位)的伪沟槽MOS单元的MOS型半导体装置中，通过将发射极电极与伪栅极电极设置成电隔离的状态直到进行对第2沟槽栅结构的栅极绝缘膜的筛选为止，从而能够在制造工艺中在发射极电极与伪栅极电极之间施加规定的电压，进行针对伪栅极绝缘膜的筛选。由此，在半导体晶圆的切割后，能够除去由于伪栅极绝缘膜的厚度局部变薄等导致变成不良的半导体芯片。此外，根据实施方式，由于在针对伪栅极绝缘膜的筛选后，在用于制作IGBT的各个工序(具体来讲为在正面电极上进行的镀敷处理工序)中使发射极电极与伪栅极电极短路，因此即使在制造工艺中进行针对伪栅极绝缘膜的筛选，在产品工艺结束时，也能够以使发射极电极与沟槽栅结构的伪栅极电极短路的状态完成产品。因此，能够提供一种具备在沟槽侧壁不形成沟道区域的伪沟槽MOS单元，并且市场故障率低的沟槽栅型半导体装置。
(实施方式2)
接下来，对通过实施方式2涉及的半导体装置的制造方法来制作的半导体装置的结构进行说明。图6是表示实施方式2涉及的半导体装置的各电极焊盘的平面布局的俯视图。图6的切断线A-A’处的剖面结构与实施方式1(图4)同样。图7是表示实施方式2涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。图8是将图6的筛选焊盘附近放大示出的俯视图。通过实施方式2涉及的半导体装置的制造方法制作的半导体装置与通过实施方式1涉及的半导体装置的制造方法制作的半导体装置的不同点在于，筛选焊盘DG的周围2条边以上与发射极电极9对置。
具体来讲，如图6所示，筛选焊盘DG在例如发射极电极9的外围部，被配置为其周围3边与发射极电极9对置。此外，如图7的另一个例子所示，筛选焊盘DG也可以被配置在发射极电极9的中央部，其周围4边与发射极电极9对置。如图8所示，筛选焊盘DG与发射极电极9的间隔w也可以在例如筛选焊盘DG的与发射极电极9对置的3边全部(虽然省略图示但在图7的另一个例子的情况下，是与发射极电极9对置的4边全部)是相同的尺寸。
以上，如所说明的那样，根据实施方式2，能够得到与实施方式1同样的效果。
(实施方式3)
接下来，对实施方式3涉及的半导体装置的制造方法进行说明。图9是表示实施方式3涉及的半导体装置的制造方法的概要的流程图。图10是表示实施方式3涉及的半导体装置的各电极焊盘的平面布局的俯视图。实施方式3涉及的半导体装置的制造方法与实施方式1涉及的半导体装置的制造方法的不同点在于以下2点。第1个不同点是，在晶圆检查时进行针对栅极绝缘膜7以及伪栅极绝缘膜17的筛选。第2个不同点是，通过组装工序中的引线接合，来使发射极电极9与筛选焊盘DG短路。
具体来讲，首先，在按顺序进行了从形成构成MOS栅结构的半导体部的工序，到形成正面保护膜14的工序之后(步骤S21～S27)，按顺序进行形成n-型半导体晶圆的背面侧的半导体部的工序、形成背面电极的工序(步骤S28)以及镀敷处理工序(步骤S29)。在实施方式3中，例如通过发射极电极9与筛选焊盘DG的间隔w比镀膜的润湿展开的宽度宽等，从而在步骤S29的镀敷处理中，发射极电极9与筛选焊盘DG不短路。这些各个工序中的结构部的形成方法与实施方式1相同。
接下来，进行晶圆检查(步骤S30)。在该晶圆检查时，进行针对栅极绝缘膜7以及伪栅极绝缘膜17的筛选。然后，基于晶圆检查结果(包含筛选结果)，与实施方式1同样地，按照能够辨别被判断为合格的半导体芯片与被判断为不良的半导体芯片的方式来进行标记。筛选方法、其它的晶圆检查方法、用于判断合格/不良的对半导体芯片的标记方法以及对半导体芯片的标记定时与实施方式1相同。接下来，与实施方式1同样地，按顺序进行n-型半导体晶圆的切割工序以及芯片背面的焊接工序(步骤S31、S32)。在步骤S32的芯片背面的焊接工序中，仅选出被判断为合格的半导体芯片，并将半导体芯片的背面焊接到DCB基板等绝缘基板。也就是说，在步骤S30的晶圆检查(包含筛选)中，被判断为不良的半导体芯片(被附加了规定记号的半导体芯片)被除去。接下来，通过引线接合，将发射极电极9与发射极焊盘E连接，并且将发射极焊盘E以及栅极焊盘G分别与规定的电极引线(未图示)连接。进一步地，通过利用引线接合，将发射极电极9与筛选焊盘DG连接(步骤S33)，从而完成图1(b)所示的沟槽栅型IGBT。
也就是说，在实施方式3中，使用接合线(未图示)，作为使发射极电极9与筛选焊盘DG短路的金属部件。筛选焊盘DG与其他电极焊盘同样地，也可以被配置在正面保护膜14的内终端14a的外侧(图10)。此外，在如实施方式1那样，将筛选焊盘DG配置在了正面保护膜14的内终端14a的内侧的情况下(图2)，也可以通过引线接合来使筛选焊盘DG与发射极焊盘E短路。筛选焊盘DG的大小(表面积)优选为将例如1条边的长度设置为引线直径以上(例如30μm以上400μm以下左右)的大致矩形形状的纵横比。
此外，也可以通过利用引线接合，将发射极焊盘E或者筛选焊盘DG、或者这两者与DCB基板等绝缘基板上的布线层连接，从而使筛选焊盘DG与发射极焊盘E短路。具体来讲，以具备例如为了测定半导体芯片的温度而使用的二极管(温度感测二极管)的半导体芯片为例来进行说明。图14～16是表示实施方式3涉及的半导体装置的各电极焊盘的另一个例子的平面布局的俯视图。除了具备温度感测二极管(未图示)、以及将筛选焊盘DG和发射极焊盘E与绝缘基板上的布线层连接这两点之外，图14～16的半导体芯片的结构与图10所示的半导体芯片相同。
如图14所示，也可以将筛选焊盘DG与发射极焊盘(与发射极电极9电位相同的焊盘)E相邻配置，并将筛选焊盘DG以及发射极焊盘E分别通过不同的接合线22、23来与由绝缘基板(未图示)上的布线层(金属箔)构成的例如金属端子(以下简称为布线层)21连接。金属端子21例如为浮置电位。
此外，如图15所示，也可以将筛选焊盘DG与发射极焊盘E相邻配置，将筛选焊盘DG、发射极焊盘E以及布线层21的三个位置通过一条接合线24连接(缝合)。在该情况下，例如，可以在利用接合线24来将第1个位置(筛选焊盘DG或者布线层21)与被配置在正中间的例如发射极焊盘E接合(超声波接合)之后，不切断接合线24，而是进一步继续通过接合线来接合剩下的第3个位置。在该情况下，能够减少构成模块的接合线的根数。
此外，如图16所示，在发射极电极9的电流值为几A左右这种比较小的电流值的情况下，也可以将筛选焊盘DG与发射极焊盘E相邻配置，通过接合线25来将发射极焊盘E与布线层21连接，并且通过引线框架26来将发射极电极9与筛选焊盘DG连接。将发射极电极9与发射极焊盘E连接的引线框架省略图示。
筛选焊盘DG以及发射极焊盘E例如与其他的电极焊盘同样地，被配置在正面保护膜14的内终端14a的外侧。在图14～16中，所谓其他的电极焊盘，是指温度感测阴极焊盘K、温度感测阳极焊盘A、栅极焊盘G以及电流感测焊盘S。温度感测阴极焊盘K与温度感测二极管的阴极连接。温度感测阳极焊盘A与温度感测二极管的阳极连接。电流感测焊盘S与被配置在电源与负载、或者地线与负载之间的电流感测元件连接。
此外，在上述的实施方式3涉及的半导体装置的制造方法中，也可以不在步骤S30的晶圆检查时，而在步骤S33的引线接合后，进行针对栅极绝缘膜7以及伪栅极绝缘膜17的筛选。在该情况下，也可以在筛选后，使筛选焊盘DG与例如外部电路(未图示)短路。
以上，如所说明的那样，根据实施方式3，通过在到组装工序为止的期间进行针对伪栅极绝缘膜的筛选，在组装工序中使发射极电极与第2沟槽栅结构的伪栅极电极短路，从而能够得到与实施方式1、2同样的效果。
(实施方式4)
接下来，对实施方式4涉及的半导体装置的制造方法进行说明。图11是表示实施方式4涉及的半导体装置的制造方法的概要的流程图。图12是表示实施方式4涉及的半导体装置的各电极焊盘的平面布局的俯视图。图13是表示图12的切断线B-B’处的剖面结构的剖视图。实施方式4涉及的半导体装置的制造方法与实施方式3涉及的半导体装置的制造方法的不同点在于，通过组装工序中芯片正面向铜块19的焊接，来使发射极电极9与筛选焊盘DG短路。
具体来讲，首先，与实施方式3同样地，按顺序进行从形成构成MOS栅结构的半导体部的工序，到芯片背面的焊接工序(步骤S41～S52)。也就是说，在实施方式4中，也与实施方式3同样地，在步骤S50的晶圆检查(包含筛选)中，进行用于判断合格/不良的对半导体芯片的标记。然后，在步骤S52的芯片背面的焊接工序中，仅选出被判断为合格的半导体芯片，将半导体芯片的背面焊接到DCB基板等绝缘基板。接下来，通过如图13所示那样的芯片正面向铜块19的焊接，从而经由焊接层15，将发射极电极9与发射极焊盘E连接，并且将发射极焊盘E以及栅极焊盘G分别与规定的电极引线(未图示)连接。此时，进一步地，经由焊接层15，使发射极电极9与筛选焊盘DG短路(步骤S53)。由此，完成图1(b)所示的沟槽栅型IGBT。
在实施方式4中，使用焊接层15来作为使发射极电极9与筛选焊盘DG短路的金属部件。通过焊接层15，从而铜块19与芯片正面接合。筛选焊盘DG只要被配置在正面保护膜14的内终端14a的内侧即可。其理由与实施方式1中使用镀膜13来作为金属部件的情况相同。也就是说，由于焊接层15在正面保护膜14的内终端14a的内侧整体润湿展开，因此能够可靠地通过焊接层15来对发射极电极9与筛选焊盘DG之间进行填埋(图13)。因此，形成在发射极电极9以及筛选焊盘DG上的镀膜13的润湿展开在发射极电极9与筛选焊盘DG之间的间隔宽至发射极电极9与筛选焊盘DG之间不短路的程度的情况下是特别有用的。焊接层15的厚度也可以是例如50μm以上200μm以下。正面保护膜14的厚度也可以是例如3μm以上15μm以下，优选为比发射极电极9与镀膜13的总计厚度还要厚例如为7μm。
具体来讲，例如，筛选焊盘DG也可以与实施方式1同样地，在发射极电极9的外围附近，被配置成使筛选焊盘DG的周围1条边与发射极电极9对置(图2)。此外，筛选焊盘DG也可以与实施方式2同样地，按照筛选焊盘DG的周围2条边以上与发射极电极9对置的方式，被配置在发射极电极9的各电极焊盘侧的外围部、发射极电极9的中央部(图6、7)。此外，筛选焊盘DG也可以夹着发射极电极9，被配置在与各电极焊盘相反的一侧(图12)。
以上，如所说明的那样，根据实施方式4，通过在到组装工序为止的期间进行针对伪栅极绝缘膜的筛选，在组装工序中使发射极电极与第2沟槽栅结构的伪栅极电极短路，从而能够得到与实施方式1～3同样的效果。
(实施方式5)
接下来，参照图5来对实施方式5涉及的半导体装置的制造方法进行说明。实施方式5涉及的半导体装置的制造方法与实施方式1涉及的半导体装置的制造方法的不同点在于，暂时将所有的沟槽栅结构形成为沟槽MOS单元(也就是说，将形成在n-型半导体基板的所有沟槽栅结构都作为栅极电极8来与栅极片槽连接)，并对所有的栅极绝缘膜7一并进行筛选之后，将与栅极片槽连接的一部分的栅极电极8电隔离并作为伪栅极电极18。
具体来讲，首先，与实施方式1同样地，按顺序进行形成构成MOS栅结构的半导体部的工序以及形成沟槽的工序(步骤S1、S2)。然后，在步骤S3、S4中，在后述的工序中成为伪栅极电极18的栅极电极也在后述的步骤S7的工序之前的任意一个定时，经由栅极片槽与栅极焊盘G连接，并设置为栅极电位。也就是说，在步骤S3、S4的阶段，暂时成为在所有的沟槽分别形成了栅极电位的沟槽栅结构(栅极绝缘膜7以及栅极电极8)的状态。
接下来，与实施方式1同样地，按顺序进行从形成层间绝缘膜10的工序，到形成正面保护膜14的工序(步骤S5～S7)。接下来，在步骤S8中，通过在发射极电极9与栅极焊盘G之间施加规定的电压，从而进行针对所有沟槽栅结构的栅极绝缘膜7的筛选。也就是说，在后述的工序中成为栅极绝缘膜17的栅极绝缘膜，作为栅极绝缘膜7被进行筛选。接下来，与实施方式1同样地，进行形成背面电极的工序(步骤S9)。
此外，在步骤S8的筛选后，到后述的步骤S10的镀敷处理工序之前，为止，例如通过蚀刻来将栅极片槽局部去除，并将一部分的沟槽栅结构(栅极绝缘膜7以及栅极电极8)与栅极焊盘G电隔离。然后，将从栅极焊盘G隔离了的栅极电极8，与实施方式1同样地经由例如伪栅极片槽来与筛选焊盘DG连接，从而设置为伪栅极电极18。之后，与实施方式1同样地，通过按顺序进行镀敷处理工序以后的工序(步骤S10～S14)，从而完成图1(b)的沟槽栅型IGBT。
也可以将上述的实施方式5涉及的半导体装置的制造方法用于实施方式2。也就是说，只要将筛选焊盘DG的周围1条边以上以规定的间隔w与发射极电极9对置即可，筛选焊盘DG的配置可以进行各种变更。此外，也可以将上述的实施方式5涉及的半导体装置的制造方法用于实施方式3、4。也就是说，在晶圆检查中进行了针对栅极绝缘膜7的筛选之后，在接合工序之前，将一部分的栅极电极8与栅极片槽电隔离并设置为伪栅极电极18。筛选焊盘DG的配置根据为了将发射极电极9与筛选焊盘DG短路而使用的金属部件的种类而能够进行各种变更。
以上，如所说明的那样，根据实施方式5，能够得到与实施方式1～4同样的效果。
以上，本发明并不限于上述的实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，虽然在上述的各实施方式中，以p型基极区域的、被伪沟槽MOS单元夹着的部分是发射极电位的情况为例进行了说明，但本发明也能够适用于将p型基极区域的、被伪沟槽MOS单元夹着的部分设置为浮置电位(浮游电位)的MOS型半导体装置。此外，虽然在上述的各实施方式中，以不但进行针对伪栅极绝缘膜的筛选，并且进行针对栅极绝缘膜的筛选的情况为例进行了说明，但由于构成沟槽MOS单元的栅极电极不与发射极电极短路，因此能够在任意的定时向栅极绝缘膜施加规定的电压。此外，在筛选时发射极电极与筛选焊盘电绝缘的情况下，也可以在将形成在n-型半导体基板的所有沟槽栅结构都作为伪栅极电极来与伪栅极片槽连接，并对所有的伪栅极绝缘膜一并进行筛选之后，将与伪栅极片槽连接的一部分的栅极电极电隔离并作为栅极电极8。因此，进行针对栅极绝缘膜的筛选的定时能够进行各种变更。此外，本发明即使使导电型反置也同样成立。
产业上的可利用性
综上所述，本发明涉及的半导体装置的制造方法、半导体装置的评价方法以及半导体装置，对具备与发射极电极短路的伪沟槽MOS单元的MOS型半导体装置是有用的。

Claims (14)

1.一种半导体装置的制造方法，其中，该半导体装置具备多个沟槽栅结构，该沟槽栅结构具备在元件的深度方向上延伸的栅极电极，多个所述沟槽栅结构由有助于元件的控制的第1沟槽栅结构和无助于元件的控制的第2沟槽栅结构构成，所述半导体装置的制造方法包含：
第1工序，在半导体基板的正面侧，形成多个所述沟槽栅结构；
第2工序，在所述半导体基板的正面上，形成连接有多个所述沟槽栅结构中的一个以上的所述沟槽栅结构的所述栅极电极的电极焊盘；
第3工序，在具有栅极电位以外的电位的电极部与所述电极焊盘之间施加规定电压，进行对与所述电极焊盘连接的所述栅极电极所接触的栅极绝缘膜施加所述规定电压的筛选；和
第4工序，在所述第3工序后，使所述电极部与所述电极焊盘短路，形成具备与所述电极焊盘连接的所述栅极电极的所述第2沟槽栅结构。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第2工序中，形成通过相同的布线与所有的所述沟槽栅结构的所述栅极电极连接的所述电极焊盘，
在所述第3工序之后，所述第4工序之前，将一部分的所述栅极电极与所述布线电隔离，将被隔离的所述栅极电极连接至与所述电极焊盘不同的电极焊盘，
在所述第4工序中，使所述电极部与连接有被隔离的所述栅极电极的所述电极焊盘短路，形成具备所述被隔离的所述栅极电极的所述第2沟槽栅结构。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第4工序中，
形成对所述电极部以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行覆盖的镀膜，
经由在所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘之间展开的所述镀膜，对所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第4工序中，
形成对所述电极部以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行覆盖的镀膜，
通过在所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘之间展开的所述镀膜，对所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述第4工序包含：
在所述电极部的表面以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘的表面形成镀膜的工序；和
经由所述镀膜，将成为电极端子的电极层焊接到所述电极部以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘的工序，
通过在所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘之间展开的焊接层，对所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
6.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述第4工序包含：
在所述电极部的表面、以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘的表面形成镀膜的工序；和
经由所述镀膜，将成为电极端子的电极层焊接到所述电极部、以及连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘的工序，
通过在所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘之间展开的焊接层，对所述电极部、与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第4工序中，对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行引线接合以进行布线处理，并且通过引线接合，对所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
8.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第4工序中，对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行引线接合以进行布线处理，并且通过引线接合，对所述电极部与连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘进行连接。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第3工序之后，所述第4工序之前，对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行引线接合以进行布线处理，
在所述第4工序中，将连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘与设置在外部电路的所述电极部连接。
10.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第3工序之后，所述第4工序之前，对所述电极部与所述第1沟槽栅结构的所述栅极电极分别进行引线接合以进行布线处理，
在所述第4工序中，将连接有所述第2沟槽栅结构的所述栅极电极的所述电极焊盘与设置在外部电路的所述电极部连接。
11.根据权利要求1～10中任意一项所述的半导体装置的制造方法，其特征在于，
所述电极部是与所述半导体基板的、沿着所述沟槽栅结构的沟槽的部分电连接的发射极电极。
12.一种半导体装置，通过权利要求1～10中任意一项所述的半导体装置的制造方法制造而成。
13.一种半导体装置，通过权利要求11所述的半导体装置的制造方法制造而成。
14.一种半导体装置的评价方法，其中，该半导体装置具备多个沟槽栅结构，该沟槽栅结构具备在元件的深度方向上延伸的栅极电极，多个所述沟槽栅结构由有助于元件的控制的第1沟槽栅结构和无助于元件的控制的第2沟槽栅结构构成，所述半导体装置的评价方法包括如下：
在使连接有形成于半导体基板的正面侧的多个所述沟槽栅结构中的一个以上的所述沟槽栅结构的所述栅极电极的电极焊盘与具有栅极电位以外的电位的电极部短路，形成具备与所述电极焊盘连接的所述栅极电极的所述第2沟槽栅结构之前，对所述电极部与所述电极焊盘之间施加规定电压，来进行对与所述电极焊盘连接的所述栅极电极所接触的栅极绝缘膜施加所述规定电压的筛选。
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