CN109427902B - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置及碳化硅半导体装置的制造方法 Download PDF

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Abstract

本发明提供防止焊料到达碳化硅基体表面且特性不会劣化，可靠性不会降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备：第二导电型的第二半导体层(3)；第一导电型的第一半导体区域(7)；隔着栅绝缘膜(9)设置的条纹状的栅电极(10)。还具备：设置于第二半导体层(3)和第一半导体区域(7)的表面的第一电极(13)；选择性地设置在第一电极(13)上的阶梯差膜(19)；选择性地设置在第一电极(13)和阶梯差膜(19)上的镀膜(16)；和设置在镀膜(16)上的焊料(17)。阶梯差膜(19)以填埋形成在第一电极(13)上的槽的方式设置在设有焊料(17)和镀膜(16)的第一电极(13)上。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料，可以使用硅(Si)。功率半导体装置有双极型晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(MetalOxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)等多种，这些可以根据用途区别使用。
例如，与MOSFET相比，双极型晶体管、IGBT电流密度更高且能够进行大电流化，但是无法高速地进行开关。具体而言，双极晶体管以数kHz程度的开关频率为使用极限，IGBT以数十kHz程度的开关频率为使用极限。另一方面，与双极型晶体管、IGBT相比，功率MOSFET电流密度低且难以大电流化，但是能够进行高达数MHz程度的高速开关动作。
然而，市场上，针对兼备大电流和高速性的功率半导体装置的需求强烈，对于IGBT、功率MOSFET的改良倾注了全力，目前已经开发到几乎接近材料极限的程度。从功率半导体装置的观点考虑，研究了代替硅的半导体材料，碳化硅(SiC)作为低导通电压、高速特性、高温特性方面优异的、能够制作(制造)下一代的功率半导体装置的半导体材料而备受关注。
碳化硅是化学上非常稳定的半导体材料，带隙宽到3eV，即使在高温下也可以作为半导体而极其稳定地使用。另外，由于碳化硅的最大电场强度比硅大1个数量级以上，所以作为能够充分减小导通电阻的半导体材料备受期待。对于这样的碳化硅的特长而言，也适合于作为带隙比硅宽的宽带隙半导体的例如氮化镓(GaN)。因此，通过使用宽带隙半导体，能够实现半导体装置的高耐压化。
在使用这样的碳化硅的高耐压半导体装置中，发生损耗变少，在逆变器中使用时，与使用现有的硅的半导体装置相比，载流子频率应用高一个数量级的频率。如果以高的频率应用半导体装置，则芯片的发热温度变高，影响半导体装置的可靠性。特别是如果在基板正面侧的正面电极接合有键合线作为将正面电极的电位引出到外部的布线材料，例如在200℃以上的高温下使用半导体装置，则正面电极与键合线之间的密合降低，对可靠性造成影响。
由于碳化硅半导体装置有时在230℃以上的高温下使用，所以有时用焊料代替键合线将针电极接合到正面电极。由此，能够防止正面电极与针电极之间的密合性降低。图17是表示现有的碳化硅半导体装置的结构的截面图。如图17所示，在由碳化硅构成的半导体基体(以下称为碳化硅基体)的正面(p型碳化硅外延层3侧的面)侧具备通常的沟槽栅极结构的MOS栅极。碳化硅基体(半导体芯片)是通过使n型碳化硅外延层2、作为电流扩散区域的n型高浓度区6和作为p型碳化硅外延层3的各碳化硅层依次外延生长在由碳化硅构成的n+型支撑基板(以下称为n+型碳化硅基板)1上而成。
在n型高浓度区6，在相邻的沟槽18之间(台面部)选择性地设置有第一p+型基区4。另外，在n型高浓度区6选择性地设置有部分覆盖沟槽18的底面的第二p+型基区5。第二p+型基区5设置在不到达n型碳化硅外延层2的深度。第二p+型基区5和第一p+型基区4可以同时形成。第一p+型基区4以与p型碳化硅外延层3接触的方式设置。
符号7～11、13、15分别是n+型源区、p++型接触区、栅绝缘膜、栅电极、层间绝缘膜、源电极和源极焊盘。在源电极焊盘15的上部设有镀膜16。在镀膜16部分设有隔着焊料17连接的针状电极(未图示)。在n+型碳化硅基板1的背面侧设有背面电极14。
另外，作为在伴随着加热或冷却的条件下实现高耐量的技术，公知有具备表面电极和部分形成在表面电极上的接合层，接合层的端部位于表面电极上的区域的半导体装置(例如参照专利文献1)。另外，作为抑制因热应力而导致电极部被破坏的技术，公知有由Al电极和镀Ni层构成电极部，且将从层间绝缘膜的最上部到存在于Al电极的表面的凹部的底面之间的长度设为1.8μm以上的半导体装置(例如参照专利文献2)。另外，作为抑制因应力传递到半导体而导致半导体装置的特性劣化的技术，公知有具备铝阶梯差膜、将该铝阶梯差膜的表面分割为多个区域的分割绝缘层、以及形成于铝阶梯差膜的表面且在分割绝缘层的上方晶体结构具有不连续的边界的镍层的半导体装置(例如参照专利文献3)。
现有技术文献
专利文献
专利文献1：国际公开第2015/040712号
专利文献2：日本特开2005-347300号公报
专利文献3：日本特开2006-100530号公报
发明内容
技术问题
在此，为了提高耐热性，在源电极焊盘15上设置镀膜16、焊料17，在利用焊料17安装针状电极的情况下，如果进行连续试验等，则因针状电极的应力而导致焊料17被挤出。另一方面，在现有的碳化硅半导体装置中，由于层间绝缘层11有阶梯差，所以在设置于层间绝缘层11的表面的源电极焊盘15的表面产生槽B。
图18是表示现有的碳化硅半导体装置的局部结构的俯视图。图18所示碳化硅半导体装置具备栅极焊盘区域100、源极焊盘110和镀覆区域120。在图18中，右图放大显示左图的虚线的部分。在现有的碳化硅半导体装置中，在焊料17因针状电极的应力而被挤出的情况下，由于在源电极焊盘15的表面有槽B，所以焊料17沿着槽B流动，焊料17被压入到槽B的端部T。
在碳化硅半导体装置中，在源电极13上设有聚酰亚胺作为保护膜(未图示)，但是因为所压入的焊料17的应力而引起焊料17进入聚酰亚胺与源电极13的间隙。这里，源电极13由铝(Al)形成，但是Al没有阻挡焊料17，因此焊料17到达碳化硅基体的表面，碳化硅半导体装置的特性劣化。此外，焊料17有时会进入层间绝缘膜11而使源电极13和栅电极10短路，碳化硅半导体装置被损坏。
为了消除上述现有技术中的问题，本发明的目的在于提供防止焊料到达碳化硅基体的表面且特性不会劣化，可靠性不会降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。在第一导电型的半导体基板的正面设置有杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。在上述第一半导体层的与上述半导体基板侧相反的一侧的表面选择性地设置有第二导电型的第二半导体层。在上述第二半导体层的与上述半导体基板侧相反的一侧的表面层选择性地设置有第一导电型的第一半导体区域。在上述第二半导体层的与上述半导体基板侧相反的一侧隔着栅绝缘膜设置有条纹状的栅电极。设置有覆盖上述栅电极的层间绝缘膜。在上述层间绝缘膜设置有条纹状的接触孔，以使上述第二半导体层和上述第一半导体区域露出。在从上述接触孔内露出的上述第二半导体层与上述第一半导体区域的表面设置有第一电极。在上述第一电极上选择性地设置有镀膜。在上述镀膜上设置有焊料。在上述半导体基板的背面设置有第二电极。在设置有上述镀膜的区域中，在上述接触孔内的上述第一电极上，针对上述接触孔中的各个接触孔选择性地设置有至少一个阶梯差膜。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述阶梯差膜在俯视时配置成六边形的形状。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述阶梯差膜的高度为0.9μm以上且1.1μm以下，宽度为10μm以下。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，在上述阶梯差膜与镀膜之间以及上述第一电极与镀膜之间还设置有金属膜。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述阶梯差膜为金属。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述阶梯差膜仅设置于上述镀膜的下部。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述碳化硅半导体装置还具备贯穿上述第二半导体层而到达上述第一半导体层的沟槽，上述栅电极隔着上述栅绝缘膜设置于上述沟槽的内部。
为了解决上述的课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。进行第一工序，上述第一工序是在第一导电型的半导体基板的正面形成杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。接下来，进行第二工序，上述第二工序是在上述第一半导体层的与上述半导体基板侧相反的一侧的表面选择性地形成第二导电型的第二半导体层。接下来，进行第三工序，上述第三工序是在上述第二半导体层的与上述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区域。接下来，进行第四工序，上述第四工序是在上述第二半导体层的与上述半导体基板侧相反的一侧隔着栅绝缘膜形成条纹状的栅电极。接下来，进行第五工序，上述第五工序是形成覆盖上述栅电极的层间绝缘膜。接下来，进行第六工序，上述第六工序是在上述层间绝缘膜形成条纹状的接触孔以使上述第二半导体层和上述第一半导体区域露出。接下来，进行第七工序，上述第七工序是在从上述接触孔露出的上述第二半导体层和上述第一半导体区域的表面形成第一电极。接下来，进行第八工序，上述第八工序是在设置有镀膜的区域中，在上述接触孔内的上述第一电极上，针对上述接触孔中的各个接触孔选择性地形成至少一个阶梯差膜。接下来，进行第九工序，上述第九工序是在上述第一电极和上述阶梯差膜上选择性地形成上述镀膜。接下来，进行第十工序，上述第十工序是在上述镀膜上形成焊料。接下来，进行第十一工序，上述第十一工序是在上述半导体基板的背面形成第二电极。
另外，本发明的碳化硅半导体装置的制造方法，在上述的发明中，在上述第八工序与第九工序之间还包括形成覆盖上述第一电极和上述阶梯差膜的金属膜的工序。
根据上述的发明，在源极焊盘上的槽设置有阶梯差膜。该阶梯差膜防止焊料沿着源极焊盘的上部的槽流动。由此，到达槽的端部的焊料变少，焊料被压入的应力变小，因此能够防止焊料进入到碳化硅半导体装置的内部。因此，碳化硅半导体装置的特性不会劣化，可靠性不会降低。
发明效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，起到防止焊料到达碳化硅基体的表面，且特性不会劣化，可靠性不会降低的效果。
附图说明
图1是表示实施方式一的碳化硅半导体装置的结构的截面图。
图2是表示实施方式一的碳化硅半导体装置的局部结构的立体图。
图3是表示实施方式一的碳化硅半导体装置的结构的俯视图。
图4是表示实施方式一的碳化硅半导体装置的其他结构的俯视图。
图5是实施方式一的碳化硅半导体装置的图1的A-A’部分的截面图。
图6是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之一)。
图7是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之二)。
图8是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之三)。
图9是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之四)。
图10是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之五)。
图11是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之六)。
图12是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图(之七)。
图13是示意地表示实施方式二的碳化硅半导体装置的图15的C-C’部分的结构的截面图。
图14是表示实施方式二的碳化硅半导体装置的图15的D-D’部分的结构的截面图。
图15是表示实施方式二的碳化硅半导体装置的结构的俯视图。
图16是表示实施方式二的碳化硅半导体装置的其他结构的俯视图。
图17是表示现有的碳化硅半导体装置的结构的截面图。
图18是表示现有的碳化硅半导体装置的局部结构的俯视图。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
2a：第一n型碳化硅外延层
2b：第二n型碳化硅外延层
3：p型碳化硅外延层
4：第一p+型基区
4a：下部第一p+型基区
4b：上部第一p+型基区
5：第二p+型基区
6：n型高浓度区
6a：下部n型高浓度区
6b：上部n型高浓度区
7：n+型源区
8：p++型接触区
9：栅绝缘膜
10：栅电极
11：层间绝缘膜
13：源电极
14：背面电极
15：源极焊盘
16：镀膜
17：焊料
18：沟槽
19：阶梯差膜
20：金属膜
100：栅极焊盘区域
110：源极焊盘
120：电镀区域
具体实施方式
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。在包括+和-的n、p的表述相同情况下表示浓度接近，不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对同样的结构标注相同的符号，省略重复的说明。另外，在本说明书中，在密勒指数的表述中，“-”是标注在其之后的指数上的符号，通过在指数前标注“-”来表示负的指数。
(实施方式一)
本发明的半导体装置使用宽带隙半导体构成。在实施方式一中，作为宽带隙半导体，例如以MOSFET为例对使用碳化硅(SiC)制作的碳化硅半导体装置进行说明。图1是表示实施方式一的碳化硅半导体装置的结构的截面图。
如图1所示，实施方式一的碳化硅半导体装置在n+型碳化硅基板(第一导电型的半导体基板)1的第一主面(正面)，例如(0001)面(Si面)堆积有n型碳化硅外延层(第一导电型的第一半导体层)2。
n+型碳化硅基板1是例如掺杂有氮(N)的碳化硅单晶基板。n型碳化硅外延层2是杂质浓度比n+型碳化硅基板1的杂质浓度低，且例如掺杂有氮的低浓度n型漂移层。在n型碳化硅外延层2的与n+型碳化硅基板1侧相反的一侧的表面形成有n型高浓度区6。n型高浓度区6是杂质浓度比n+型碳化硅基板1低且比n型碳化硅外延层2高的杂质浓度，例如是掺杂有氮的高浓度n型漂移层。以下，n+型碳化硅基板1、n型碳化硅外延层2与后述的p型碳化硅外延层(第二导电型的第二半导体层)3组合成为碳化硅半导体基体。
如图1所示，在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有背面电极14。背面电极14构成漏电极。在背面电极14的表面设置有漏极焊盘(未图示)。
在碳化硅半导体基体的第一主面侧(p型碳化硅外延层3侧)形成有条纹状的沟槽结构。具体而言，沟槽18从p型碳化硅外延层3的与n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面起贯穿p型碳化硅外延层3并到达n型碳化硅外延层2。沿着沟槽18的内壁在沟槽18的底部和侧壁形成有栅绝缘膜9，在沟槽18内的栅绝缘膜9的内侧形成有条纹状的栅电极10。利用栅绝缘膜9使栅电极10与n型碳化硅外延层2和p型碳化硅外延层3绝缘。栅电极10的一部分可以从沟槽18的上方(源电极焊盘15侧)向源电极焊盘15侧突出。
在n型碳化硅外延层2的与n+型碳化硅基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面层，选择性地设置有第一p+型基区4和第二p+型基区5。第二p+型基区5形成在沟槽18下，第二p+型基区5的宽度比沟槽18的宽度宽。第一p+型基区4和第二p+型基区5例如掺杂有铝。
可以通过使第一p+型基区4的一部分沿着沟槽18侧延伸而成为与第二p+型基区5连接的结构。此时，第一p+型基区4的一部分也可以具有在与第一p+型基区4和第二p+型基区5并排的方向(以下称为第一方向)x正交的方向(以下称为第二方向)y上，与n型高浓度区6交替反复配置的平面布局。将第一p+型基区4、第二p+型基区5的平面布局的一个例子示于图5。图5是实施方式一的碳化硅半导体装置的图1的A-A’部分的截面图。
在图5中示出第一p+型基区4、第二p+型基区5通过第一p+型基区4的一部分22而连接的状态(阴影的部分)。例如，如图5所示，可以使第一p+型基区4的一部分22沿着第一方向x的两侧的沟槽18侧延伸，使与第二p+型基区5的一部分连接的结构在第二方向y上周期性地配置。其理由是，通过使在第二p+型基区5与n型碳化硅外延层2的接合部分发生雪崩降压时产生的空穴(hole)有效地退避到源电极13，从而减轻对于栅绝缘膜9的负担，提高可靠性。
在n型碳化硅外延层2的基体第一主面侧设置有p型碳化硅外延层3。在p型碳化硅外延层3的内部，在基体第一主面侧选择性地设置有n+型源区(第一导电型的第一半导体区域)7和p++型接触区8。n+型源区7与沟槽18接触。另外，n+型源区7和p++型接触区8相互接触。另外，在n型碳化硅外延层2的基体第一主面侧的表面层的被第一p+型基区4与第二p+型基区5所夹的区域以及被p型碳化硅外延层3与第二p+型基区5所夹的区域设置有n型高浓度区6。
在图1中仅图示有2个沟槽MOS结构，但是也可以并排配置有更多沟槽结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅)结构。
层间绝缘膜11设置为在碳化硅半导体基体的第一主面侧的整个表面覆盖埋入到沟槽18的栅电极10。源电极13介由在层间绝缘膜11开口的接触孔与n+型源区7和p++型接触区8接触。源电极13通过层间绝缘膜11与栅电极10电绝缘。在源电极13上设置有源电极焊盘15。在源电极13与层间绝缘膜11之间可以设置有例如防止金属原子从源电极13向栅电极10侧扩散的势垒金属(未图示)。
在源电极焊盘15的上部选择性地设置有镀膜16，在镀膜16的表面侧选择性地设置有焊料17。在焊料17设置有作为将源电极13的电位引出到外部的布线材料的针状电极(未图示)。针状电极具有针状的形状，以直立的状态接合到源电极焊盘15。
在实施方式一的碳化硅半导体装置中，在设置有焊料17和镀膜16的源电极焊盘15上的槽B设置有阶梯差膜19。图2是表示实施方式一的碳化硅半导体装置的局部结构的立体图。如图2所示，阶梯差膜19以填埋源电极焊盘15的上部的槽B的方式选择性地设置。
图3是表示实施方式一的碳化硅半导体装置的结构的俯视图。如图3所示，阶梯差膜19在槽B至少设置有1个，优选设置有多个。阶梯差膜19阻挡焊料17沿着源电极焊盘15的上部的槽B流动。例如，沿着槽B流动的焊料17如图3的箭头S所示，因撞击到阶梯差膜19而改变方向，其流动被分散。以往，焊料17在槽B中流动，但是像图3那样，焊料17不仅在槽B中流动，还在源电极焊盘15的上部的凸起的部分A流动，焊料17的流动被分散。通过分散流动，从而到达槽B的端部T的焊料17的量变少，压入焊料17的应力变少，因此能够防止焊料17进入到碳化硅半导体装置的内部。
另外，阶梯差膜19有阻碍焊料流动的堤防的功能，因此如图2所示，优选阶梯差膜19的高度h1比槽B的高度h2高。例如优选阶梯差膜19的高度h1为0.9μm以上且1.1μm以下。另外，优选阶梯差膜19的宽度w1比槽B的宽度w2宽。另外，如果阶梯差膜19的宽度w1过宽，则到达阶梯差膜19的焊料17不会绕回，残留在阶梯差膜19的局部，焊料17从该部分进入碳化硅半导体装置的内部。因此，例如优选阶梯差膜19的宽度w1为10μm以下。另外，阶梯差膜19的长度方向(x轴方向)与槽B的深度方向(y轴方向)正交。
在此，阶梯差膜19在源电极焊盘15上配置有多个，配置位置只要是使焊料17的流动分散，就可以是规则的也可以是不规则的。例如，可以将阶梯差膜19配置成梯状、交叉状、四边形等。然而，为了有效分散焊料17的流动，优选使焊料17呈放射状流动。因此，优选俯视时阶梯差膜19配置成六边形的形状。图4是表示实施方式一的碳化硅半导体装置的其他结构的俯视图。图4是将阶梯差膜19配置成六边形的形状的一个例子。另外，可以在六边形的中心C的位置配置阶梯差膜19。
另外，阶梯差膜19的形状在图3、图4中为矩形，但不限于该形状。只要是是使焊料17的流动分散，还可以是其他形状，例如是六边形。
(实施方式一的碳化硅半导体装置的制造方法)
接下来，对实施方式一的碳化硅半导体装置的制造方法进行说明。图6～图12是示意地表示实施方式一的碳化硅半导体装置的制造过程中的状态的截面图。
首先，准备由n型的碳化硅构成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第一主面上，边掺杂n型的杂质例如氮原子边使由碳化硅构成的第一n型碳化硅外延层2a外延生长到例如30μm左右的厚度。该第一n型碳化硅外延层2a为n型碳化硅外延层2。将至此为止的状态示于图6。
接下来，在第一n型碳化硅外延层2a的表面上，通过光刻法技术，例如用氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，形成深度0.5μm左右的下部第一p+型基区4a。可以与下部第一p+型基区4a同时地形成作为沟槽18的底部的第二p+型基区5。以相邻的下部第一p+型基区4a与第二p+型基区5之间的距离为1.5μm左右的方式形成。将下部第一p+型基区4a和第二p+型基区5的杂质浓度设定为例如5×1018/cm3左右。将至此为止的状态示于图7。
接下来，除去离子注入用掩模的一部分，在开口部进行氮等n型的杂质的离子注入，在第一n型碳化硅外延层2a的表面区域的一部分设置例如深度0.5μm左右的下部n型高浓度区6a。将下部n型高浓度区6a的杂质浓度设定为例如1×1017/cm3左右。
接下来，以0.5μm左右的厚度在第一n型碳化硅外延层2a的表面上形成掺杂了氮等n型的杂质的第二n型碳化硅外延层2b。设定成第二n型碳化硅外延层2b的杂质浓度为3×1015/cm3左右。然后，将第一n型碳化硅外延层2a与第二n型碳化硅外延层2b重叠而成为n型碳化硅外延层2。
接下来，通过光刻法，在第二n型碳化硅外延层2b的表面上，例如用氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型的杂质注入到氧化膜的开口部，以与下部第一p+型基区4a重叠的方式形成深度0.5μm左右的上部第一p+型基区4b。下部第一p+型基区4a与上部第一p+型基区4b形成连续的区域而成为第一p+型基区4。将上部第一p+型基区4b的杂质浓度设定为例如5×1018/cm3左右。
接下来，除去离子注入用掩模的一部分，在开口部进行氮等n型的杂质的离子注入，在第二碳化硅外延层2b的表面区域的一部分设置例如深度0.5μm左右的上部n型高浓度区6b。将上部n型高浓度区6b的杂质浓度设定为例如1×1017/cm3左右。使该上部n型高浓度区6b与下部n型高浓度区6a形成为至少一部分接触，形成n型高浓度区6。然而，有使该n型高浓度区6形成在基板的整个表面的情况与未形成在基板的整个表面的情况。将至此为止的状态示于图8。
接下来，在n型碳化硅外延层2的表面上，以1.3μm左右的厚度形成掺杂了铝等p型杂质的p型碳化硅外延层3。将p型碳化硅外延层3的杂质浓度设定为4×1017/cm3左右。将至此为止的状态示于图9。
接下来，通过光刻法，在p型碳化硅外延层3和露出的n型碳化硅外延层2的表面上，例如用氧化膜形成具有预定的开口部的离子注入用掩模。在该开口部进行磷(P)等n型的杂质的离子注入，在p型碳化硅外延层3的表面的一部分形成n+型源区7。将n+型源区7的杂质浓度设定得比p型碳化硅外延层3的杂质浓度高。接下来，除去在n+型源区7的形成中所使用的离子注入用掩模，利用同样的方法形成具有预定的开口部的离子注入用掩模，在p型碳化硅外延层3的表面的一部分进行铝等p型的杂质的离子注入，设置p++型接触区8。将p++型接触区8的杂质浓度设定得比p型碳化硅外延层3的杂质浓度高。将至此为止的状态示于图10。
接下来，在1700℃左右的非活性气体气氛下进行热处理(退火)，实施第一p+型基区4、第二p+型基区5、n型高浓度区6、n+型源区7、p++型接触区8的活化处理。应予说明，可以像上述那样，通过一次热处理使各离子注入区域集中活化，也可以在每次进行离子注入时进行热处理来使各区域活化。
接下来，通过光刻法，在p型碳化硅外延层3的表面上，例如用氧化膜形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成贯穿p型碳化硅外延层3而到达n型碳化硅外延层2的沟槽18。沟槽18的底部可到达在n型碳化硅外延层2上形成的第一p+型基区4。接下来，除去沟槽形成用掩模。将至此为止的状态示于图11。
接下来，沿着n+型源区7和p++型接触区8的表面以及沟槽18的底部和侧壁形成栅绝缘膜9。该栅绝缘膜9可以通过在氧气氛中利用1000℃左右的温度的热处理进行热氧化来形成。另外，该栅绝缘膜9也可以通过像高温氧化(High Temperature Oxide：HTO)等那样的化学反应来堆积的方法形成。
接下来，在栅绝缘膜9上设置例如掺杂有磷原子的多晶硅层。该多晶硅层可以以填埋沟槽18内的方式形成。通过光刻法使该多晶硅层图案化，并残留在沟槽18内部，从而设置栅电极10。栅电极10的一部分可以向沟槽18外部突出。
接下来，以覆盖栅绝缘膜9和栅电极10的方式将例如磷玻璃以1μm左右的厚度成膜，形成层间绝缘膜11。接下来，可以以覆盖层间绝缘膜11的方式形成由钛(Ti)或氮化钛(TiN)构成的势垒金属(未图示)。通过光刻法使层间绝缘膜11和栅绝缘膜9图案化，形成使n+型源区7和p++型接触区8露出的接触孔。在此，由于栅电极是条纹状，所以设置于层间绝缘膜的接触孔也依然是条纹状。之后，进行热处理(回流)而使层间绝缘膜11平坦化。将至此为止的状态示于图12。
接下来，在接触孔内和层间绝缘膜11上设置成为源电极13的镍(Ni)等导电性的膜。通过光刻法使该导电性的膜图案化，仅在接触孔内残留源电极13。
接下来，在n+型碳化硅半导体基板1的第二主面上设置镍等背面电极14。然后，在1000℃左右的非活性气体气氛下进行热处理，形成与n+型源区7、p++型接触区8和n+型碳化硅半导体基板1欧姆接触的源电极13和背面电极14。
接下来，通过溅射法在n+碳化硅半导体基板1的第一主面上堆积5μm左右的厚度的铝膜，通过光刻法，以覆盖源电极13和层间绝缘膜11的方式除去铝，形成源电极焊盘15。
接下来，通过溅射法在源电极焊盘15上的形成有镀膜16的部分堆积金属膜，通过光刻法，在形成有镀膜16和焊料17的源电极焊盘15上形成阶梯差膜19，以填埋形成在源电极焊盘15上的槽。由于在阶梯差膜19上形成镀膜16，所以阶梯差膜19需要是金属膜，具体而言，优选与源电极焊盘15相同的铝系金属。
接下来，通过在背面电极14的表面依次层叠例如钛(Ti)、镍和金(Au)来形成漏极焊盘(未图示)。接下来，在源电极焊盘15的上部选择性地形成镀膜16，在镀膜16上介由焊料17形成针状电极(未图示)。如上所述，图1所示的碳化硅半导体装置完成。
如上所说明，根据实施方式一的碳化硅半导体装置，在源极焊盘上的槽设置有阶梯差膜。该阶梯差膜防止焊料沿着源极焊盘的上部的槽流动。由此，到达槽的端部的焊料变少，焊料被压入的应力变少，因此能够防止焊料进入到碳化硅半导体装置的内部。因此，碳化硅半导体装置的特性不会劣化，可靠性不会降低。
(实施方式二)
图13是表示实施方式二的碳化硅半导体装置的图15的C-C’部分的结构的截面图。另外，图14是表示实施方式二的碳化硅半导体装置的图15的D-D’部分的结构的截面图。实施方式二的碳化硅半导体装置与实施方式一的碳化硅半导体装置的不同之处在于，在填埋源电极焊盘15和源电极焊盘15上的槽B的阶梯差膜19与镀膜16之间设置有金属膜。另外，填埋槽B的阶梯差膜19设置在设有焊料17和镀膜16的源电极焊盘15上。
图13表示没有设置填埋源电极焊盘15上的槽B的阶梯差膜19的金属膜20，图14表示设置有填埋源电极焊盘15上的槽B的阶梯差膜19的金属膜20。图15是表示实施方式二的碳化硅半导体装置的结构的俯视图。
填埋源电极焊盘15上的槽B的阶梯差膜19与实施方式一同样地，阻碍焊料17沿着源电极焊盘15的上部的槽B流动。例如，如图15的箭头S所示，沿着槽B流动的焊料17撞击到填埋槽B的阶梯差膜19而改变方向，其流动被分散。因此，能够与实施方式一同样地防止焊料17进入到碳化硅半导体装置的内部。
另外，填埋槽B的阶梯差膜19在源电极焊盘15上的槽B配置有1个或多个，配置位置只要是使焊料17的流动分散，就可以是规则的也可以是不规则的。例如，可以将填埋槽B的阶梯差膜19配置成梯状、交叉状、四边形等。然而，为了有效地分散焊料17的流动，优选使焊料17呈放射状流动。因此，优选填埋槽B的阶梯差膜19配置成俯视时六边形的形状。图16是表示实施方式二的碳化硅半导体装置的其他结构的俯视图。图16是将填埋槽B的阶梯差膜19配置成六边形的形状的一个例子。另外，可以在六边形的中心F的位置配置填埋槽B的阶梯差膜19。
另外，填埋槽B的阶梯差膜19的形状在图15、图16中为矩形，但不限于该形状。只要是使焊料17的流动分散，就可以是其他形状，例如可以是六边形。另外，在本实施例中，在填埋源电极焊盘15和源电极焊盘15上的槽B的阶梯差膜19与镀膜16之间设置有金属膜20。因此，能够消除后续工序中的形成镀膜16时的基底的影响。
(实施方式二的碳化硅半导体装置的制造方法)
接下来，对实施方式二的碳化硅半导体装置的制造方法进行说明。首先，与实施方式一同样地依次进行从形成n型碳化硅外延层2的工序到形成源电极焊盘15和背面电极14的工序。
接下来，通过溅射法在n+碳化硅半导体基板1的第一主面上堆积阶梯差膜，通过光刻法，以覆盖层间绝缘膜11的方式除去阶梯差膜，形成金属膜20。
接下来，在源电极焊盘15的表面形成阶梯差膜19。此时，在形成有镀膜16的源电极13上，局部地使阶梯差膜19的高度与层间绝缘膜11的高度成为几乎相同的程度，以使槽B被部分填埋。然后，与实施方式一同样地形成源电极焊盘15。在本实施例中，由于在阶梯差膜19上形成金属膜20，所以不仅可以使用金属膜作为阶梯差膜19，还可以使用绝缘膜。接下来，在源电极焊盘15的表面和阶梯差膜19的表面形成金属膜20。作为金属膜20，可以使用任意的金属膜，优选与源电极焊盘15相同的材料。
接下来，通过在背面电极14的表面依次层叠例如钛(Ti)、镍和金(Au)而形成漏极焊盘(未图示)。接下来，在源电极焊盘15的上部选择性地形成镀膜16，在镀膜16介由焊料17形成针状电极(未图示)。如上所述，图13、图14所示的碳化硅半导体装置完成。
如上所说明，根据实施方式二的碳化硅半导体装置，设置有填埋源极焊盘上的槽的阶梯差膜。通过填埋该槽的阶梯差膜，实施方式二具有与实施方式一同样的效果。另外，在实施方式二中，在阶梯差膜与镀膜之间设置有金属膜。这样，由于能够使镀膜的基底全部为相同的材料，所以能够均匀地形成镀膜。
以上，在本发明中，以将由碳化硅构成的碳化硅基板的主面作为(0001)面，且在该(0001)面上构成MOS结构的情况为例进行了说明，但不限于此，可以对宽带隙半导体、基板主面的面方位等进行各种改变。
另外，在本发明的实施方式中，以沟槽型MOSFET为例进行了说明，但不限于此，也可以适用于具有条纹状的栅电极的平面型MOSFET、IGBT等MOS型半导体装置等各种构成的半导体装置。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但在使用氮化镓(GaN)等碳化硅以外的宽带隙半导体的情况下也能够得到同样的效果。另外，在各实施方式中，使第一导电型为n型，使第二导电型为p型，但本发明使第一导电型为p型，使第二导电型为n型也同样成立。
产业上的可利用性
如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对电力变换装置、各种产业用机械等的电源装置等中使用的高耐压半导体装置有用。

Claims (11)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的半导体基板；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其选择性地设置于所述第一半导体层的与所述半导体基板侧相反的一侧的表面；
第一导电型的第一半导体区域，其选择性地设置于所述第二半导体层的与所述半导体基板侧相反的一侧的表面层；
条纹状的栅电极，其隔着栅绝缘膜设置于所述第二半导体层的与所述半导体基板侧相反的一侧；
层间绝缘膜，其覆盖所述栅电极；
条纹状的接触孔，其以使所述第二半导体层和所述第一半导体区域露出的方式设置于所述层间绝缘膜；
第一电极，其设置于从所述接触孔内露出的所述第二半导体层和所述第一半导体区域的表面；
电极焊盘，其设置于所述层间绝缘膜的至少一部分上和所述接触孔内的所述第一电极上；
条纹状的槽，其设置于所述电极焊盘的上表面的、所述接触孔内的所述第一电极上的位置；
阶梯差膜，其与所述槽相交，部分地填埋所述槽；
镀膜，其设置于所述阶梯差膜的与所述半导体基板侧相反的一侧的表面；
所述镀膜上的焊料；以及
第二电极，其设置于所述半导体基板的背面。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述阶梯差膜配置成在俯视时六边形的形状。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述阶梯差膜的高度为0.9μm以上且1.1μm以下，宽度为10μm以下。
4.根据权利要求1所述的碳化硅半导体装置，其特征在于，在所述阶梯差膜与镀膜之间以及所述第一电极与镀膜之间还设置有金属膜。
5.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述阶梯差膜为金属。
6.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述阶梯差膜仅设置于所述镀膜的下部。
7.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述碳化硅半导体装置还具备贯穿所述第二半导体层而到达所述第一半导体层的沟槽，
所述栅电极隔着所述栅绝缘膜设置于所述沟槽的内部。
8.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述阶梯差膜的宽度比所述槽的宽度宽。
9.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第一导电型的第一半导体层；
第二工序，在所述第一半导体层的与所述半导体基板侧相反的一侧的表面选择性地形成第二导电型的第二半导体层；
第三工序，在所述第二半导体层的与所述半导体基板侧相反的一侧的表面层选择性地形成第一导电型的第一半导体区域；
第四工序，在所述第二半导体层的与所述半导体基板侧相反的一侧隔着栅绝缘膜形成条纹状的栅电极；
第五工序，形成覆盖所述栅电极的层间绝缘膜；
第六工序，在所述层间绝缘膜形成条纹状的接触孔，以使所述第二半导体层和所述第一半导体区域露出；
第七工序，在从所述接触孔露出的所述第二半导体层和所述第一半导体区域的表面形成第一电极；
第八工序，在所述层间绝缘膜的至少一部分上和所述接触孔内的所述第一电极上形成电极焊盘；
第九工序，在所述电极焊盘的上表面的、所述接触孔内的所述第一电极上的位置形成条纹状的槽；
第十工序，形成与所述槽相交且部分地填埋所述槽的阶梯差膜；
第十一工序，在所述阶梯差膜的与所述半导体基板侧相反的一侧的表面形成镀膜；
第十二工序，在所述镀膜上形成焊料；以及
第十三工序，在所述半导体基板的背面形成第二电极。
10.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，在所述第十工序与第十一工序之间还包括形成覆盖所述第一电极和所述阶梯差膜的金属膜的工序。
11.根据权利要求9所述的碳化硅半导体装置的制造方法，其特征在于，在所述第十工序中，将所述阶梯差膜的宽度形成得比所述槽的宽度宽。
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