JP2023064336A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】チップサイズを低減可能な技術を提供することを目的とする。【解決手段】半導体装置は、第一電極と第二電極とを備える。第一電極は、コレクタ層と、カソード層のコレクタ層側の第一部分とに接続される。第二電極は、カソード層の第一部分を除く第二部分に接続される。第一電極の仕事関数は第二電極の仕事関数よりも大きく、第一電極及び第二電極の一方と半導体基板とが、第一電極及び第二電極の他方を半導体基板の厚み方向にて挟む。【選択図】図１

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
ＩＧＢＴ領域とダイオード領域とが一つの半導体基板に設けられた半導体装置がある。そのような半導体装置において、ｐ型コレクタ層及びｎ型カソード層に仕事関数が互いに異なる二つの電極を形成することによって、ｐ型コレクタ層とｎ型カソード層との両方に対するコンタクト抵抗を下げる技術が提案されている（例えば特許文献１）。
特許第５７２４８８７号公報
上述したような半導体装置では、ｎ型カソード層にオーミック接触する金属が、ｐ型コレクタ層にも接触している領域が設けられる。しかしながら、この領域は、ＩＧＢＴとしてもダイオードとしても動作しない無効領域のように作用するため、チップサイズが大きくなるという問題があった。
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、チップサイズを低減可能な技術を提供することを目的とする。
本開示に係る半導体装置は、第一主面と、前記第一主面と逆側の第二主面とを有し、ＩＧＢＴ領域及びダイオード領域が規定された半導体基板と、前記ＩＧＢＴ領域の前記第一主面側に設けられた第一導電型のエミッタ層と、前記ＩＧＢＴ領域の前記第二主面側に設けられた第二導電型のコレクタ層と、前記ダイオード領域の前記第一主面側に設けられた前記第二導電型のアノード層と、前記ダイオード領域の前記第二主面側に設けられた前記第一導電型のカソード層と、前記コレクタ層と、前記カソード層の前記コレクタ層側の第一部分とに接続された第一電極と、前記カソード層の前記第一部分を除く第二部分に接続された第二電極とを備え、前記第一電極の仕事関数は前記第二電極の仕事関数よりも大きく、前記第一電極及び前記第二電極の一方と前記半導体基板とが、前記第一電極及び前記第二電極の他方を前記半導体基板の厚み方向にて挟む。
本開示によれば、第一電極が、コレクタ層とカソード層の第一部分とに接続され、第二電極が、カソード層の第二部分に接続されている。このような構成によれば、チップサイズを低減することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態６に係る半導体装置の構成を示す断面図である。 実施の形態７に係る半導体装置の構成を示す断面図である。 実施の形態８に係る半導体装置の構成を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示すフローチャートである。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態９に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１１に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１２に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。 実施の形態１３に係る半導体装置の製造方法を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第一導電型がｎ型であり、第二導電型がｐ型であるとして説明するが、第一導電型がｐ型であり、第二導電型がｎ型であってもよい。
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す断面図である。図１の半導体装置は、第一主面（図１では上面）と、第一主面と逆側の第二主面（図１では下面）とを有する半導体基板を備える。
半導体基板には、ＩＧＢＴ機能を有するＩＧＢＴ領域１０と、ダイオード機能を有するダイオード領域２０とが規定されている。平面視において、ＩＧＢＴ領域１０及びダイオード領域２０は交互に並べられたストライプ状に設けられてもよいし、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられてもよい。ＩＧＢＴ領域１０及びダイオード領域２０を含むセル領域と、各種パッドが設けられたパッド領域とを合わせた領域の周囲には、半導体装置１０１の耐圧保持のための終端領域３０が設けられる。
図１の半導体装置は、ＩＧＢＴ領域１０及びダイオード領域２０において、第一導電型のドリフト層１と、第一導電型のバッファ層３と、層間絶縁膜４と、エミッタ電極６とを備える。
ドリフト層１は、半導体基板の第一主面と第二主面との間に設けられている。ドリフト層１は、第一導電型不純物として例えばヒ素またはリン等を有する半導体層であり、その第一導電型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。
バッファ層３は、ドリフト層１よりも第二主面側に設けられている。バッファ層３は、半導体装置がオフ状態のときにベース層１５から第二主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。バッファ層３は、第一導電型不純物として例えばリン（Ｐ）及びプロトン（Ｈ＋）の少なくともいずれかを有する半導体層であり、その第一導電型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。バッファ層３の第一導電型の不純物濃度は、ドリフト層１の第一導電型の不純物濃度よりも高くなっている。なお、図１のバッファ層３にドリフト層１が設けられてもよい。
層間絶縁膜４は、半導体基板の第一主面に接続されており、層間絶縁膜４には半導体基板を露出する開口が設けられている。エミッタ電極６は、層間絶縁膜４の開口を介して半導体基板に電気的に接続されている。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金からなる電極であってもよく、アルミ合金で形成した電極上に、無電解めっき、または電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。
なお、層間絶縁膜４の開口内のエミッタ電極６と、半導体基板との間には、チタン（Ｔｉ）を含む導電体からなるバリアメタルが設けられてもよい。また、エミッタ電極６では良好な埋め込みが得られない領域に埋込性が良好なタングステン膜が設けられ、当該タングステン膜の上にエミッタ電極６が設けられてもよい。
図１の半導体装置は、ＩＧＢＴ領域１０において、第一導電型のキャリア蓄積層２と、第二導電型のベース層１５と、第一導電型のエミッタ層１３と、第二導電型のコンタクト層１４と、ゲート電極１１ａと、ゲート絶縁膜１１ｂと、第二導電型のコレクタ層１６とを備える。
キャリア蓄積層２は、ドリフト層１よりも第一主面側に設けられている。キャリア蓄積層２は、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減するために設けられる。キャリア蓄積層２は、第一導電型不純物として例えばヒ素またはリン等を有する半導体層であり、その第一導電型不純物の濃度は、例えば１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。キャリア蓄積層２の第一導電型の不純物濃度は、ドリフト層１の第一導電型の不純物濃度よりも高くなっている。なお、図１のキャリア蓄積層２にドリフト層１が設けられてもよい。
ベース層１５は、キャリア蓄積層２よりも第一主面側に設けられている。ベース層１５は、第二導電型不純物として例えばボロンまたはアルミ等を有する半導体層であり、その第二導電型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。
エミッタ層１３及びコンタクト層１４は、ベース層１５よりも第一主面側に設けられており、図１の例では半導体基板の第一主面を構成している。エミッタ層１３は、第一導電型不純物として例えばヒ素またはリン等を有する半導体層であり、その第一導電型不純物の濃度は、例えば１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コンタクト層１４は、第二導電型不純物として例えばボロンまたはアルミ等を有する半導体層であり、その第二導電型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コンタクト層１４の第二導電型の不純物濃度は、ベース層１５の第二導電型の不純物濃度よりも高くなっている。なお、図１のコンタクト層１４にベース層１５が設けられてもよい。また、エミッタ層１３及びコンタクト層１４は、アクティブトレンチ１１の延設方向に沿って交互に設けられてもよい。
第一主面からエミッタ層１３、ベース層１５、及び、キャリア蓄積層２を貫通し、ドリフト層１に到達しているアクティブトレンチ１１が、半導体基板に設けられている。ゲート絶縁膜１１ｂは、エミッタ層１３、ベース層１５、及び、キャリア蓄積層２に接している。ゲート電極１１ａは、ゲート絶縁膜１１ｂを介してアクティブトレンチ１１の内壁に設けられている。これらゲート電極１１ａとゲート絶縁膜１１ｂとを合わせてアクティブトレンチ１１と呼ぶこともある。ゲート電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチ１１のゲート絶縁膜１１ｂに接するベース層１５にチャネルが形成される。
コレクタ層１６は、バッファ層３よりも第二主面側に設けられており、図１の例では半導体基板の第二主面を構成している。コレクタ層１６は、第二導電型不純物として例えばボロンまたはアルミ等を有する半導体層であり、その第二導電型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図１の半導体装置は、ダイオード領域２０において、ダイオードトレンチ２１と、第二導電型のアノード層２５と、第二導電型のコンタクト層２４と、第一導電型のカソード層２６とを備える。
アノード層２５は、ドリフト層１よりも第一主面側に設けられている。アノード層２５は、第二導電型不純物として例えばボロンまたはアルミ等を有する半導体層であり、その第二導電型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。なお、アノード層２５とドリフト層１との間に、ＩＧＢＴ領域１０のキャリア蓄積層２に対応する半導体層が設けられてもよい。
コンタクト層２４は、アノード層２５よりも第一主面側に設けられており、図１の例では半導体基板の第一主面を構成している。コンタクト層２４は、第二導電型不純物として例えばボロンまたはアルミ等を有する半導体層であり、その第二導電型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。コンタクト層２４の第二導電型の不純物濃度は、アノード層２５の第二導電型の不純物濃度よりも高くなっている。なお、図１のコンタクト層２４にアノード層２５が設けられてもよい。また、コンタクト層２４及びアノード層２５は、ダイオードトレンチ２１の延設方向に交互に設けられてもよい。
ダイオード領域２０の半導体基板には、ＩＧＢＴ領域１０のアクティブトレンチ１１のゲート電極１１ａ及びゲート絶縁膜１１ｂと同様の導体部及び絶縁膜を有するダイオードトレンチ２１が設けられている。ダイオードトレンチ２１は、第一主面からコンタクト層２４及びアノード層２５を貫通し、ドリフト層１に到達している。ダイオードトレンチ２１の導体部は、例えばエミッタ電極６と電気的に接続される。
カソード層２６は、バッファ層３よりも第二主面側に設けられている。カソード層２６は、第一導電型不純物として例えばヒ素またはリン等を有する半導体層であり、その第一導電型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。
図１の半導体装置は、第一電極７ａと第二電極７ｂとを備える。なお、第一電極７ａと第二電極７ｂとを合わせてコレクタ電極７と呼ぶこともある。
第一電極７ａは、コレクタ層１６と、カソード層２６のコレクタ層１６側の第一部分である接続部分２６ａとに接続されている。第一電極７ａの材料には、例えばアルミニウム（Ａｌ）などの金属が用いられる。
第二電極７ｂは、カソード層２６の接続部分２６ａを除く第二部分である残部分２６ｂに接続されている。第二電極７ｂの材料には、例えばチタン（Ｔｉ）などの金属が用いられる。
ここで本実施の形態１では、第一電極７ａの仕事関数は、第二電極７ｂの仕事関数よりも大きい。これにより、第一電極７ａと第二導電型のコレクタ層１６とのコンタクト抵抗を低減することができ、第二電極７ｂと第一導電型のカソード層２６とのコンタクト抵抗を低減することができる。つまり、コレクタ層１６及びカソード層２６のそれぞれの下側に適切な仕事関数を有する電極が設けられているので、コンタクト抵抗を低減することができる。
また本実施の形態１では、第一電極７ａは、カソード層２６の接続部分２６ａと接続されており、第一電極７ａとカソード層２６とはショットキー接合されている。これにより、ダイオード動作時に接続部分２６ａからホールを排出することによって、リカバリー損失を低減することができる。また、ＩＧＢＴとしてもダイオードとしても動作しない無効領域を低減することができるため、チップサイズを低減することができる。
また本実施の形態１では、第一電極７ａ及び第二電極７ｂの一方と半導体基板とが、第一電極７ａ及び第二電極７ｂの他方を半導体基板の厚み方向にて挟む。図１の例では、第一電極７ａは、第二電極７ｂに沿って突出し、半導体基板との間に第二電極７ｂを挟む突出部分を有している。このような構成によれば、第二電極７ｂ表面の酸化を抑制することができる。
なお、第一主面側に形成されるＩＧＢＴ領域１０及びダイオード領域２０の構造は上記に限定されず、例えば、平面型ゲート構造であってもよいし、一体型構造であってもよい。また、ＩＧＢＴ領域１０には、ダイオードトレンチ２１と同様の構成を有し、ゲート電極１１ａに対応する導体部がエミッタ電極６と電気的に接続されたダミートレンチが設けられてもよい。
＜実施の形態２＞
図２は、本実施の形態２に係る半導体装置の構成を示す断面図である。本実施の形態２でも実施の形態１と同様に、第一電極７ａの仕事関数は、第二電極７ｂの仕事関数よりも大きく、第一電極７ａは、カソード層２６の接続部分２６ａと接続されている。これにより、コンタクト抵抗及び無効領域を低減することができる。
また本実施の形態２でも実施の形態１と同様に、第一電極７ａ及び第二電極７ｂの一方と半導体基板とが、第一電極７ａ及び第二電極７ｂの他方を半導体基板の厚み方向にて挟む。ただし、図２の例では、第二電極７ｂは、第一電極７ａに沿って突出し、半導体基板との間に第一電極７ａを挟む突出部分を有している。このような構成によれば、第一電極７ａ表面の酸化を抑制することができる。
＜実施の形態３＞
図３は、本実施の形態３に係る半導体装置の構成を示す断面図である。本実施の形態３の構成は、実施の形態１の構成に第三電極８が追加された構成と同様である。第三電極８は、第一電極７ａ及び第二電極７ｂに関して、コレクタ層１６及びカソード層２６と逆側に設けられている。図３の例では、第三電極８は、第一電極７ａと接続されている。
第三電極８は、図示しない基板に半導体装置を実装する際に、例えば半田または銀（Ａｇ）ペーストを介して当該基板の銅（Ｃｕ）などの金属部分と接合される。このような構成によれば、半導体基板に対するコンタクト抵抗を第一電極７ａ及び第二電極７ｂの材料で制御することができ、基板に対する接合強度を第三電極８の材料で制御することができ、これらの制御を互いに独立して行うことができる。また、第一電極７ａの酸化を抑制することができる。
なお、第三電極８は、一つの金属層であってもよいし、複数の金属層であってもよい。また以上では、実施の形態１の構成に第三電極８が追加されたが、実施の形態２の構成に第三電極８が追加された構成であってもよい。つまり実施の形態２において、第三電極８が、第二電極７ｂと接続されてもよい。この場合、第二電極７ｂの酸化を抑制することができる。
＜実施の形態４＞
図４は、本実施の形態４に係る半導体装置の構成を示す断面図である。本実施の形態４の構成は、実施の形態１の構成に保護電極７ｃが追加された構成と同様である。保護電極７ｃは、厚み方向に互いに位置する第一電極７ａと第二電極７ｂとの間に設けられている。図４の例では、第二電極７ｂの下側に保護電極７ｃが設けられている。
ここで、第二電極７ｂを形成してから第一電極７ａを形成するまでの間に、半導体基板の第二主面を薬液やプラズマ等で処理する場合がある。この場合に、第二主面への処理が、第二電極７ｂに悪影響を与えることがある。これに対して本実施の形態４の構成によれば、第二電極７ｂを保護電極７ｃによって上記処理から保護することができる。
なお以上では、実施の形態１の構成に保護電極７ｃが追加されたが、実施の形態２の構成に保護電極７ｃが追加された構成であってもよい。つまり実施の形態２において、保護電極７ｃが、第一電極７ａの下側に設けられてもよい。また、本実施の形態４は実施の形態３に適用されてもよい。
＜実施の形態５＞
図５は、本実施の形態５に係る半導体装置の構成を示す断面図である。本実施の形態５の構成は、実施の形態１の構成のＩＧＢＴ領域１０とダイオード領域２０との間に境界領域５０が規定されている。そして、アノード層２５が、境界領域５０の第一主面側に設けられ、コレクタ層１６が、境界領域５０の第二主面側に設けられている。
このような本実施の形態５の構成によれば、ＩＧＢＴ領域１０のアクティブトレンチ１１とカソード層２６との距離を広げることができる。このため、アクティブトレンチ１１とカソード層２６とで構成される寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができるので、スナップバックを抑制することができる。また、ＩＧＢＴ領域１０のコンタクト層１４とカソード層２６との距離を広げることもできるので、リカバリー損失を低減することができる。なお本実施の形態５は、実施の形態２～４に適用されてもよい。
＜実施の形態６＞
図６は、本実施の形態６に係る半導体装置の構成を示す断面図である。本実施の形態６の構成は、実施の形態１の構成に第二導電型の不純物層２７が追加された構成と同様である。不純物層２７は、ダイオード領域２０の第二主面側に設けられ、不純物層２７の両側は、カソード層２６に接している。不純物層２７の不純物濃度は、コレクタ層１６の不純物濃度と実質的に同じである。図６では、不純物層２７の数は１つであるが、２つ以上であってもよい。不純物層２７は、バッファ層３と第一電極７ａとに接続されている。このような本実施の形態６の構成によれば、カソード層２６から注入される電子を低減することができるので、リカバリー損失を低減することができる。なお本実施の形態６は、実施の形態１～５に適用されてもよい。
＜実施の形態７＞
図７は、本実施の形態７に係る半導体装置の構成を示す断面図である。本実施の形態７では、実施の形態１の構成において、半導体基板のうち第二電極７ｂが接続された部分の厚さが、半導体基板のうち第一電極７ａが接続された部分の厚さよりも薄くなっている。図７の例では、右側の第二主面の位置が、左側の第二主面の位置よりも上方に位置することにより、半導体基板の右側の部分が左側の部分よりも薄くなっている。このような構成によれば、ダイオード動作時のオン電圧を低減することができる。なお本実施の形態７は、実施の形態２～６に適用されてもよい。
＜実施の形態８＞
図８は、本実施の形態８に係る半導体装置の構成を示す断面図である。本実施の形態８の構成は、実施の形態１の構成に第一絶縁膜である金属間絶縁膜９が追加された構成と同様である。そして、第二電極７ｂが、金属間絶縁膜９を介してカソード層２６の残部分２６ｂに接続されている。
ここで、半導体基板と金属との界面に形成されるショットキーバリア高さが、界面準位等の影響を受けて金属の仕事関数と半導体基板の電子親和力の差と一致しない場合、フェルミレベルピニングが生じる場合がある。これに対して本実施の形態８の構成によれば、半導体基板と金属との間の界面に薄い金属間絶縁膜９が設けられているので、フェルミレベルピニングを緩和することができ、金属の仕事関数によるコンタクト抵抗の制御性を改善することができる。
なお、本実施の形態８は、実施の形態２～７に適用されてもよい。例えば、実施の形態２において、第一電極７ａが、金属間絶縁膜９を介して、コレクタ層１６とカソード層２６の接続部分２６ａとに接続されてもよい。
＜実施の形態９＞
本実施の形態９は、実施の形態１に係る半導体装置（図１参照）などの製造方法である。つまり、第一電極７ａと半導体基板とが、第二電極７ｂを半導体基板の厚み方向にて挟むように構成された半導体装置の製造方法である。
図９は、本実施の形態９に係る半導体装置の製造方法を示すフローチャートである。
まずステップＳ１にて、レジスト塗布及びフォトリソグラフィーなどのマスク処理を用いて、半導体基板の第一主面側の構造を形成する。半導体基板の第一主面側の構造は、例えばゲート電極１１ａなどのドリフト層１よりも第一主面側の構成要素を含む。
ステップＳ２にて、半導体基板の第二主面側を研磨して薄厚化する。
ステップＳ３にて、半導体基板の第二主面側に第一導電型不純物を注入してバッファ層３を形成する。
ステップＳ４にて、図１０に示すように、ＩＧＢＴ領域１０及びダイオード領域２０の半導体基板の第二主面側に第二導電型不純物を注入して、第二導電型の第二導電型不純物層１６１を形成する。
ステップＳ５にて、図１１に示すように、ダイオード領域２０のうち残部分２６ｂに対応する残部分対応領域２０ｂを露出するレジスト６１を、マスク処理を用いて形成する。なお、本実施の形態９では第二部分対応領域は残部分対応領域２０ｂであり、以下でも同様である。
ステップＳ６にて、図１２に示すように、残部分対応領域２０ｂの第二導電型不純物層１６１に、第二導電型不純物層１６１の第二導電型の不純物濃度よりも高い不純物濃度で第一導電型不純物を注入する。これにより、残部分対応領域２０ｂの第二導電型不純物層１６１に、第一導電型の第一導電型不純物層２６１が形成される。
ステップＳ７にて、図１３に示すように、一部が残部分対応領域２０ｂの第一導電型不純物層２６１に接続され、残部がレジスト６１に接続された導電膜６２１を形成する。これにより、残部分対応領域２０ｂにおいて、第二電極７ｂに対応する電極６２ｂが形成される。なお、第二電極７ｂに対応する電極６２ｂは、一連の工程が終了した場合に第二電極７ｂとなる電極である。
ステップＳ８にて、図１４に示すように、レジスト６１と、レジスト６１上の導電膜６２１の残部とを除去する。
ステップＳ９にて、図１５に示すように、バッファ層３、第二導電型不純物層１６１及び第一導電型不純物層２６１を活性化するアニールを行う。ここで、第一導電型不純物層２６１の第一導電型の不純物濃度は、第二導電型不純物層１６１の第二導電型の不純物濃度よりも高いため、アニールによって、第一導電型不純物層２６１が第二導電型不純物層１６１に向かって広がる。これにより、ダイオード領域２０のうち接続部分２６ａに対応する接続部分対応領域２０ａの第二導電型不純物層１６１に、第一導電型不純物層２６１が形成されて、コレクタ層１６及びカソード層２６が形成される。なお、本実施の形態９では第一部分対応領域は接続部分対応領域２０ａであり、以下でも同様である。
ステップＳ１０にて、図１６に示すように、第一電極７ａに対応する電極６２ａが形成される。なお、第一電極７ａに対応する電極６２ａは、一連の工程が終了した場合に第一電極７ａとなる電極である。以上により、半導体装置が完成する。
以上のような本実施の形態９に係る製造方法によれば、一枚のマスクを用いてカソード層２６となる第一導電型不純物層２６１と、第二電極７ｂとなる電極６２ｂとをパターン形成できるため、製造コストを小さくすることができる。
＜実施の形態９の変形例＞
ステップＳ３及びステップＳ４が行われた後にアニールを行うことによって、バッファ層３の活性化と、コレクタ層１６となる第二導電型不純物層１６１の活性化とが行われてもよい。またステップＳ５でダイオード領域２０の残部分対応領域２０ｂを露出するレジスト６１を形成した後に、半導体基板をエッチングしてダイオード領域２０の半導体基板を薄厚化してもよい。
またステップＳ６で斜め注入を行うことにより、レジスト６１の開口の幅よりも広い第一導電型不純物層２６１を形成してもよい。またステップＳ９のアニールによって半導体基板及び電極６２ｂを合金化または窒化してもよい。またステップＳ１０で電極６２ａを形成した後に、電極６２ａの下面を平坦化してもよい。また、ステップＳ１～ステップＳ１０の順序は適宜変更されてもよく、例えばステップＳ９及びステップＳ１０の順序は逆であってもよい。
＜実施の形態１０＞
本実施の形態１０は、実施の形態１に係る半導体装置（図１参照）などの製造方法である。つまり、第一電極７ａと半導体基板とが、第二電極７ｂを半導体基板の厚み方向にて挟むように構成された半導体装置の製造方法である。
図１７は、本実施の形態１０に係る半導体装置の製造方法を示すフローチャートである。
まずステップＳ２１～ステップＳ２４にて、図９のステップＳ１～ステップＳ４と同様の工程が行われ、図１０の構造が得られる。
ステップＳ２５にて、図１８に示すように、ダイオード領域２０のうち残部分対応領域２０ｂを露出する第二絶縁膜６３及びレジスト６１をこの順に形成する。
ステップＳ２６にて、図１９に示すように、残部分対応領域２０ｂの第二導電型不純物層１６１に、第二導電型不純物層１６１の第二導電型の不純物濃度よりも高い不純物濃度で第一導電型不純物を注入する。これにより、残部分対応領域２０ｂの第二導電型不純物層１６１に、第一導電型の第一導電型不純物層２６１が形成される。
ステップＳ２７にて、図２０に示すように、レジスト６１を除去する。
ステップＳ２８にて、図２０に示すように、一部が残部分対応領域２０ｂの第一導電型不純物層２６１に接続され、残部が第二絶縁膜６３に接続された金属膜６２２を形成する。
ステップＳ２９にて、図２１に示すように、金属膜６２２の上記一部と第一導電型不純物層２６１とを合金化するアニールを行うことによって、第二電極７ｂに対応する電極６２ｂを形成する。
ステップＳ３０にて、図２２に示すように、第二絶縁膜６３と未反応の金属膜６２２とを除去する。
ステップＳ３１にて、図２３に示すように、バッファ層３、第二導電型不純物層１６１及び第一導電型不純物層２６１を活性化するアニールを行う。このアニールによって、ダイオード領域２０のうち接続部分対応領域２０ａの第二導電型不純物層１６１に、第一導電型不純物層２６１が形成されて、コレクタ層１６及びカソード層２６が形成される。
ステップＳ３２にて、図２４に示すように、第一電極７ａに対応する電極６２ａが形成される。以上により、半導体装置が完成する。
以上のような本実施の形態１０に係る製造方法によれば、一枚のマスクを用いてカソード層２６となる第一導電型不純物層２６１と、第二電極７ｂとなる電極６２ｂとをパターン形成できるため、製造コストを小さくすることができる。また本実施の形態１０によれば、半導体基板の表面にレジスト６１が接触しないため、半導体基板の清浄度を高めることができる。なお、本実施の形態１０においても、実施の形態９の変形例が適宜適用されてもよい。
＜実施の形態１１＞
本実施の形態１１は、実施の形態２に係る半導体装置（図２参照）などの製造方法である。つまり、第二電極７ｂと半導体基板とが、第一電極７ａを半導体基板の厚み方向にて挟むように構成された半導体装置の製造方法である。
図２５は、本実施の形態１１に係る半導体装置の製造方法を示すフローチャートである。
まずステップＳ４１～ステップＳ４４にて、図９のステップＳ１～ステップＳ４と同様の工程が行われ、図１０の構造が得られる。
ステップＳ４５にて、図２６に示すように、ＩＧＢＴ領域１０及びダイオード領域２０の第二導電型不純物層１６１に接続された導電膜６２３を形成する。
ステップＳ４６にて、図２７に示すように、ダイオード領域２０のうち残部分対応領域２０ｂを露出するレジスト６１を形成する。
ステップＳ４７にて、図２８に示すように、残部分対応領域２０ｂの導電膜６２３を除去して、第一電極７ａに対応する電極６２ａを形成する。
ステップＳ４８にて、図２９に示すように、残部分対応領域２０ｂの第二導電型不純物層１６１に、第二導電型不純物層１６１の第二導電型の不純物濃度よりも高い不純物濃度で第一導電型不純物を注入する。これにより、残部分対応領域２０ｂの第二導電型不純物層１６１に、第一導電型の第一導電型不純物層２６１が形成される。
ステップＳ４９にて、図３０に示すように、レジスト６１を除去する。
ステップＳ５０にて、図３１に示すように、第二電極７ｂに対応する電極６２ｂを形成する。
ステップＳ５１にて、図３２に示すように、バッファ層３、第二導電型不純物層１６１及び第一導電型不純物層２６１を活性化するアニールを行う。このアニールによって、ダイオード領域２０のうち接続部分対応領域２０ａの第二導電型不純物層１６１に、第一導電型不純物層２６１が形成されて、コレクタ層１６及びカソード層２６が形成される。以上により、半導体装置が完成する。
以上のような本実施の形態１１に係る製造方法によれば、一枚のマスクを用いてカソード層２６となる第一導電型不純物層２６１と、第一電極７ａとなる電極６２ａとをパターン形成できるため、製造コストを小さくすることができる。また本実施の形態１１によれば、例えばリフトオフなどのように、レジスト６１上の導電膜を除去する工程を用いないため、電極の剥がれ及びバリの発生を抑制することができる。なお、本実施の形態１１においても、実施の形態９の変形例が適宜適用されてもよい。
＜実施の形態１２＞
本実施の形態１２は、実施の形態１に係る半導体装置（図１参照）などの製造方法である。つまり、第一電極７ａと半導体基板とが、第二電極７ｂを半導体基板の厚み方向にて挟むように構成された半導体装置の製造方法である。
図３３は、本実施の形態１２に係る半導体装置の製造方法を示すフローチャートである。
まずステップＳ６１～ステップＳ６３にて、図９のステップＳ１～ステップＳ３と同様の工程が行われる。
ステップＳ６４にて、図３４に示すように、ダイオード領域２０のうち残部分対応領域２０ｂを露出するＳＵＳ（Steel Use Stainless）マスク６４を第二主面側に形成する。
ステップＳ６５にて、図３５に示すように、残部分対応領域２０ｂの第二主面側に第一導電型不純物を注入して、第一導電型の第一導電型不純物層２６１を形成する。
ステップＳ６６にて、図３６に示すように、一部が第一導電型不純物層２６１に接続され、残部がＳＵＳマスク６４に接続された導電膜６２４を形成する。これにより、残部分対応領域２０ｂにおいて、第二電極７ｂに対応する電極６２ｂが形成される。
ステップＳ６７にて、図３７に示すように、ＳＵＳマスク６４と、ＳＵＳマスク６４上の導電膜６２４の残部とを除去する。
ステップＳ６８にて、図３８に示すように、ＩＧＢＴ領域１０の第二主面側と、ダイオード領域２０のうち接続部分対応領域２０ａの第二主面側とに、第一導電型不純物層２６１の第一導電型の不純物濃度よりも低い不純物濃度で第二導電型不純物を注入する。この注入では、電極６２ｂはマスクとして用いられる。この注入により、ＩＧＢＴ領域１０及び接続部分対応領域２０ａの第二主面側に、第二導電型の第二導電型不純物層１６１が形成される。
ステップＳ６９にて、図３９に示すように、バッファ層３、第二導電型不純物層１６１及び第一導電型不純物層２６１を活性化するアニールを行う。このアニールによって、ダイオード領域２０のうち接続部分対応領域２０ａの第二導電型不純物層１６１に、第一導電型不純物層２６１が形成されて、コレクタ層１６及びカソード層２６が形成される。
ステップＳ７０にて、図４０に示すように、第一電極７ａに対応する電極６２ａが形成される。以上により、半導体装置が完成する。
以上のような本実施の形態１２に係る製造方法によれば、一枚のマスクを用いてカソード層２６となる第一導電型不純物層２６１と、第二電極７ｂとなる電極６２ｂとをパターン形成できるため、製造コストを小さくすることができる。なお、本実施の形態１２においても、実施の形態９の変形例が適宜適用されてもよい。
＜実施の形態１３＞
本実施の形態１３は、実施の形態２に係る半導体装置（図２参照）などの製造方法である。つまり、第二電極７ｂと半導体基板とが、第一電極７ａを半導体基板の厚み方向にて挟むように構成された半導体装置の製造方法である。
図４１は、本実施の形態１３に係る半導体装置の製造方法を示すフローチャートである。
まずステップＳ８１～ステップＳ８３にて、図９のステップＳ１～ステップＳ３と同様の工程が行われる。
ステップＳ８４にて、図４２に示すように、ＩＧＢＴ領域１０と、ダイオード領域２０のうち接続部分対応領域２０ａとを露出するＳＵＳマスク６４を第二主面側に形成する。
ステップＳ８５にて、図４３に示すように、ＩＧＢＴ領域１０の第二主面側と、接続部分対応領域２０ａの第二主面側とに第二導電型不純物を注入して、第二導電型の第二導電型不純物層１６１を形成する。
ステップＳ８６にて、図４４に示すように、一部が第二導電型不純物層１６１に接続され、残部がＳＵＳマスク６４に接続された導電膜６２５を形成する。これにより、ＩＧＢＴ領域１０及び接続部分対応領域２０ａにおいて、第一電極７ａに対応する電極６２ａが形成される。
ステップＳ８７にて、図４５に示すように、ＳＵＳマスク６４と、ＳＵＳマスク６４上の導電膜６２５の残部とを除去する。
ステップＳ８８にて、図４６に示すように、ダイオード領域２０のうち残部分対応領域２０ｂの第二主面側に、第二導電型不純物層１６１の第二導電型の不純物濃度よりも高い不純物濃度で第一導電型不純物を注入する。この注入では、電極６２ａはマスクとして用いられる。この注入により、残部分対応領域２０ｂの第二主面側に、第一導電型の第一導電型不純物層２６１が形成される。
ステップＳ８９にて、図４７に示すように、バッファ層３、第二導電型不純物層１６１及び第一導電型不純物層２６１を活性化するアニールを行う。このアニールによって、ダイオード領域２０のうち接続部分対応領域２０ａの第二導電型不純物層１６１に、第一導電型不純物層２６１が形成されて、コレクタ層１６及びカソード層２６が形成される。
ステップＳ９０にて、図４８に示すように、第二電極７ｂに対応する電極６２ｂが形成される。以上により、半導体装置が完成する。
以上のような本実施の形態１３に係る製造方法によれば、一枚のマスクを用いてコレクタ層１６となる第二導電型不純物層１６１と、第一電極７ａとなる電極６２ａとをパターン形成できるため、製造コストを小さくすることができる。なお、本実施の形態１３においても、実施の形態９の変形例が適宜適用されてもよい。
＜その他について＞
以上で説明された実施の形態にいろいろな変形が可能である。例えば、半導体基板の材料は、通常の珪素（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体であってもよい。半導体基板の材料がワイドバンドギャップ半導体である場合には、高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能となる。
また例えば、半導体基板は、耐圧クラスやＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板、ＭＣＺ（Ｍａｇｎｅｔｉｃ－ｆｉｅｌｄ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）基板、及び、エピタキシャル基板のいずれかなどに限定されない。複数の実施の形態の組み合わせも可能であり、ある実施の形態の一部に別の実施の形態の一部を適用することも可能である。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
７ａ 第一電極、７ｂ 第二電極、７ｃ 保護電極、８ 第三電極、９ 金属間絶縁膜、１０ ＩＧＢＴ領域、１３ エミッタ層、１６ コレクタ層、２０ ダイオード領域、２０ａ 接続部分対応領域、２０ｂ 残部分対応領域、２５ アノード層、２６ カソード層、２６ａ 接続部分、２６ｂ 残部分、２７ 不純物層、５０ 境界領域、６１ レジスト、６２ａ，６２ｂ 電極、６３ 第二絶縁膜、１６１ 第二導電型不純物層、２６１ 第一導電型不純物層、６２１，６２３，６２４，６２５ 導電膜、６２２ 金属膜、６４ ＳＵＳマスク。

Claims (14)

  1. 第一主面と、前記第一主面と逆側の第二主面とを有し、ＩＧＢＴ領域及びダイオード領域が規定された半導体基板と、
    前記ＩＧＢＴ領域の前記第一主面側に設けられた第一導電型のエミッタ層と、
    前記ＩＧＢＴ領域の前記第二主面側に設けられた第二導電型のコレクタ層と、
    前記ダイオード領域の前記第一主面側に設けられた前記第二導電型のアノード層と、
    前記ダイオード領域の前記第二主面側に設けられた前記第一導電型のカソード層と、
    前記コレクタ層と、前記カソード層の前記コレクタ層側の第一部分とに接続された第一電極と、
    前記カソード層の前記第一部分を除く第二部分に接続された第二電極と
    を備え、
    前記第一電極の仕事関数は前記第二電極の仕事関数よりも大きく、
    前記第一電極及び前記第二電極の一方と前記半導体基板とが、前記第一電極及び前記第二電極の他方を前記半導体基板の厚み方向にて挟む、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第一電極及び前記第二電極に関して、前記コレクタ層及び前記カソード層と逆側に設けられた第三電極をさらに備える、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記厚み方向に互いに位置する前記第一電極と前記第二電極との間に設けられた保護電極をさらに備える、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記ＩＧＢＴ領域と前記ダイオード領域との間に境界領域が規定され、
    前記アノード層が、前記境界領域の前記第一主面側に設けられ、
    前記コレクタ層が、前記境界領域の前記第二主面側に設けられている、半導体装置。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ダイオード領域の前記第二主面側に設けられ、両側が前記カソード層に接する前記第二導電型の不純物層をさらに備える、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板のうち前記第二電極が接続された部分の厚さは、前記半導体基板のうち前記第一電極が接続された部分の厚さよりも薄い、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
    第一絶縁膜をさらに備え、
    前記第一電極が、前記第一絶縁膜を介して前記コレクタ層と前記カソード層の前記第一部分とに接続されているか、前記第二電極が、前記第一絶縁膜を介して前記カソード層の前記第二部分に接続されている、半導体装置。
  8. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
    前記第一電極は、
    前記第二電極に沿って突出し、前記半導体基板との間に前記第二電極を挟む突出部分を有する、半導体装置。
  9. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
    前記第二電極は、
    前記第一電極に沿って突出し、前記半導体基板との間に前記第一電極を挟む突出部分を有する、半導体装置。
  10. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記第一電極と前記半導体基板とが、前記第二電極を前記厚み方向にて挟み、
    前記ＩＧＢＴ領域及び前記ダイオード領域の前記第二主面側に前記第二導電型の第二導電型不純物層を形成する工程と、
    前記ダイオード領域のうち前記第二部分に対応する第二部分対応領域を露出するレジストを形成する工程と、
    前記第二部分対応領域の前記第二導電型不純物層に、前記第一導電型の不純物濃度が前記第二導電型不純物層の前記第二導電型の不純物濃度よりも高い前記第一導電型の第一導電型不純物層を形成する工程と、
    一部が前記第二部分対応領域の前記第一導電型不純物層に接続された導電膜を形成することによって、前記第二電極に対応する電極を形成する工程と、
    前記レジストと前記導電膜の残部とを除去する工程と、
    前記ダイオード領域のうち前記第一部分に対応する第一部分対応領域の前記第二導電型不純物層に、前記第一導電型不純物層を形成するアニールを行うことによって、前記コレクタ層及び前記カソード層を形成する工程と、
    前記第一電極に対応する電極を形成する工程と
    を備える、半導体装置の製造方法。
  11. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記第一電極と前記半導体基板とが、前記第二電極を前記厚み方向にて挟み、
    前記ＩＧＢＴ領域及び前記ダイオード領域の前記第二主面側に前記第二導電型の第二導電型不純物層を形成する工程と、
    前記ダイオード領域のうち前記第二部分に対応する第二部分対応領域を露出する第二絶縁膜及びレジストをこの順に形成する工程と、
    前記第二部分対応領域の前記第二導電型不純物層に、前記第一導電型の不純物濃度が前記第二導電型不純物層の前記第二導電型の不純物濃度よりも高い前記第一導電型の第一導電型不純物層を形成する工程と、
    前記レジストを除去する工程と、
    一部が前記第二部分対応領域の前記第一導電型不純物層に接続された金属膜を形成する工程と、
    前記金属膜の前記一部と前記第一導電型不純物層とを合金化するアニールを行うことによって、前記第二電極に対応する電極を形成する工程と、
    前記第二絶縁膜と前記金属膜とを除去する工程と、
    前記ダイオード領域のうち前記第一部分に対応する第一部分対応領域の前記第二導電型不純物層に、前記第一導電型不純物層を形成するアニールを行うことによって、前記コレクタ層及び前記カソード層を形成する工程と、
    前記第一電極に対応する電極を形成する工程と
    を備える、半導体装置の製造方法。
  12. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記第二電極と前記半導体基板とが、前記第一電極を前記厚み方向にて挟み、
    前記ＩＧＢＴ領域及び前記ダイオード領域の前記第二主面側に前記第二導電型の第二導電型不純物層を形成する工程と、
    前記ＩＧＢＴ領域及び前記ダイオード領域の前記第二導電型不純物層に接続された導電膜を形成する工程と、
    前記ダイオード領域のうち前記第二部分に対応する第二部分対応領域を露出するレジストを形成する工程と、
    前記第二部分対応領域の前記導電膜を除去して、前記第一電極に対応する電極を形成する工程と、
    前記第二部分対応領域の前記第二導電型不純物層に、前記第一導電型の不純物濃度が前記第二導電型不純物層の前記第二導電型の不純物濃度よりも高い前記第一導電型の第一導電型不純物層を形成する工程と、
    前記レジストを除去する工程と、
    前記第二電極に対応する電極を形成する工程と、
    前記ダイオード領域のうち前記第一部分に対応する第一部分対応領域の前記第二導電型不純物層に、前記第一導電型不純物層を形成するアニールを行うことによって、前記コレクタ層及び前記カソード層を形成する工程と
    を備える、半導体装置の製造方法。
  13. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記第一電極と前記半導体基板とが、前記第二電極を前記厚み方向にて挟み、
    前記ダイオード領域のうち前記第二部分に対応する第二部分対応領域を露出するＳＵＳマスクを前記第二主面側に形成する工程と、
    前記第二部分対応領域の前記第二主面側に前記第一導電型の第一導電型不純物層を形成する工程と、
    一部が前記第一導電型不純物層に接続された導電膜を形成することによって、前記第二電極に対応する電極を形成する工程と、
    前記ＳＵＳマスクと前記導電膜の残部とを除去する工程と、
    前記ＩＧＢＴ領域の前記第二主面側と、前記ダイオード領域のうち前記第一部分に対応する第一部分対応領域の前記第二主面側とに、前記第二導電型の不純物濃度が前記第一導電型不純物層の前記第一導電型の不純物濃度よりも低い前記第二導電型の第二導電型不純物層を形成する工程と、
    前記ダイオード領域のうち前記第一部分対応領域の前記第二導電型不純物層に、前記第一導電型不純物層を形成するアニールを行うことによって、前記コレクタ層及び前記カソード層を形成する工程と、
    前記第一電極に対応する電極を形成する工程と
    を備える、半導体装置の製造方法。
  14. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記第二電極と前記半導体基板とが、前記第一電極を前記厚み方向にて挟み、
    前記ＩＧＢＴ領域と、前記ダイオード領域のうち前記第一部分に対応する第一部分対応領域とを露出するＳＵＳマスクを前記第二主面側に形成する工程と、
    前記ＩＧＢＴ領域の前記第二主面側と、前記第一部分対応領域の前記第二主面側とに前記第二導電型の第二導電型不純物層を形成する工程と、
    一部が前記第二導電型不純物層に接続された導電膜を形成することによって、前記第一電極に対応する電極を形成する工程と、
    前記ＳＵＳマスクと前記導電膜の残部とを除去する工程と、
    前記ダイオード領域のうち前記第二部分に対応する第二部分対応領域の前記第二主面側に、前記第一導電型の不純物濃度が前記第二導電型不純物層の前記第二導電型の不純物濃度よりも高い前記第一導電型の第一導電型不純物層を形成する工程と、
    前記ダイオード領域のうち前記第一部分対応領域の前記第二導電型不純物層に、前記第一導電型不純物層を形成するアニールを行うことによって、前記コレクタ層及び前記カソード層を形成する工程と、
    前記第二電極に対応する電極を形成する工程と
    を備える、半導体装置の製造方法。
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