CN116031257A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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西康一
田中香次
曾根田真也
本田成人
武田直幸
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Abstract

涉及半导体装置及半导体装置的制造方法。目的在于提供能够减小芯片尺寸的技术。半导体装置具有第一电极和第二电极。第一电极与集电极层、阴极层的集电极层侧的第一部分连接。第二电极与阴极层的除了第一部分的第二部分连接。第一电极的功函数大于第二电极的功函数，第一电极及第二电极中的一者与半导体基板在半导体基板的厚度方向上夹着第一电极及第二电极中的另一者。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
存在IGBT区域和二极管区域被设置于一个半导体基板的半导体装置。就这样的半导体装置而言，提出了通过在p型集电极层及n型阴极层形成功函数彼此不同的两个电极，从而将对p型集电极层和n型阴极层这两者的接触电阻降低的技术(例如专利文献1)。
专利文献1：日本专利第5724887号公报
就上述那样的半导体装置而言，设置与n型阴极层进行欧姆接触的金属也与p型集电极层接触的区域。但是，该区域如既不作为IGBT进行动作也不作为二极管进行动作的无效区域那样起作用，因此存在芯片尺寸变大这样的问题。
发明内容
因此，本发明就是鉴于上述问题而提出的，其目的在于，提供能够减小芯片尺寸的技术。
本发明涉及的半导体装置具有：半导体基板，其具有第一主面和与所述第一主面相反侧的第二主面，在该半导体基板规定了IGBT
区域及二极管区域；第一导电型的发射极层，其设置于所述IGBT区域的所述第一主面侧；第二导电型的集电极层，其设置于所述IGBT区域的所述第二主面侧；所述第二导电型的阳极层，其设置于所述二极管区域的所述第一主面侧；所述第一导电型的阴极层，其设置于所述二极管区域的所述第二主面侧；第一电极，其与所述集电极层、所述阴极层的所述集电极层侧的第一部分连接；以及第二电极，其与所述阴极层的除了所述第一部分以外的第二部分连接，所述第一电极的功函数大于所述第二电极的功函数，所述第一电极及所述第二电极中的一者与所述半导体基板在所述半导体基板的厚度方向上夹着所述第一电极及所述第二电极中的另一者。
发明的效果
根据本发明，第一电极与集电极层以及阴极层的第一部分连接，第二电极与阴极层的第二部分连接。根据这样的结构，能够减小芯片尺寸。
附图说明
图1是表示实施方式1涉及的半导体装置的结构的剖视图。
图2是表示实施方式2涉及的半导体装置的结构的剖视图。
图3是表示实施方式3涉及的半导体装置的结构的剖视图。
图4是表示实施方式4涉及的半导体装置的结构的剖视图。
图5是表示实施方式5涉及的半导体装置的结构的剖视图。
图6是表示实施方式6涉及的半导体装置的结构的剖视图。
图7是表示实施方式7涉及的半导体装置的结构的剖视图。
图8是表示实施方式8涉及的半导体装置的结构的剖视图。
图9是表示实施方式9涉及的半导体装置的制造方法的流程图。
图10是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图11是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图12是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图13是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图14是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图15是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图16是表示实施方式9涉及的半导体装置的制造方法的剖视图。
图17是表示实施方式10涉及的半导体装置的制造方法的流程图。
图18是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图19是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图20是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图21是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图22是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图23是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图24是表示实施方式10涉及的半导体装置的制造方法的剖视图。
图25是表示实施方式11涉及的半导体装置的制造方法的流程图。
图26是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图27是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图28是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图29是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图30是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图31是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图32是表示实施方式11涉及的半导体装置的制造方法的剖视图。
图33是表示实施方式12涉及的半导体装置的制造方法的流程图。
图34是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图35是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图36是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图37是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图38是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图39是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图40是表示实施方式12涉及的半导体装置的制造方法的剖视图。
图41是表示实施方式13涉及的半导体装置的制造方法的流程图。
图42是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图43是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图44是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图45是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图46是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图47是表示实施方式13涉及的半导体装置的制造方法的剖视图。
图48是表示实施方式13涉及的半导体装置的制造方法的剖视图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。下面各实施方式中说明的特征只是例示，并非全部特征都是必需的。另外，在下面所示的说明中，在多个实施方式中对相同结构要素标注相同或类似的标号，主要对不同的结构要素进行说明。另外，在下面所记载的说明中，“上”、“下”、“左”、“右”、“表”或“背”等特定位置及方向并非必须与实际实施时的位置及方向一致。另外，某个部分比另一部分浓度高是指例如，某个部分的浓度的平均值比另一部分的浓度的平均值高。相反，某个部分比另一部分浓度低是指例如，某个部分的浓度的平均值比另一部分的浓度的平均值低。
另外，下面，以第一导电型为n型，第二导电型为p型进行说明，但也可以是第一导电型为p型，第二导电型为n型。
<实施方式1>
图1是表示本实施方式1涉及的半导体装置的结构的剖视图。图1的半导体装置具有半导体基板，该半导体基板具有第一主面(在图1中为上表面)、与第一主面相反侧的第二主面(在图1中为下表面)。
在半导体基板规定了具有IGBT功能的IGBT区域10、具有二极管功能的二极管区域20。在俯视观察时，IGBT区域10及二极管区域20也可以设置为交替地排列的条带状，在IGBT区域10内也可以将多个二极管区域20设置为岛状。在将包含IGBT区域10及二极管区域20的单元区域、设置有各种焊盘的焊盘区域合起来的区域的周围，设置用于半导体装置101的耐压保持的末端区域30。
图1的半导体装置在IGBT区域10及二极管区域20具有第一导电型的漂移层1、第一导电型的缓冲层3、层间绝缘膜4、发射极电极6。
漂移层1设置于半导体基板的第一主面和第二主面之间。漂移层1为作为第一导电型杂质具有例如砷或磷等的半导体层，该第一导电型杂质的浓度例如为1.0E+12/cm3～1.0E+15/cm3。
缓冲层3与漂移层1相比设置于第二主面侧。缓冲层3是为了对在半导体装置成为断开状态时从基极层15延伸至第二主面侧的耗尽层击穿进行抑制而设置的。缓冲层3为作为第一导电型杂质具有例如磷(P)及质子(H+)中的至少任意者的半导体层，该第一导电型杂质的浓度例如为1.0E+12/cm3～1.0E+18/cm3。缓冲层3的第一导电型的杂质浓度比漂移层1的第一导电型的杂质浓度高。此外，也可以在图1的缓冲层3设置漂移层1。
层间绝缘膜4与半导体基板的第一主面连接，在层间绝缘膜4设置有将半导体基板露出的开口。发射极电极6经由层间绝缘膜4的开口与半导体基板电连接。发射极电极6例如可以是由铝硅合金(Al-Si类合金)等铝合金构成的电极，也可以是在利用铝合金形成的电极之上通过化学镀或电镀形成了镀膜的由多层金属膜构成的电极。
此外，在层间绝缘膜4的开口内的发射极电极6与半导体基板之间也可以设置由包含钛(Ti)的导体构成的阻挡金属。另外，也可以在无法由发射极电极6进行良好的填埋的区域设置填埋性良好的钨膜，在该钨膜之上设置发射极电极6。
图1的半导体装置在IGBT区域10具有第一导电型的载流子积蓄层2、第二导电型的基极层15、第一导电型的发射极层13、第二导电型的接触层14、栅极电极11a、栅极绝缘膜11b、第二导电型的集电极层16。
载流子积蓄层2与漂移层1相比设置于第一主面侧。载流子积蓄层2是为了减小在IGBT区域10流过电流时的通电损耗而设置的。载流子积蓄层2为作为第一导电型杂质具有例如砷或磷等的半导体层，该第一导电型杂质的浓度例如为1.0E+13/cm3～1.0E+17/cm3。载流子积蓄层2的第一导电型的杂质浓度比漂移层1的第一导电型的杂质浓度高。此外，也可以在图1的载流子积蓄层2设置漂移层1。
基极层15与载流子积蓄层2相比设置于第一主面侧。基极层15为作为第二导电型杂质具有例如硼或铝等的半导体层，该第二导电型杂质的浓度例如为1.0E+12/cm3～1.0E+19/cm3。
发射极层13及接触层14与基极层15相比设置于第一主面侧，在图1的例子中构成半导体基板的第一主面。发射极层13为作为第一导电型杂质具有例如砷或磷等的半导体层，该第一导电型杂质的浓度例如为1.0E+17/cm3～1.0E+20/cm3。接触层14为作为第二导电型杂质具有例如硼或铝等的半导体层，该第二导电型杂质的浓度例如为1.0E+15/cm3～1.0E+20/cm3。接触层14的第二导电型的杂质浓度比基极层15的第二导电型的杂质浓度高。此外，也可以在图1的接触层14设置基极层15。另外,也可以将发射极层13及接触层14沿有源沟槽11的延伸设置方向交替地设置。
在半导体基板设置有从第一主面将发射极层13、基极层15及载流子积蓄层2贯穿而到达漂移层1的有源沟槽11。栅极绝缘膜11b与发射极层13、基极层15及载流子积蓄层2接触。栅极电极11a隔着栅极绝缘膜11b设置于有源沟槽11的内壁。有时将上述栅极电极11a和栅极绝缘膜11b合在一起称为有源沟槽11。如果将栅极驱动电压施加于栅极电极11a，则在与有源沟槽11的栅极绝缘膜11b接触的基极层15形成沟道。
集电极层16与缓冲层3相比设置于第二主面侧，在图1的例子中构成半导体基板的第二主面。集电极层16为作为第二导电型杂质具有例如硼或铝等的半导体层，该第二导电型杂质的浓度例如为1.0E+16/cm3～1.0E+20/cm3。集电极层16也可以设置为一部分从IGBT区域10伸出到二极管区域20。
图1的半导体装置在二极管区域20具有二极管沟槽21、第二导电型的阳极层25、第二导电型的接触层24、第一导电型的阴极层26。
阳极层25与漂移层1相比设置于第一主面侧。阳极层25为作为第二导电型杂质具有例如硼或铝等的半导体层，该第二导电型杂质的浓度例如为1.0E+12/cm3～1.0E+19/cm3。此外，在阳极层25和漂移层1之间也可以设置与IGBT区域10的载流子积蓄层2对应的半导体层。
接触层24与阳极层25相比设置于第一主面侧，在图1的例子中构成半导体基板的第一主面。接触层24为作为第二导电型杂质具有例如硼或铝等的半导体层，该第二导电型杂质的浓度例如为1.0E+15/cm3～1.0E+20/cm3。接触层24的第二导电型的杂质浓度比阳极层25的第二导电型的杂质浓度高。此外，也可以在图1的接触层24设置阳极层25。另外，接触层24及阳极层25在二极管沟槽21的延伸设置方向上交替地设置。
在二极管区域20的半导体基板设置有具有与IGBT区域10的有源沟槽11的栅极电极11a及栅极绝缘膜11b相同的导体部及绝缘膜的二极管沟槽21。二极管沟槽21从第一主面将接触层24及阳极层25贯穿而到达漂移层1。二极管沟槽21的导体部例如与发射极电极6电连接。
阴极层26与缓冲层3相比设置于第二主面侧。阴极层26为作为第一导电型杂质具有例如砷或磷等的半导体层，该第一导电型杂质的浓度例如为1.0E+16/cm3～1.0E+21/cm3。
图1的半导体装置具有第一电极7a和第二电极7b。此外，有时将第一电极7a和第二电极7b合在一起称为集电极(collector)电极(electrode)7。
第一电极7a与集电极层16、阴极层26的集电极层16侧的第一部分即连接部分26a连接。第一电极7a的材料使用例如铝(Al)等金属。
第二电极7b与阴极层26的除了连接部分26a的第二部分即其余部分26b连接。第二电极7b的材料使用例如钛(Ti)等金属。
这里，在本实施方式1中，第一电极7a的功函数大于第二电极7b的功函数。由此，能够减小第一电极7a和第二导电型的集电极层16的接触电阻，能够减小第二电极7b和第一导电型的阴极层26的接触电阻。即，由于在集电极层16及阴极层26的每一者的下侧设置有具有恰当的功函数的电极，因此能够减小接触电阻。
另外，在本实施方式1中，第一电极7a与阴极层26的连接部分26a连接，第一电极7a与阴极层26进行肖特基接合。由此，在二极管动作时从连接部分26a排出空穴，由此能够减小恢复损耗。另外，由于能够减小既不作为IGBT进行动作又不作为二极管进行动作的无效区域，因此能够减小芯片尺寸。
另外，在本实施方式1中，第一电极7a及第二电极7b中的一者与半导体基板在半导体基板的厚度方向上夹着第一电极7a及第二电极7b中的另一者。在图1的例子中，第一电极7a具有沿第二电极7b凸出，与半导体基板之间夹着第二电极7b的凸出部分。根据这样的结构，能够对第二电极7b表面的氧化进行抑制。
此外，在第一主面侧形成的IGBT区域10及二极管区域20的构造并不限于上述情况，例如，也可以是平面型栅极构造，还可以是一体型构造。另外，在IGBT区域10也可以设置有具有与二极管沟槽21相同的结构，与栅极电极11a对应的导体部与发射极电极6电连接的哑沟槽。
<实施方式2>
图2是表示本实施方式2涉及的半导体装置的结构的剖视图。本实施方式2也与实施方式1相同地，第一电极7a的功函数大于第二电极7b的功函数，第一电极7a与阴极层26的连接部分26a连接。由此，能够减小接触电阻及无效区域。
另外，本实施方式2也与实施方式1相同地，第一电极7a及第二电极7b中的一者与半导体基板在半导体基板的厚度方向上夹着第一电极7a及第二电极7b中的另一者。但是，在图2的例子中，第二电极7b具有沿第一电极7a凸出，与半导体基板之间夹着第一电极7a的凸出部分。根据这样的结构，能够对第一电极7a表面的氧化进行抑制。
<实施方式3>
图3是表示本实施方式3涉及的半导体装置的结构的剖视图。本实施方式3的结构与向实施方式1的结构追加了第三电极8的结构相同。相对于第一电极7a及第二电极7b，第三电极8设置于与集电极层16及阴极层26相反侧。在图3的例子中，第三电极8与第一电极7a连接。
第三电极8在将半导体装置安装于未图示的基板时，例如经由焊料或银(Ag)膏与该基板的铜(Cu)等金属部分接合。根据这样的结构，能够通过第一电极7a及第二电极7b的材料对相对于半导体基板的接触电阻进行控制，能够通过第三电极8的材料对相对于基板的接合强度进行控制，能够使这些控制彼此独立地进行。另外，能够对第一电极7a的氧化进行抑制。
此外，第三电极8可以是一个金属层，也可以是多个金属层。另外，以上，向实施方式1的结构追加了第三电极8，但也可以是向实施方式2的结构追加第三电极8的结构。即，在实施方式2中，第三电极8也可以与第二电极7b连接。在该情况下，能够对第二电极7b的氧化进行抑制。
<实施方式4>
图4是表示本实施方式4涉及的半导体装置的结构的剖视图。本实施方式4的结构与向实施方式1的结构追加了保护电极7c的结构相同。保护电极7c设置于彼此位于厚度方向上的第一电极7a和第二电极7b之间。在图4的例子中，在第二电极7b的下侧设置有保护电极7c。
这里，在形成第二电极7b后至形成第一电极7a为止的期间，有时通过药液、等离子体等对半导体基板的第二主面进行处理。在该情况下，对第二主面的处理有时对第二电极7b造成不良影响。相对于此，根据本实施方式4的结构，通过保护电极7c能够保护第二电极7b不受上述处理的损害。
此外，以上，向实施方式1的结构追加了保护电极7c，但也可以是向实施方式2的结构追加保护电极7c的结构。即，在实施方式2中，也可以在第一电极7a的下侧设置保护电极7c。另外，也可以将本实施方式4应用于实施方式3。
<实施方式5>
图5是表示本实施方式5涉及的半导体装置的结构的剖视图。本实施方式5的结构为，在实施方式1的结构的IGBT区域10和二极管区域20之间规定了边界区域50。而且，阳极层25设置于边界区域50的第一主面侧，集电极层16设置于边界区域50的第二主面侧。
根据这样的本实施方式5的结构，能够扩大IGBT区域10的有源沟槽11和阴极层26之间的距离。因此，能够对由有源沟槽11和阴极层26构成的寄生n型MOSFET的动作进行抑制，所以能够对骤回进行抑制。另外，也能够扩大IGBT区域10的接触层14和阴极层26之间的距离，因此能够减小恢复损耗。此外，也可以将本实施方式5应用于实施方式2～4。
<实施方式6>
图6是表示本实施方式6涉及的半导体装置的结构的剖视图。本实施方式6的结构与向实施方式1的结构追加了第二导电型的杂质层27的结构相同。杂质层27设置于二极管区域20的第二主面侧，杂质层27的两侧与阴极层26接触。杂质层27的杂质浓度与集电极层16的杂质浓度实质上相同。在图6中，杂质层27的数量为1个，但也可以大于或等于两个。杂质层27与缓冲层3以及第一电极7a连接。根据这样的本实施方式6的结构，能够减小从阴极层26注入的电子，因此能够减小恢复损耗。此外，也可以将本实施方式6应用于实施方式1～5。
<实施方式7>
图7是表示本实施方式7涉及的半导体装置的结构的剖视图。在本实施方式7中，是在实施方式1的结构的基础上，半导体基板中的连接有第二电极7b的部分的厚度比半导体基板中的连接有第一电极7a的部分的厚度薄。在图7的例子中，右侧的第二主面的位置与左侧的第二主面的位置相比位于上方，由此半导体基板的右侧的部分比左侧的部分薄。根据这样的结构，能够减小二极管动作时的接通电压。此外，也可以将本实施方式7应用于实施方式2～6。
<实施方式8>
图8是表示本实施方式8涉及的半导体装置的结构的剖视图。本实施方式8的结构与向实施方式1的结构追加了第一绝缘膜即金属间绝缘膜9的结构相同。而且，第二电极7b经由金属间绝缘膜9与阴极层26的其余部分26b连接。
这里，在半导体基板和金属的界面形成的肖特基势垒高度受到界面态等的影响而与金属的功函数和半导体基板的电子亲和力之差不一致的情况下，有时会产生费米能级钉扎。相对于此，根据本实施方式8的结构，在半导体基板与金属之间的界面设置有薄的金属间绝缘膜9，因此能够缓和费米能级钉扎，能够改善由金属的功函数造成的接触电阻的控制性。
此外，也可以将本实施方式8应用于实施方式2～7。例如，在实施方式2中，也可以是第一电极7a经由金属间绝缘膜9与集电极层16以及阴极层26的连接部分26a连接。
<实施方式9>
本实施方式9为实施方式1涉及的半导体装置(参照图1)等的制造方法。即，是以第一电极7a和半导体基板在半导体基板的厚度方向上夹着第二电极7b的方式构成的半导体装置的制造方法。
图9是表示本实施方式9涉及的半导体装置的制造方法的流程图。
首先，在步骤S1中，使用抗蚀剂涂敷及光刻等掩模处理，形成半导体基板的第一主面侧的构造。半导体基板的第一主面侧的构造包含例如栅电极11a等比漂移层1更靠第一主面侧的结构要素。
在步骤S2中，对半导体基板的第二主面侧进行研磨而使其薄化。
在步骤S3中，对半导体基板的第二主面侧注入第一导电型杂质而形成缓冲层3。
在步骤S4中，如图10所示，对IGBT区域10及二极管区域20的半导体基板的第二主面侧注入第二导电型杂质，形成第二导电型的第二导电型杂质层161。
在步骤S5中，如图11所示，使用掩模处理形成抗蚀层61，该抗蚀层61使二极管区域20中的与其余部分26b对应的其余部分对应区域20b露出。此外，在本实施方式9中，第二部分对应区域为其余部分对应区域20b，下面也相同。
在步骤S6中，如图12所示，以比第二导电型杂质层161的第二导电型的杂质浓度高的杂质浓度将第一导电型杂质注入至其余部分对应区域20b的第二导电型杂质层161。由此，在其余部分对应区域20b的第二导电型杂质层161形成第一导电型的第一导电型杂质层261。
在步骤S7中，如图13所示，形成一部分与其余部分对应区域20b的第一导电型杂质层261连接，其余部分与抗蚀层61连接的导电膜621。由此，在其余部分对应区域20b形成与第二电极7b对应的电极62b。此外，与第二电极7b对应的电极62b为在一系列工序结束的情况下成为第二电极7b的电极。
在步骤S8中，如图14所示，将抗蚀层61、抗蚀层61之上的导电膜621的其余部分除去。
在步骤S9中，如图15所示，进行使缓冲层3、第二导电型杂质层161及第一导电型杂质层261激活的退火。这里，由于第一导电型杂质层261的第一导电型的杂质浓度比第二导电型杂质层161的第二导电型的杂质浓度高，因此通过退火使第一导电型杂质层261向第二导电型杂质层161扩展。由此，在二极管区域20中的与连接部分26a对应的连接部分对应区域20a的第二导电型杂质层161形成第一导电型杂质层261，形成集电极层16及阴极层26。此外，在本实施方式9中，第一部分对应区域为连接部分对应区域20a，下面也相同。
在步骤S10中，如图16所示，形成与第一电极7a对应的电极62a。此外，与第一电极7a对应的电极62a为在一系列工序结束的情况下成为第一电极7a的电极。由此，半导体装置完成。
根据以上那样的本实施方式9涉及的制造方法，能够使用一张掩模使成为阴极层26的第一导电型杂质层261和成为第二电极7b的电极62b形成图案，因此能够减小制造成本。
<实施方式9的变形例>
也可以通过在进行了步骤S3及步骤S4后进行退火，从而进行缓冲层3的激活、成为集电极层16的第二导电型杂质层161的激活。另外，也可以在步骤S5中形成了使二极管区域20的其余部分对应区域20b露出的抗蚀层61后，对半导体基板进行蚀刻而使二极管区域20的半导体基板薄化。
另外，也可以通过在步骤S6中进行倾斜注入，从而形成比抗蚀层61的开口宽度宽的第一导电型杂质层261。另外，也可以通过步骤S9的退火使半导体基板及电极62b合金化或氮化。另外，在步骤S10中形成了电极62a后使电极62a的下表面平坦化。另外，步骤S1～步骤S10的顺序也可以适当变更，例如，步骤S9及步骤S10的顺序也可以是相反的。
<实施方式10>
本实施方式10为实施方式1涉及的半导体装置(参照图1)等的制造方法。即，是以第一电极7a和半导体基板在半导体基板的厚度方向上夹着第二电极7b的方式构成的半导体装置的制造方法。
图17是表示本实施方式10涉及的半导体装置的制造方法的流程图。
首先，在步骤S21～步骤S24中，进行与图9的步骤S1～步骤S4相同的工序，得到图10的构造。
在步骤S25中，如图18所示，依次形成使二极管区域20中的其余部分对应区域20b露出的第二绝缘膜63及抗蚀层61。
在步骤S26中，如图19所示，以比第二导电型杂质层161的第二导电型的杂质浓度高的杂质浓度将第一导电型杂质注入至其余部分对应区域20b的第二导电型杂质层161。由此，在其余部分对应区域20b的第二导电型杂质层161形成第一导电型的第一导电型杂质层261。
在步骤S27中，如图20所示，将抗蚀层61除去。
在步骤S28中，如图20所示，形成一部分与其余部分对应区域20b的第一导电型杂质层261连接，其余部分与第二绝缘膜63连接的金属膜622。
在步骤S29中，如图21所示，通过进行使金属膜622的上述一部分和第一导电型杂质层261合金化的退火，形成与第二电极7b对应的电极62b。
在步骤S30中，如图22所示，将第二绝缘膜63和未反应的金属膜622除去。
在步骤S31中，如图23所示，进行使缓冲层3、第二导电型杂质层161及第一导电型杂质层261激活的退火。通过该退火，在二极管区域20中的连接部分对应区域20a的第二导电型杂质层161形成第一导电型杂质层261，形成集电极层16及阴极层26。
在步骤S32中，如图24所示，形成与第一电极7a对应的电极62a。由此，半导体装置完成。
根据以上那样的本实施方式10涉及的制造方法，能够使用一张掩模使成为阴极层26的第一导电型杂质层261和成为第二电极7b的电极62b形成图案，因此能够减小制造成本。另外，根据本实施方式10，由于抗蚀层61未与半导体基板的表面接触，因此能够提高半导体基板的洁净度。此外，在本实施方式10中也可以适当应用实施方式9的变形例。
<实施方式11>
本实施方式11为实施方式2涉及的半导体装置(参照图2)等的制造方法。即，是以第二电极7b和半导体基板在半导体基板的厚度方向上夹着第一电极7a的方式构成的半导体装置的制造方法。
图25是表示本实施方式11涉及的半导体装置的制造方法的流程图。
首先，在步骤S41～步骤S44中，进行与图9的步骤S1～步骤S4相同的工序，得到图10的构造。
在步骤S45中，如图26所示，形成与IGBT区域10及二极管区域20的第二导电型杂质层161连接的导电膜623。
在步骤S46中，如图27所示，形成使二极管区域20中的其余部分对应区域20b露出的抗蚀层61。
在步骤S47中，如图28所示，将其余部分对应区域20b的导电膜623除去，形成与第一电极7a对应的电极62a。
在步骤S48中，如图29所示，以比第二导电型杂质层161的第二导电型的杂质浓度高的杂质浓度将第一导电型杂质注入至其余部分对应区域20b的第二导电型杂质层161。由此，在其余部分对应区域20b的第二导电型杂质层161形成第一导电型的第一导电型杂质层261。
在步骤S49中，如图30所示，将抗蚀层61除去。
在步骤S50中，如图31所示，形成与第二电极7b对应的电极62b。
在步骤S51中，如图32所示，进行使缓冲层3、第二导电型杂质层161及第一导电型杂质层261激活的退火。通过该退火，在二极管区域20中的连接部分对应区域20a的第二导电型杂质层161形成第一导电型杂质层261，形成集电极层16及阴极层26。由此，半导体装置完成。
根据以上那样的本实施方式11涉及的制造方法，能够使用一张掩模使成为阴极层26的第一导电型杂质层261和成为第一电极7a的电极62a形成图案，因此能够减小制造成本。另外，根据本实施方式11，由于不使用例如剥离等那样将抗蚀层61之上的导电膜除去的工序，因此能够对电极的脱落及毛刺的产生进行抑制。此外，在本实施方式11中也可以适当应用实施方式9的变形例。
<实施方式12>
本实施方式12为实施方式1涉及的半导体装置(参照图1)等的制造方法。即，是以第一电极7a和半导体基板在半导体基板的厚度方向上夹着第二电极7b的方式构成的半导体装置的制造方法。
图33是表示本实施方式12涉及的半导体装置的制造方法的流程图。
首先，在步骤S61～步骤S63中，进行与图9的步骤S1～步骤S3相同的工序。
在步骤S64中，如图34所示，在第二主面侧形成使二极管区域20中的其余部分对应区域20b露出的SUS(Steel Use Stainless)掩模64。
在步骤S65中，如图35所示，对其余部分对应区域20b的第二主面侧注入第一导电型杂质，形成第一导电型的第一导电型杂质层261。
在步骤S66中，如图36所示，形成一部分与第一导电型杂质层261连接，其余部分与SUS掩模64连接的导电膜624。由此，在其余部分对应区域20b形成与第二电极7b对应的电极62b。
在步骤S67中，如图37所示，将SUS掩模64、SUS掩模64之上的导电膜624的其余部分除去。
在步骤S68中，如图38所示，对IGBT区域10的第二主面侧、二极管区域20中的连接部分对应区域20a的第二主面侧，以比第一导电型杂质层261的第一导电型的杂质浓度低的杂质浓度注入第二导电型杂质。在该注入中，将电极62b用作掩模。通过该注入，在IGBT区域10及连接部分对应区域20a的第二主面侧形成第二导电型的第二导电型杂质层161。
在步骤S69中，如图39所示，进行使缓冲层3、第二导电型杂质层161及第一导电型杂质层261激活的退火。通过该退火，在二极管区域20中的连接部分对应区域20a的第二导电型杂质层161形成第一导电型杂质层261，形成集电极层16及阴极层26。
在步骤S70中，如图40所示，形成与第一电极7a对应的电极62a。由此，半导体装置完成。
根据以上那样的本实施方式12涉及的制造方法，能够使用一张掩模使成为阴极层26的第一导电型杂质层261和成为第二电极7b的电极62b形成图案，因此能够减小制造成本。此外，在本实施方式12中也可以适当应用实施方式9的变形例。
<实施方式13>
本实施方式13为实施方式2涉及的半导体装置(参照图2)等的制造方法。即，是以第二电极7b和半导体基板在半导体基板的厚度方向上夹着第一电极7a的方式构成的半导体装置的制造方法。
图41是表示本实施方式13涉及的半导体装置的制造方法的流程图。
首先，在步骤S81～步骤S83中，进行与图9的步骤S1～步骤S3相同的工序。
在步骤S84中，如图42所示，在第二主面侧形成使IGBT区域10、二极管区域20中的连接部分对应区域20a露出的SUS掩模64。
在步骤S85中，如图43所示，对IGBT区域10的第二主面侧、连接部分对应区域20a的第二主面侧注入第二导电型杂质，形成第二导电型的第二导电型杂质层161。
在步骤S86中，如图44所示，形成一部分与第二导电型杂质层161连接，其余部分与SUS掩模64连接的导电膜625。由此，在IGBT区域10及连接部分对应区域20a形成与第一电极7a对应的电极62a。
在步骤S87中，如图45所示，将SUS掩模64、SUS掩模64之上的导电膜625的其余部分除去。
在步骤S88中，如图46所示，对二极管区域20中的其余部分对应区域20b的第二主面侧，以比第二导电型杂质层161的第二导电型的杂质浓度高的杂质浓度注入第一导电型杂质。在该注入中，将电极62a用作掩模。通过该注入，在其余部分对应区域20b的第二主面侧形成第一导电型的第一导电型杂质层261。
在步骤S89中，如图47所示，进行使缓冲层3、第二导电型杂质层161及第一导电型杂质层261激活的退火。通过该退火，在二极管区域20中的连接部分对应区域20a的第二导电型杂质层161形成第一导电型杂质层261，形成集电极层16及阴极层26。
在步骤S90中，如图48所示，形成与第二电极7b对应的电极62b。由此，半导体装置完成。
根据以上那样的本实施方式13涉及的制造方法，能够使用一张掩模使成为集电极层16的第二导电型杂质层161和成为第一电极7a的电极62a形成图案，因此能够减小制造成本。此外，在本实施方式13中也可以适当应用实施方式9的变形例。
<其它>
以上说明过的实施方式能够进行各种各样的变形。例如，半导体基板的材料可以是通常的硅(Si)，也可以是碳化硅(SiC)、氮化镓(GaN)、金刚石等宽带隙半导体。在半导体基板的材料为宽带隙半导体的情况下，能够实现高温下及高电压下的稳定动作及通断速度的高速化。
另外，例如，半导体基板不限于耐压等级、FZ(Floating Zone)基板、MCZ(Magnetic－field applied CZochralki)基板及外延基板中的任意者等。也可以是多个实施方式的组合，也可以将其它实施方式的一部分应用于某个实施方式的一部分。
此外，可以将各实施方式及各变形例自由地组合，或对各实施方式及各变形例适当进行变形、省略。
标号的说明
7a第一电极，7b第二电极，7c保护电极，8第三电极，9金属间绝缘膜，10IGBT区域，13发射极层，16集电极层，20二极管区域，20a连接部分对应区域，20b其余部分对应区域，25阳极层，26阴极层，26a连接部分，26b其余部分，27杂质层，50边界区域，61抗蚀层，62a、62b电极，63第二绝缘膜，161第二导电型杂质层，261第一导电型杂质层，621、623、624、625导电膜，622金属膜，64SUS掩模。

Claims (14)

1.一种半导体装置，其具有：
半导体基板，其具有第一主面和与所述第一主面相反侧的第二主面，在该半导体基板规定了IGBT区域及二极管区域；
第一导电型的发射极层，其设置于所述IGBT区域的所述第一主面侧；
第二导电型的集电极层，其设置于所述IGBT区域的所述第二主面侧；
所述第二导电型的阳极层，其设置于所述二极管区域的所述第一主面侧；
所述第一导电型的阴极层，其设置于所述二极管区域的所述第二主面侧；
第一电极，其与所述集电极层、所述阴极层的所述集电极层侧的第一部分连接；以及
第二电极，其与所述阴极层的除了所述第一部分以外的第二部分连接，
所述第一电极的功函数大于所述第二电极的功函数，
所述第一电极及所述第二电极中的一者与所述半导体基板在所述半导体基板的厚度方向上夹着所述第一电极及所述第二电极中的另一者。
2.根据权利要求1所述的半导体装置，其中，
还具有第三电极，相对于所述第一电极及所述第二电极，该第三电极设置于与所述集电极层及所述阴极层相反侧。
3.根据权利要求1或2所述的半导体装置，其中，
还具有保护电极，该保护电极设置于彼此位于所述厚度方向上的所述第一电极和所述第二电极之间。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
在所述IGBT区域和所述二极管区域之间规定了边界区域，
所述阳极层设置于所述边界区域的所述第一主面侧，
所述集电极层设置于所述边界区域的所述第二主面侧。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
还具有所述第二导电型的杂质层，所述杂质层设置于所述二极管区域的所述第二主面侧，所述杂质层的两侧与所述阴极层接触。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述半导体基板中的连接有所述第二电极的部分的厚度比所述半导体基板中的连接有所述第一电极的部分的厚度薄。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
还具有第一绝缘膜，
所述第一电极隔着所述第一绝缘膜与所述集电极层以及所述阴极层的所述第一部分连接，或所述第二电极隔着所述第一绝缘膜与所述阴极层的所述第二部分连接。
8.根据权利要求1至7中任一项所述的半导体装置，其中，
所述第一电极具有凸出部分，该凸出部分沿所述第二电极凸出，与所述半导体基板之间夹着所述第二电极。
9.根据权利要求1至7中任一项所述的半导体装置，其中，
所述第二电极具有凸出部分，该凸出部分沿所述第一电极凸出，与所述半导体基板之间夹着所述第一电极。
10.一种半导体装置的制造方法，其为权利要求1至7中任一项所述的半导体装置的制造方法，
所述第一电极和所述半导体基板在所述厚度方向上夹着所述第二电极，
该半导体装置的制造方法具有如下工序：
在所述IGBT区域及所述二极管区域的所述第二主面侧形成所述第二导电型的第二导电型杂质层；
形成使所述二极管区域中的与所述第二部分对应的第二部分对应区域露出的抗蚀层；
在所述第二部分对应区域的所述第二导电型杂质层，形成所述第一导电型的杂质浓度比所述第二导电型杂质层的所述第二导电型的杂质浓度高的所述第一导电型的第一导电型杂质层；
通过形成一部分与所述第二部分对应区域的所述第一导电型杂质层连接的导电膜，从而形成与所述第二电极对应的电极；
将所述抗蚀层和所述导电膜的其余部分除去；
在所述二极管区域中的与所述第一部分对应的第一部分对应区域的所述第二导电型杂质层，通过进行形成所述第一导电型杂质层的退火，从而形成所述集电极层及所述阴极层；以及
形成与所述第一电极对应的电极。
11.一种半导体装置的制造方法，其为权利要求1至7中任一项所述的半导体装置的制造方法，
所述第一电极和所述半导体基板在所述厚度方向上夹着所述第二电极，
该半导体装置的制造方法具有如下工序：
在所述IGBT区域及所述二极管区域的所述第二主面侧形成所述第二导电型的第二导电型杂质层；
依次形成使所述二极管区域中的与所述第二部分对应的第二部分对应区域露出的第二绝缘膜及抗蚀层；
在所述第二部分对应区域的所述第二导电型杂质层，形成所述第一导电型的杂质浓度比所述第二导电型杂质层的所述第二导电型的杂质浓度高的所述第一导电型的第一导电型杂质层；
将所述抗蚀层除去；
形成一部分与所述第二部分对应区域的所述第一导电型杂质层连接的金属膜；
通过进行使所述金属膜的所述一部分和所述第一导电型杂质层合金化的退火，从而形成与所述第二电极对应的电极；
将所述第二绝缘膜和所述金属膜除去；
在所述二极管区域中的与所述第一部分对应的第一部分对应区域的所述第二导电型杂质层，通过进行形成所述第一导电型杂质层的退火，从而形成所述集电极层及所述阴极层；以及
形成与所述第一电极对应的电极。
12.一种半导体装置的制造方法，其为权利要求1至7中任一项所述的半导体装置的制造方法，
所述第二电极和所述半导体基板在所述厚度方向上夹着所述第一电极，
该半导体装置的制造方法具有如下工序：
在所述IGBT区域及所述二极管区域的所述第二主面侧形成所述第二导电型的第二导电型杂质层；
形成与所述IGBT区域及所述二极管区域的所述第二导电型杂质层连接的导电膜；
形成使所述二极管区域中的与所述第二部分对应的第二部分对应区域露出的抗蚀层；
将所述第二部分对应区域的所述导电膜除去，形成与所述第一电极对应的电极；
在所述第二部分对应区域的所述第二导电型杂质层，形成所述第一导电型的杂质浓度比所述第二导电型杂质层的所述第二导电型的杂质浓度高的所述第一导电型的第一导电型杂质层；
将所述抗蚀层除去；
形成与所述第二电极对应的电极；以及
在所述二极管区域中的与所述第一部分对应的第一部分对应区域的所述第二导电型杂质层，通过进行形成所述第一导电型杂质层的退火，从而形成所述集电极层及所述阴极层。
13.一种半导体装置的制造方法，其为权利要求1至7中任一项所述的半导体装置的制造方法，
所述第一电极和所述半导体基板在所述厚度方向上夹着所述第二电极，
该半导体装置的制造方法具有如下工序：
在所述第二主面侧形成使所述二极管区域中的与所述第二部分对应的第二部分对应区域露出的SUS掩模；
在所述第二部分对应区域的所述第二主面侧形成所述第一导电型的第一导电型杂质层；
通过形成一部分与所述第一导电型杂质层连接的导电膜，从而形成与所述第二电极对应的电极；
将所述SUS掩模和所述导电膜的其余部分除去；
在所述IGBT区域的所述第二主面侧、所述二极管区域中的与所述第一部分对应的第一部分对应区域的所述第二主面侧，形成所述第二导电型的杂质浓度比所述第一导电型杂质层的所述第一导电型的杂质浓度低的所述第二导电型的第二导电型杂质层；
在所述二极管区域中的所述第一部分对应区域的所述第二导电型杂质层，通过进行形成所述第一导电型杂质层的退火，从而形成所述集电极层及所述阴极层；以及
形成与所述第一电极对应的电极。
14.一种半导体装置的制造方法，其为权利要求1至7中任一项所述的半导体装置的制造方法，
所述第二电极和所述半导体基板在所述厚度方向上夹着所述第一电极，
该半导体装置的制造方法具有如下工序：
在所述第二主面侧形成使所述IGBT区域、所述二极管区域中的与所述第一部分对应的第一部分对应区域露出的SUS掩模；
在所述IGBT区域的所述第二主面侧、所述第一部分对应区域的所述第二主面侧形成所述第二导电型的第二导电型杂质层；
通过形成一部分与所述第二导电型杂质层连接的导电膜，从而形成与所述第一电极对应的电极；
将所述SUS掩模和所述导电膜的其余部分除去；
在所述二极管区域中的与所述第二部分对应的第二部分对应区域的所述第二主面侧，形成所述第一导电型的杂质浓度比所述第二导电型杂质层的所述第二导电型的杂质浓度高的所述第一导电型的第一导电型杂质层；
在所述二极管区域中的所述第一部分对应区域的所述第二导电型杂质层，通过进行形成所述第一导电型杂质层的退火，从而形成所述集电极层及所述阴极层；以及
形成与所述第二电极对应的电极。
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