CN106601710A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，使用硅(Si)作为控制高电压、大电流的功率半导体装置的构成材料。功率半导体装置为双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)、MSOFET(Metal Oxide Semiconductor Field Effect：绝缘栅型场效应晶体管)等多种，它们配合用途而被适当地使用。
例如，双极晶体管、IGBT与MSOFET相比，电流密度高且能够大电流化，但无法高速地开关。具体而言，双极晶体管的极限是在数kHz程度的开关频率下使用，IGBT的极限是在数十kHz程度的开关频率下使用。另一方面，功率MSOFET与双极晶体管、IGBT相比，电流密度低且难以大电流化，但达到数MHz程度的高速开关动作是可能的。
市场对于兼具大电流和高速性的功率半导体装置的要求强烈，倾力进行IGBT、功率MSOFET的改进，现在的开发已几乎接近材料极限。因此，从功率半导体装置的观点出发，研究取代硅的半导体材料，作为能够制成(制造)低导通电压、高速特性、高温特性优异的下一代的功率半导体装置的半导体材料，碳化硅(SiC)备受瞩目(例如，参照下述非专利文献1。)。
碳化硅是化学上非常稳定的半导体材料，带隙宽达3eV，即使在高温下也能够作为半导体极其稳定地使用。另外，碳化硅的最大电场强度比硅高1个数量级以上，因此作为能够使导通电阻足够小的半导体材料而被期待。这样的碳化硅的特长也同样适用于例如氮化镓(GaN)等带隙比硅宽的其它半导体(以下，称作宽带隙半导体)。因此，通过使用宽带隙半导体，能够使半导体装置的高耐压化成为可能(例如，参照下述非专利文献2。)。
对于使用这样的碳化硅而成的高耐压半导体装置而言，在高耐压半导体装置产生的损失变少，相应地在例如逆变器中使用时，在与使用硅而成的以往的半导体装置相比高1个数量级的载频下使用。在将高耐压半导体装置在高的载频下使用的情况下，构成高耐压半导体装置的半导体芯片的发热温度变高，会给器件的可靠性带来负面影响。特别是，利用接合装置(连接器)使焊线接合到设于半导体芯片的正面的正面电极，因在高温度下的使用使正面电极与焊线的紧贴性降低，给半导体装置的可靠性带来负面影响。
作为其它的布线结构提出了如下结构来取代焊线，该结构为将成为使正面电极的电位引出到外部的外部连接用端子的平板状的布线部件与正面电极接合(例如，参照下述专利文献1(第0032～0034段)。)。下述专利文献1中，使布线部件本身具有的热容量大于焊线本身具有的热容量，并且增大与半导体芯片的接触面积，由此提高放热效率。
另外，作为其它的布线结构提出了如下结构，该结构为将成为外部连接用端子的销状的布线部件(以下，称作端子销)在相对于芯片正面大致垂直直立的状态下与正面电极接合。对于具备使用了端子销的布线结构的以往的半导体装置的结构，以作为使用碳化硅而制成的开关器件的平面栅结构的n沟道型MSOFET为例进行说明。图10是表示以往的半导体装置的结构的剖视图。图10所示的以往的半导体装置在包括碳化硅的半导体基体(以下，称作碳化硅基体(半导体芯片))200的正面(p型碳化硅层104侧的面)侧具备主半导体元件210的一般的MOS栅(包括金属-氧化膜-半导体的绝缘栅)结构。
碳化硅基体200为在包括碳化硅的n+型支承基板(以下，称作n+型碳化硅基板)201的正面上依次层叠包括碳化硅的n-型半导体层(以下，称作n-型碳化硅层)202、包括碳化硅的p型半导体层(以下，称作p型碳化硅层)204而成。在碳化硅基体200的正面，相互分离地设有源极(源极焊盘)212以及栅极焊盘(未图示)。源极212与n+型源极区205以及p+型接触区206接触，利用层间绝缘膜211而与栅极209电绝缘。栅极焊盘在图示省略部分与栅极209电连接。
在源极212上以及栅极焊盘上分别隔着镀膜213以及焊料层214接合有不同的端子销215。除源极212以及栅极焊盘的表面的镀膜213以外的部分被第一保护膜216覆盖。第二保护膜217覆盖镀膜213与第一保护膜216的边界。漏极218与碳化硅基体200的背面(n+型碳化硅基板201的背面)接触。附图标记203、204a为p型基极区。p型基极区204a为p型碳化硅层204的除n+型源极区205以及p+型接触区206以外的部分。附图标记207、208分别为n型JFET区域以及栅绝缘膜。
对于图10所示的构成的MSOFET而言，在相对于源极212正电压外加到漏极218的状态下，阈值电压以下的电压外加到栅极209时，p型基极区204a与n型JFET区域207之间的pn结成为反向偏置的状态，因此确保活性区域的相反方向耐压，电流不流动。另一方面，若向栅极209外加阈值电压以上的电压，则在p型基极区204a的直接在栅极209下方(漏极侧)的部分的表面层形成n型的反转层(沟道)。由此，电流以n+型碳化硅基板201、n-型碳化硅层202、n型JFET区域207、p型基极区204a的表面反转层以及n+型源极区205的路径流动。这样，通过控制栅极电压，能够进行公知的MSOFET的开关动作。
现有技术文献
专利文献
专利文献1：日本特开2014-099444号公报
非专利文献
非专利文献1：K.西娜(K.Shenai)，共3名，用于高功率电子器件的最佳半导体(OptimumSemicondutors for High-power Electronics)，IEEE电子器件汇刊(IEEE Transactionson Electron Devices)，1989年9月，第36卷，第9号，p.1811-1823
非专利文献2：B.贾扬巴利加(B.Jayant Baliga)著，碳化硅功率器件(siliconcarbide power devices)，(美国)，世界科学出版公司(World Scientific publishingCo.)，2006年3月30日，p.61
发明内容
技术问题
然而，对于以往的半导体装置而言，只在主半导体元件210的源极(源极焊盘)212以及栅极焊盘隔着镀膜213以及焊料层214而接合端子销215。另一方面，在配置于同一半导体芯片(碳化硅基体200)的保护电路、控制电路以及运算电路等省略图示的电路部的电极焊盘接合有焊线。因此，存在在高温度条件下，电路部的电极焊盘与焊线的紧贴性降低，半导体装置的可靠性劣化的问题。
本发明为了解决上述现有技术的问题点，目的在于提供即使在高温度条件下也具有高的可靠性的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。多个半导体元件被配置在同一半导体基板，该半导体基板包括带隙比硅宽的半导体。分别与上述多个半导体元件电连接的多个电极焊盘以规定的平面布局被配置在上述半导体基板的正面。使上述电极焊盘的电位引出到外部的端子销分别隔着镀膜而焊料接合到全部的上述电极焊盘上。
另外，本发明的半导体装置在上述发明中，其特征在于，上述多个半导体元件由第一半导体元件和一个以上的第二半导体元件构成，上述第一半导体元件进行主动作，上述第二半导体元件保护或者控制上述第一半导体元件。
另外，本发明的半导体装置在上述发明中，其特征在于，具有将分别与多个上述第二半导体元件电连接的上述电极焊盘配置在供主电流流动的活性区域的中央部而成的平面布局。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第二半导体元件配置为两个以上，上述半导体装置具有将分别与两个以上的上述第二半导体元件电连接的上述电极焊盘以直线状配置为1列而成的平面布局。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第二半导体元件配置为两个以上，上述半导体装置具有将分别与两个以上的上述第二半导体元件电连接的上述电极焊盘以隔着与上述第一半导体元件电连接的上述电极焊盘的方式分开配置在两个位置而成的平面布局。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第二半导体元件是保护上述第一半导体元件免受过电压损害的第一过电压保护部、检测流到上述第一半导体元件的电流的电流感测部、检测上述第一半导体元件的温度的温度感测部、或者控制上述第一半导体元件的运算电路部。
另外，本发明的半导体装置在上述发明中，其特征在于，具备上述第一半导体元件，该第一半导体元件具有第二导电型的第一半导体区域、第一导电型的第二半导体区域、栅绝缘膜、栅极以及第一电极、第二电极。上述第一半导体区域设置在第一导电型的上述半导体基板的正面侧。上述第二半导体区域选择性地设置在上述第一半导体区域的内部。上述栅绝缘膜与上述第一半导体区域的在上述第二半导体区域与上述半导体基板之间的区域接触而设置。上述栅极以隔着上述栅绝缘膜的方式设置在与上述第一半导体区域相反的一侧。上述第一电极与上述第一半导体区域和上述第二半导体区域接触。上述第二电极与上述半导体基板的背面接触。并且，使上述第一电极作为与上述第一半导体元件电连接的上述电极焊盘。
另外，本发明的半导体装置在上述发明中，其特征在于，带隙比硅宽的半导体为碳化硅。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第一半导体元件的元件结构和成为上述电流感测部的上述第二半导体元件的元件结构以规定节距配置。
另外，本发明的半导体装置在上述发明中，其特征在于，成为上述电流感测部的上述第二半导体元件的元件结构由上述第一半导体元件的元件结构的一部分构成。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第一半导体元件的元件结构为绝缘栅结构，成为上述电流感测部的上述第二半导体元件的元件结构为绝缘栅结构。并且，以成为上述电流感测部的上述第二半导体元件的元件结构与上述第一半导体元件的元件结构变为栅阈值电压相同的方式设定成为上述电流感测部的上述第二半导体元件的元件结构的沟道长。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第一半导体元件具有第二导电型的第一半导体区域、第一导电型的第二半导体区域、栅绝缘膜、栅极以及第一电极、第二电极。上述第一半导体区域设置在第一导电型的上述半导体基板的正面侧。上述第二半导体区域选择性地设置在上述第一半导体区域的内部。上述栅绝缘膜与上述第一半导体区域的在上述第二半导体区域与上述半导体基板之间的区域接触而设置。上述栅极以隔着上述栅绝缘膜的方式设置在与上述第一半导体区域相反的一侧。上述第一电极与上述第一半导体区域和上述第二半导体区域接触。上述第二电极与上述半导体基板的背面接触。并且，使上述第一电极作为与上述第一半导体元件电连接的上述电极焊盘。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第一半导体区域和上述第二半导体区域被配置为与电连接于上述第一半导体元件的上述电极焊盘、以及分别电连接于多个上述第二半导体元件的上述电极焊盘在深度方向上相向的规定的布局。
另外，本发明的半导体装置在上述发明中，其特征在于，由所述第一半导体区域和所述第二半导体区域的、与所述电极焊盘在深度方向上相向的部分构成所述电流感测部，所述电极焊盘与成为所述电流感测部的所述第二半导体元件电连接。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第一半导体元件还具有第三半导体区域。上述第三半导体区域选择性地设置在从上述半导体基板的正面起算比上述第一半导体区域深的位置，并且与该第一半导体区域接触。上述第三半导体区域以与上述第一半导体区域的成为上述电流感测部的部分相邻的方式配置。
另外，本发明的半导体装置在上述发明中，其特征在于，导电型与上述第三半导体区域不同的第四半导体区域选择性地设置在上述第三半导体区域的内部。
另外，为了解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法中，该半导体装置具备：多个半导体元件，上述多个半导体元件被配置在同一半导体基板，该半导体基板包括带隙比硅宽的半导体；多个电极焊盘，上述多个电极焊盘分别与上述多个半导体元件电连接，上述半导体装置的制造方法具有以下特征。首先，进行在上述半导体基板的正面侧分别形成上述多个半导体元件的元件结构的工序。接下来，进行在上述半导体基板的正面上，形成与多个上述元件结构的接触区接触的金属膜的工序。接下来，进行选择性地除去上述金属膜，将分别与上述多个半导体元件电连接的多个上述电极焊盘以规定的平面布局配置在上述半导体基板的正面的工序。接下来，进行将使上述电极焊盘的电位引出到外部的端子销分别隔着镀膜而焊料接合到全部的上述电极焊盘上的工序。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，能够以不使用在高温度条件下与电极焊盘的紧贴性低的焊线的方式制成(制造)半导体装置，因此起到能够提供即使在高温度条件下也具有高的可靠性的半导体装置。
附图说明
图1是表示实施方式1的半导体装置的结构的一个例子的剖视图。
图2是表示实施方式1的半导体装置的布线结构的剖视图。
图3是表示实施方式1的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图4是表示实施方式1的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图5示表示实施方式1的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图6是表示实施方式2的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图7是表示实施方式2的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图8是表示实施方式2的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图9是表示实施方式2的半导体装置的电极焊盘的平面布局的一个例子的俯视图。
图10是表示以往的半导体装置的结构的剖视图。
图11是表示实施方式3的半导体装置的平面布局的一个例子的俯视图。
图12是表示图11的切断线Y1-Y1’上的剖面结构的剖视图。
图13是表示图11的切断线X1-X1’上的剖面结构的剖视图。
图14是表示图11的切断线Y1-Y1’上的剖面结构的另一例子的剖视图。
图15是表示实施方式4的半导体装置的主要部分的平面布局的俯视图。
图16是表示实施方式4的半导体装置的结构的剖视图。
图17是表示实施方式4的半导体装置的结构的剖视图。
图18是表示实施方式4的半导体装置的结构的另一例子的剖视图。
标记说明
1：n+型碳化硅基板
2：n-型碳化硅层
3、4a、41、42、61、62、71：p型基极区
4：p型碳化硅层
5、43、63、72：n+型源极区
6、44、64、73：p+型接触区
7、45、65、74：n型JFET区域
8、46、66、75：栅绝缘膜
9、47、67、76：栅极
47a：栅极的一部分
10：主半导体元件
11、77：层间绝缘膜
12：源极(源极焊盘)
13：镀膜
14：焊接膜
15：端子销
16、17：保护膜
18：背面电极
19：栅极焊盘
20：栅极焊盘部
21、23：氮化钛膜
22、24：钛膜
25：铝膜
30、90：过电压保护部
31、51：p型阳极区
32：阳极(OV焊盘)
33、53：pn结
40：电流感测部
48：源极(OC焊盘)
49：感测电阻
50：温度感测部
52：n型阴极区
54：阳极(阳极焊盘)
55：阴极(阴极焊盘)
60：运算电路部
68：源极
69：运算部焊盘
70a、70b：MOS栅结构部
70c：条状地延伸的1条p型基极区的、成为主半导体元件的MOS栅结构部的部分的靠近电流感测部的部分
78：氧化膜
80：二极管
81：p型多晶硅层
82：n型多晶硅层
91、92：构成过电压保护部的n型或者p型的半导体区域
100：碳化硅基体
100a～100d：碳化硅基体的边
101：活性区域
102：边缘终端区域
103：活性区域的、被源极焊盘夹在中间的部分
L1、L2：沟道长
t1、t2：构成过电压保护部的半导体区域的厚度
x1：相邻电极焊盘间的距离
x2、x3：MOS栅结构部的节距
具体实施方式
以下，参照附图，对本发明的半导体装置以及半导体装置的制造方法的优选实施方式进行详细的说明。在本说明书和附图中，对于标记了n或p的层、区域，分别指电子或空穴为多数载流子。另外，对n、p附加的+和-是指与没有附加它们的层、区域相比为高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复的说明。本说明书中，在米勒指数的表述中，“-”表示直接附加在指数后的横线，通过在指数前附加“-”表示负的指数。
(实施方式1)
本发明的半导体装置使用宽带隙半导体而构成。在实施方式1中，对使用例如碳化硅(SiC)而制成的碳化硅半导体装置来作为宽带隙半导体进行说明。图1是表示实施方式1的半导体装置的结构的一个例子的剖视图。图2是表示实施方式1的半导体装置的布线结构的剖视图。在图1中，图示出包括碳化硅的半导体基体(以下，称作碳化硅基体(半导体基板(半导体芯片)))100的活性区域，并且对包围活性区域周围的边缘终端区域省略图示。活性区域是导通状态时供电流流动的区域。边缘终端区域是缓和漂移区的基体正面侧的电场并保持耐压的区域。
图1所示，实施方式1的半导体装置在同一碳化硅基体100的活性区域具备主半导体元件(第一半导体元件)10、保护或控制该主半导体元件10的多个电路部(第二半导体元件)。作为用于保护或控制主半导体元件10的电路部，例如可以例举出过电压保护部(第一过电压保护部)30、电流感测部40、温度感测部50以及运算电路部60等。主半导体元件10以及保护或控制主半导体元件10的电路部具有使用销状的布线部件(后述的端子销15)而成的同一构成的布线结构。对于实施方式1的半导体装置的布线结构，以将主半导体元件10作为平面栅结构的纵型MSOFET的情况为例参照图1、图2进行说明。
主半导体元件10在碳化硅基体100的正面(后述的p型碳化硅层4侧的面)侧具备MOS栅结构部，该MOS栅结构部包括第1p型基极区3和第2p型基极区4a(第一半导体区域)、n+型源极区(第二半导体区域)5、p+型接触区6、n型JFET区域7、栅绝缘膜8和栅极9。由一个MOS栅结构部构成一个单位单元(元件的功能单位)。虽然省略图示，但多个MOS栅结构部例如被配置为在基体正面沿平行的方向延伸的条状的平面布局。即，单位单元被邻近地配置多个。主半导体元件10由邻近地配置的多个(例如数百～数万个程度)单位单元构成。
具体而言，碳化硅基体100通过例如在包括碳化硅的n+型支承基板(n+型碳化硅基板)1的正面上依次层叠包括碳化硅的n-型半导体层(n-型碳化硅层)2、包括碳化硅的p型半导体层(p型碳化硅层)4而构成。n+型碳化硅基板1作为主半导体元件10的漏极区而发挥功能。在n-型碳化硅层2的、相对于n+型碳化硅基板1侧的相反一侧(基体正面侧)的表面层选择性地设有第1p型基极区3。n-型碳化硅层2的除第1p型基极区3以外的部分为漂移区。
在n-型碳化硅层2的、相对于n+型碳化硅基板1侧的相反一侧的表面以覆盖第1p型基极区3的方式设有p型碳化硅层4。p型碳化硅层4的杂质浓度可以低于第1p型基极区3的杂质浓度。在p型碳化硅层4的内部，在沿深度方向与第1p型基极区3相向的部分选择性地分别设有n+型源极区5和p+型接触区6。另外，在p型碳化硅层4的内部，设有沿深度方向贯通p型碳化硅层4而达到n-型碳化硅层2的n型半导体区域7。
n型半导体区域7以与n+型源极区5分离地相对于n+型源极区5被配置在p+型接触区6的相反一侧。p型碳化硅层4的除n+型源极区5、p+型接触区6和n型半导体区域7以外的部分(以下，称作第2p型基极区)4a与第1p型基极区3共同作为基极区发挥功能。n型半导体区域(以下，称作n型JFET区域)7为处于相邻的基极区之间的JFET(Junction FET)区域，并与n-型碳化硅层2共同作为漂移区发挥功能。
在第2p型基极区4a的处于n+型源极区5与n型JFET区域7之间的部分的表面上，隔着栅绝缘膜8设有栅极9。可以使栅绝缘膜8在构成同一单位单元的n型JFET区域7的表面上延伸，并隔着栅绝缘膜8以与n型JFET区域7在深度方向上相向的方式设有栅极9。层间绝缘膜11以在碳化硅基体100的整个正面覆盖栅极9的方式设置。在层间绝缘膜11开口的接触孔，使n+型源极区5和p+型接触区6露出。
源极(第一电极)12隔着接触孔与n+型源极区5和p+型接触区6接触，并且利用层间绝缘膜11与栅极9电绝缘。源极12可以具有将多个金属膜层叠而成的层叠结构。在图2中表示例如从基体正面侧依次层叠氮化钛(TiN)膜21、钛(Ti)膜22、氮化钛膜23、钛膜24和铝(Al)膜25而成的5层结构的源极12。氮化钛膜21覆盖层间绝缘膜11。氮化钛膜21可以从层间绝缘膜11上延伸到接触孔的n+型源极区5上，并且与n+型源极区5接触。
钛膜22沿氮化钛膜21的表面和接触孔的内壁而设置，与接触孔的n+型源极区5和p+型接触区6接触。氮化钛膜23设置在钛膜22上。钛膜24设置在氮化钛膜23上。氮化钛膜21、钛膜22、氮化钛膜23和钛膜24作为势垒金属而发挥功能。势垒金属具有防止金属原子从源极12向碳化硅基体100和层间绝缘膜11侧扩散的功能。另外，势垒金属具有防止构成势垒金属的各金属膜之间或者隔着势垒金属相向的区域之间的相互反应的功能。
铝膜25设置在钛膜24上。也可以设置例如铝-硅(Al-Si)膜、铝-硅-铜(Al-Si-Cu)膜或者铝-铜(Al-Cu)膜来代替铝膜25。源极12成为主半导体元件10的源极焊盘(电极焊盘)。在源极12上隔着镀膜13以及焊接膜14接合有端子销15。端子销15为具有规定直径的圆棒状(圆柱状)的布线部件，成为将源极12的电位引出到外部的外部连接用端子(例如植入销)。即，端子销15的一侧的端部露出到安装了半导体芯片(碳化硅基体100)的外壳(未图示)的外侧，并且与外部装置(未图示)电连接。端子销15即使在高温度条件下(例如200℃～300℃)与源极12的紧贴性也高，与引线接合法相比难以剥离。
端子销15的另一侧的端部在相对于基体正面大致垂直地直立的状态下，被焊料接合到镀膜13上。在图2中虽然省略地图示出端子销15，但实际上，棒状的端子销15以纵向上长的方式直立地接合到焊接膜14上。在源极12也可以接合有多个端子销15。接合到源极12的端子销15的直径和个数基于主半导体元件10的载流量的大小而被确定。端子销15的直径越大，另外，接合到源极12的端子销15的个数越多，则主半导体元件10的载流量变得越大。在一个端子销15接合到源极12的情况下，镀膜13的表面积与端子销15的端部(底面)的表面积为几乎相同的程度，在将多个(n个，n>1)端子销15接合到源极12的情况下，镀膜13的表面积成为能够供全部的端子销15接合的大小(＝端子销15的端部的面积×n)。
源极12的表面的除被镀膜13覆盖的部分以外的部分被第一保护膜16覆盖。第一保护膜16作为在镀膜13形成时防止镀膜13的湿润扩散的罩而发挥功能。在镀膜13与第一保护膜16的边界上，以覆盖镀膜13以及第一保护膜16的端部的方式设有第二保护膜17。第二保护膜17作为在端子销15的焊料接合时防止焊接膜14的湿润扩散的罩而发挥功能。第二保护膜17也可以覆盖第一保护膜16的整个面。通过设置第二保护膜17，即使是在镀膜13与第一保护膜16之间产生缝隙的情况下，源极12也不会露出。
构成主半导体元件10的全部的单位单元的栅极9在省略图示的部分与栅极焊盘(电极焊盘)电连接。栅极焊盘的构成与源极12相同。另外，在栅极焊盘上，与源极12相同地，隔着镀膜13以及焊接膜14接合有端子销15。被接合到栅极焊盘的端子销15的直径以及个数可以基于主半导体元件10的载流量而被确定。在碳化硅基体100的整个背面(n+型碳化硅基板1的背面)设有背面电极(第二电极)18。背面电极18作为主半导体元件10的漏极发挥功能。
接下来，对于用于保护或控制主半导体元件10的电路部，例如，以过电压保护部30、电流感测部40、温度感测部50以及运算电路部60为例进行说明。过电压保护部30是由在p型阳极区31与n-型碳化硅层2之间的pn结33形成的二极管，保护主半导体元件10免于受到例如电涌等的过电压(OV：OverVoltage)损害。在图1中表示将过电压保护部30配置在两个位置的情况。p型阳极区31选择性地设置在n-型碳化硅层2的、相对于n+型碳化硅基板1侧相反一侧(基体正面侧)的表面层，在与n-型碳化硅层2之间形成pn结33。
阳极32隔着接触孔(未图示)而与p型阳极区31接触。另外，阳极32与主半导体元件10的源极12电连接。阳极32的构成与主半导体元件10的源极12相同。阳极32成为过电压保护部30的电极焊盘(以下，称作OV焊盘)。虽然图示省略，但在阳极32上，与主半导体元件10的源极12相同地，隔着镀膜13以及焊接膜14接合有端子销15(参照图2)。与阳极32接合的端子销15的直径以及个数可以基于过电压保护部30的载流量而被确定。n+型碳化硅基板1和背面电极18分别作为过电压保护部30的阴极区和阴极发挥功能。
电流感测部40具有检测流到主半导体元件10的过电流(OC：Over Current)的功能。电流感测部40是具备多个与主半导体元件10同一构成的单位单元而成的纵型MSOFET。即，电流感测部40具备MOS栅结构部和源极48，MOS栅结构部包括第1p型基极区41和第2p型基极区42、n+型源极区43、p+型接触区44、n型JFET区域45、栅绝缘膜46和栅极47。构成电流感测部40的MOS栅结构部的各部分分别具有与主半导体元件10的MOS栅结构部的对应的各部分同样的构成。
源极48的构成与主半导体元件10的源极12相同。源极48成为电流感测部40的电极焊盘(以下，称作OC焊盘)。虽然省略图示，但在源极48上，与主半导体元件10的源极12相同地，隔着镀膜13以及焊接膜14接合有端子销15。与源极48接合的端子销15的直径以及个数可以基于电流感测部40的载流量而被确定。另外，源极48经由感测电阻49而与主半导体元件10的源极12电连接。
电流感测部40将在主半导体元件10的导通、关断下流动的漏极电流的一部分经由感测电阻49而作为微小电流检测并分流。可以使栅绝缘膜46的一部分的厚度增厚，并使栅极47的一部分47a向层间绝缘膜(未图示)侧凸状地突出。构成电流感测部40的全部的单位单元的栅极47与主半导体元件10的栅极焊盘电连接。背面电极18作为电流感测部40的漏极而发挥功能。即，电流感测部40的栅极焊盘以及漏极分别与主半导体元件10的栅极焊盘以及漏极通用。
温度感测部50是由p型阳极区51和n型阴极区52之间的pn结53形成的二极管，具有利用该二极管的温度特性检测主半导体元件10的温度的功能。p型阳极区51选择性地设置在n-型碳化硅层2的、相对于n+型碳化硅基板1侧的相反一侧的表面层。n型阴极区52选择性地设置在p型阳极区51的内部，并在与p型阳极区51之间形成pn结53。阳极54隔着接触孔(未图示)而与p型阳极区51接触。阴极55隔着接触孔(未图示)而与n型阴极区52接触。另外，阴极55与主半导体元件10的源极12电连接。
阳极54以及阴极55的构成与主半导体元件10的源极12相同。阳极54成为温度感测部50的阳极焊盘。阴极55成为温度感测部50的阴极焊盘。虽然省略图示，但在阳极54和阴极55上，分别与主半导体元件10的源极12相同地，隔着镀膜13以及焊接膜14接合有端子销15(参照图2)。分别与阳极54和阴极55接合的端子销15的直径以及个数可以基于温度感测部50的载流量而被确定。
温度感测部50也可以是由在碳化硅基体100的正面上堆积的p型多晶硅(poly-Si)层和n型多晶硅层之间的pn结形成的二极管。在此情况下，构成温度感测部50的p型多晶硅层和n型多晶硅层可以在例如形成主半导体元件10的栅极9时使用堆积在碳化硅基体100的正面上的多晶硅层的一部分来形成。通过使温度感测部50由多晶硅层形成，能够使温度感测部50难以受到流到主半导体元件10的电流的负面影响。
运算电路部60控制过电压保护部30、电流感测部40和温度感测部50。另外，运算电路部60基于过电压保护部30、电流感测部40和温度感测部50等的输出信号来控制主半导体元件10。具体而言，运算电路部60例如在主半导体元件10的温度过度地上升时，将外加到主半导体元件10的栅极电压降低来限制流到主半导体元件10的电流，由此保护主半导体元件10。运算电路部60由例如CMOS(complementary MOS：互补型MOS)电路等多个半导体元件构成，但在图1中表示构成CMOS电路的n沟道MSOFET。
构成运算电路部60的CMOS电路的n沟道MSOFET例如也可以是与主半导体元件10同一构成的纵型MSOFET。即，构成运算电路部60的CMOS电路的n沟道MSOFET具备MOS栅结构部和源极68，MOS栅结构部包括第1p型基极区61和第2p型基极区62、n+型源极区63、p+型接触区64、n型JFET区域65、栅绝缘膜66和栅极67。构成运算电路部60的n沟道MSOFET的MOS栅结构部的各部分分别具有与主半导体元件10的MOS栅结构部的对应的各部分相同的构成，其中，n沟道MSOFET构成CMOS电路。
源极68、构成运算电路部60的其它半导体元件的正面电极(未图示)在图示省略的部分与运算电路部60的电极焊盘(以下，称作运算部焊盘(未图示))电连接。运算部焊盘的构成例如与主半导体元件10的源极12相同。虽然省略图示，但在运算部焊盘上，与主半导体元件10的源极12相同地，隔着镀膜13和焊接膜14接合有端子销15。被接合到运算部焊盘的端子销15的直径和个数可以基于运算电路部60的载流量而被确定。
上述的源极12(以下，称作源极焊盘12)、栅极焊盘、阳极32(以下，称作OV焊盘32)、源极48(以下，称作OC焊盘48)、阳极54(以下，称作阳极焊盘54)、阴极55(以下，称作阴极焊盘55)和运算部焊盘等各电极焊盘在碳化硅基体100的正面以规定间隔分离，并配置为规定的平面布局。即，碳化硅基体100的正面的几乎整个面被以规定间隔分离地配置的多个镀膜13覆盖。各电极焊盘被电绝缘。各电极焊盘上的镀膜13利用第一保护膜16被电绝缘。
接下来，对各电极焊盘的平面布局进行说明。图3～图5是表示实施方式1的半导体装置的电极焊盘的平面布局的一个例子的俯视图。在图3、图4中，表示源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54和阴极焊盘55的平面布局。另外，在图3、图4中，分别以S、G、OV、OC、A和K表示源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54和阴极焊盘55(在图5～图9中也是同样的)。在图5中，表示源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54、阴极焊盘55和运算部焊盘69的平面布局。在图5中，以运算部表示运算部焊盘69(在图8中也是同样的)。
主半导体元件10与其它电路部相比载流量大。因此，如图3、图4所示，源极焊盘12被配置在活性区域101的有效区域(作为活性区域101使用的区域)的除了一定区域以外的几乎整个面，该一定区域为配置有除源极焊盘12以外的电极焊盘的区域。源极焊盘12的平面布局可以根据需要的式样进行各种变更，例如可以利用主半导体元件10的电流容量等而被确定。具体而言，例如，在将除源极焊盘12以外的电极焊盘直线状地配置在活性区域101的中央部的情况下，可以以将除源极焊盘12以外的全部的电极焊盘夹在中间的方式配置两个源极焊盘12(图3)。
另外，可以根据芯片(碳化硅基体100)尺寸，在近似矩形的平面形状的半导体芯片(碳化硅基体100)的各个顶点分别配置相向的4个源极焊盘12(图4)。在该情况下，可以在活性区域101的、处在未将其它电极焊盘夹在中间而相邻地配置的源极焊盘12之间的部分103配置栅极流道(gate runner)(未图示)。栅极流道与构成主半导体元件10的全部的单位单元的栅极9电连接。例如，在将主半导体元件10的栅极9配置为条状的平面布局的情况下，栅极电阻变高且在主半导体元件10的各单位单元可能产生动作时机的偏差(不平衡动作)，但通过配置栅极流道能够使各单位单元的动作时机成为几乎相同。
电流感测部40在与主半导体元件10相同的条件下动作，因此使用例如主半导体元件10的一部分的单位单元而构成。即，OC焊盘48被配置在活性区域101内的有效区域。除源极焊盘12和OC焊盘48以外的电极焊盘可以被配置在活性区域101内的无效区域(未作为活性区域101使用的区域)。另外，栅极焊盘19也可以被配置在边缘终端区域102(例如宽度100μm程度)。OV焊盘32、阳极焊盘54以及阴极焊盘55可以与过电压保护部30和温度感测部50的元件结构一起被配置边缘终端区域102。优选地阳极焊盘54和阴极焊盘55可以被配置在主半导体元件10的电流量多的区域附近(例如活性区域101的中央部)。
在将除源极焊盘12以外的电极焊盘并列地配置的情况下，可以对排列顺序进行各种变更。例如，可以在阳极焊盘54与阴极焊盘55之间配置其它电极焊盘。在图3中将阳极焊盘54和阴极焊盘55邻近地进行了图示，但实际上阳极焊盘54和阴极焊盘55被电绝缘(图4～图9中也相同)。相邻的电极焊盘间的距离x1可以窄至例如500μm以下程度。主半导体元件10的载流量越大，芯片尺寸越大。在芯片尺寸采用5mm2的情况下，相邻的电极焊盘间的距离x1采用500μm程度，此时可以直线状地在1列配置5个电极焊盘。芯片尺寸越小则活性区域101的表面积越小。因此，也可以将各电极焊盘配置为2列。
运算电路部60如上述那样由CMOS电路等多个半导体元件构成。因此，运算电路部60除了构成运算电路部60的多个半导体元件的正面电极(源极68等)以外还具备运算部焊盘69。在与主半导体元件10同一碳化硅基体100配置运算电路部60的情况下，构成运算电路部60的多个半导体元件的元件结构(也含有正面电极)可以被配置在活性区域101的有效区域。运算部焊盘69可以被配置在活性区域101的有效区域和无效区域中的任一个(图5)，也可以被配置在边缘终端区域102。在将运算部焊盘69配置在活性区域101的情况下，优选配置为尽可能地靠近边缘终端区域102。在图5中，表示在图3所示的电极焊盘的平面布局中，在活性区域101的与边缘终端区域102的边界附近增加运算部焊盘69的状态。
接下来，以制成例如1200V的耐压等级的主半导体元件10的情况为例说明实施方式1的半导体装置的制造方法。首先，准备以成为例如2.0×1019/cm3的杂质浓度的方式掺杂了氮(N)等n型杂质(掺杂剂)的碳化硅单结晶的n+型碳化硅基板(半导体晶片)1。n+型碳化硅基板1的正面也可以是在例如<11-20>方向上具有4度左右的偏离角(off angle)的(000-1)面。接下来，在n+型碳化硅基板1的正面，使以成为例如1.0×1016/cm3的杂质浓度的方式掺杂了氮等n型杂质的n-型碳化硅层2以例如10μm的厚度外延生长。
接下来，利用光刻以及离子注入，在n-型碳化硅层2的表面层选择性地形成主半导体元件10的第1p型基极区3。此时，与主半导体元件10的第1p型基极区3一起，形成配置于与主半导体元件10同一碳化硅基体100的电路部的同一构成的p型区域。具体而言，配置于与主半导体元件10同一碳化硅基体100的电路部的p型区域是指，例如，过电压保护部30的p型阳极区31、电流感测部40的第1p型基极区41、温度感测部50的p型阳极区51、以及运算电路部60的第1p型基极区61等。在深度和/或杂质浓度与第1p型基极区3不同的情况下(例如，过电压保护部30的p型阳极区31)，进而可以反复进行以光刻以及离子注入作为1组的工序。
接下来，在n-型碳化硅层2的表面，使以成为例如2.0×1016/cm3的杂质浓度的方式掺杂铝等p型杂质的p型碳化硅层4以例如0.5μm的厚度外延生长。通过目前为止的工序，在n+型碳化硅基板1的正面上制成依次层叠n-型碳化硅层2和p型碳化硅层4而成的碳化硅基体100。接下来，在不同离子注入条件下反复进行以光刻以及离子注入为1组的工序，由此形成n+型源极区5、p+型接触区6和n型JFET区域7。形成n+型源极区5、p+型接触区6和n型JFET区域7的顺序可以进行各种变更。此时，与这些各个区域一起，形成配置于与主半导体元件10同一碳化硅基体100的电路部的同一构成的n+型区域、p+型区域以及n型区域。
具体而言，配置于与主半导体元件10同一碳化硅基体100的电路部的n+型区域是指，例如电流感测部40的n+型源极区43以及运算电路部60的n+型源极区63等。配置于与主半导体元件10同一碳化硅基体100的电路部的p+型区域是指，例如电流感测部40的p+型接触区44以及运算电路部60的p+型接触区64等。配置于与主半导体元件10同一碳化硅基体100的电路部的n型区域是指，例如电流感测部40的n型JFET区域45、温度感测部50的n型阴极区52以及运算电路部60的n型JFET区域65等。p型碳化硅层4的、沿深度方向与第1p型基极区41、61相向的部分分别成为电流感测部40的第2p型基极区42和运算电路部60的第2p型基极区62。
接下来，在例如1620℃左右的温度下以2分钟程度进行用于使利用离子注入形成于碳化硅基体100的多个区域活性化的热处理(退火)。接下来，例如，利用氧(O2)气与氢(H2)气的混合气体气氛中的1000℃程度的温度的热处理使碳化硅基体100的正面热氧化，并且以例如100nm左右的厚度形成栅绝缘膜。由此，碳化硅基体100的整个正面被绝缘膜覆盖。该绝缘膜成为主半导体元件10的栅绝缘膜8、电流感测部40的栅绝缘膜46、运算电路部60的栅绝缘膜66等。接下来，在绝缘膜上形成掺杂有例如磷(P)的多晶硅层。接下来，使该多晶硅层图案化而选择性地去除该多晶硅层，作为主半导体元件10的栅极9、电流感测部40的栅极47、运算电路部60的栅极67而留下。
接下来，在碳化硅基体100的整个正面，以覆盖栅极9、47、67的方式，以例如1.0μm的厚度使由例如磷玻璃(PSG：Phospho Silicate Glass)等形成的层间绝缘膜11成膜(形成)。接下来，利用光刻以及蚀刻，使层间绝缘膜11以及栅绝缘膜8、46、66图案化而形成主半导体元件10和各电路部的接触孔。接下来，利用热处理(回流)使层间绝缘膜11平坦化。接下来，利用例如溅射法以覆盖层间绝缘膜11的方式使氮化钛膜21形成(成膜)。接下来，利用例如溅射法，沿氮化钛膜21的表面、接触孔的侧壁、以及露出于接触孔的碳化硅半导体部的表面形成钛膜22。
接下来，利用例如溅射法在碳化硅基体100的背面(n+型碳化硅基板1的背面)形成成为背面电极18的例如镍(Ni)膜。然后，利用在例如970℃的温度下的热处理，形成通过钛膜22与碳化硅半导体部的欧姆接合、背面电极18与碳化硅基体100的欧姆接合。接下来，利用例如溅射法在钛膜22上形成氮化钛膜23。接下来，利用例如溅射法在氮化钛膜23上形成钛膜24。接下来，利用例如溅射法在钛膜24上形成铝膜25等以铝为主材料的金属膜。通过将这些氮化钛膜21、钛膜22、氮化钛膜23、钛膜24以及铝膜25层叠，形成成为正面电极的金属层叠膜。
接下来，利用光刻以及蚀刻，使成为正面电极的金属层叠膜图案化。利用该图案化，将金属层叠膜的、成为源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54、阴极焊盘55、构成运算电路部60的各半导体元件的正面电极以及运算部焊盘69等的部分以规定的平面布局残留。接下来，在作为背面电极18而形成的镍膜的表面，依次形成成为背面电极18的例如钛膜、镍膜以及金(Au)膜。接下来，使各电极焊盘的镀膜13的形成区域以外的部分被第一保护膜16覆盖。此时，在各电极焊盘间埋入第一保护膜16，使电极焊盘彼此电绝缘。也可以在第一保护膜16的形成前，在各电极焊盘间埋入其它绝缘膜，使电极焊盘彼此电绝缘。
接下来，以第一保护膜16作为掩模，在各电极焊盘的表面形成镀膜13。由此，碳化硅基体100的正面的几乎整个面被镀膜13选择性地覆盖。接下来，使第一保护膜16与镀膜13的边界被第二保护膜17覆盖。接下来，将端子销15焊料(焊接膜14)接合在各电极焊盘的镀膜13上。之后，将碳化硅基体100切断(切割)为芯片状并使其成为单个片，由此完成图1、图2、图5所示的MSOFET。
以上，如说明的那样，根据实施方式1，隔着镀膜以及焊接膜将端子销与设于同一碳化硅基体的全部的电极焊盘接合，由此能够不使用在高温度条件下与电极焊盘的紧贴性低的焊线来制成(制造)半导体装置。因此，例如，即使在使用碳化硅等宽带隙半导体的半导体装置的动作温度、即例如200℃～300℃程度(在硅(Si)的情况下为150℃程度)的高温度条件下也能够确保高的可靠性。另外，由于不使用焊线，能够避免焊线的切断、焊线的缠绕引起的负面影响，能够提高半导体装置的可靠性。
另外，在以往那样使用焊线的情况下，为了易于进行引线结合，源极焊盘以外的电极焊盘被配置在活性区域的与边缘终端区域的边界附近。对此，根据实施方式1，由于使用端子销，因此即使在半导体芯片的中央部配置电极焊盘，也能够从电极焊盘引出电位。因此，电极焊盘的配置的自由度高(电极焊盘的配置不受制约)。另外，在以往那样使用焊线的情况下，电极焊盘的尺寸(表面积)和/或电极焊盘间的距离(超过500μm)受到制约而难以变小，因此半导体装置的小型化存在极限。对此，根据实施方式1，减小端子销的直径或使用于在电极焊盘上形成镀膜的工序最佳化，由此能够减小电极焊盘的尺寸。因此，与以往相比能够减小芯片尺寸，使半导体装置的小型化成为可能。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图6～图9是表示实施方式2的半导体装置的电极焊盘的平面布局的一个例子的俯视图。实施方式2的半导体装置的源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54、阴极焊盘55和运算部焊盘69的平面布局与实施方式1的半导体装置不同。在图6、图7、图9中表示源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54以及阴极焊盘55的平面布局。在图8中，表示源极焊盘12、栅极焊盘19、OV焊盘32、OC焊盘48、阳极焊盘54、阴极焊盘55和运算部焊盘69的平面布局。
如图6～图9所示，在活性区域101的与边缘终端区域102的边界附近，可以配置除源极焊盘12以外的各电极焊盘。在此情况下，在活性区域101的有效区域的除一定区域以外的区域的几乎整个面可以配置一个源极焊盘12(图6)，也可以配置两个源极焊盘12(图7)，其中，该一定区域为配置有除源极焊盘12以外的电极焊盘的区域。另外，运算部焊盘69优选为尽可能远离除源极焊盘12以外的其它电极焊盘，并且尽可能靠近边缘终端区域102地配置。具体而言，例如，也可以将运算部焊盘69和除源极焊盘12以外的其它电极焊盘分别靠近半导体芯片的对边(不共享顶点的边)100a、100b地配置(图8)。在图8中，表示在图6所示的电极焊盘的平面布局中，在活性区域101的与边缘终端区域102的边界附近增加运算部焊盘69的状态。
另外，如图9所示，可以将源极焊盘12配置在活性区域101的中央，并且以将源极焊盘12夹在中间的方式将除源极焊盘12以外的电极焊盘分开配置在两个位置。具体而言，例如，将栅极焊盘19和OC焊盘48、与OV焊盘32、阳极焊盘54和阴极焊盘55分别靠近半导体芯片的对边100c、100d配置。然后，也可以将栅极焊盘19和OC焊盘48、与OV焊盘32、阳极焊盘54和阴极焊盘55之间配置源极焊盘12。分别配置在半导体芯片的对边100c、100d的电极焊盘的种类以及个数可以进行各种变更。与实施方式1相同地，还可以将源极焊盘12和OC焊盘48以外的各电极焊盘进一步配置在外侧、即边缘终端区域102。
以上，如说明的那样，根据实施方式2，能够得到与实施方式1相同的效果。另外，对于以往的半导体装置而言，在活性区域的与边缘终端区域的边界附近配置除源极焊盘以外的电极焊盘。因此，根据实施方式2，可以将本发明用于以往的半导体装置，不改变各电路部的配置就能够小型化。
(实施方式3)
接下来，在实施方式3中，对主半导体元件10和电流感测部40的各MOS栅结构部的配置、各个条件的一个例子进行说明。图11是表示实施方式3的半导体装置的平面布局的一个例子的俯视图。图12是表示图11的切断线Y1-Y1’中的剖面结构的剖视图。图13是表示图11的切断线X1-X1’中的剖面结构的剖视图。图14是表示图11的切断线Y1-Y1’中的剖面结构的另一例子的剖视图。这里，虽然表示在与主半导体元件10同一碳化硅基体100上配置有例如电流感测部40、温度感测部50以及栅极焊盘部20的情况，但也可以与实施方式1相同地配置第一过电压保护部、运算电路部。
图11所示，在碳化硅基体100的正面，在活性区域101以规定的平面布局设有源极焊盘(源极)12、栅极焊盘19、OC焊盘(源极)48、阳极焊盘(阳极)54以及阴极焊盘(阴极)55。源极焊盘12的平面布局可以根据要求的式样进行各种变更。例如，也可以是源极焊盘12配置在包围除源极焊盘12以外的全部的电极焊盘的近似矩形框状的平面布局，除源极焊盘12以外的电极焊盘以直线状呈1列的方式配置在活性区域101的中央部。另外，各电极焊盘的平面布局也可以与实施方式1、实施方式2(参照图3～图9)相同。
图12所示，构成主半导体元件10的各MOS栅结构部的半导体区域不管配置于活性区域101的各电极焊盘的平面布局如何，在遍及整个活性区域101以规定的节距x2配置。电流感测部40的MOS栅结构部70b使用在碳化硅基体100上作为主半导体元件10而配置的MOS栅结构部的一部分而构成。能够使电流感测部40的MOS栅结构部70b与在后述的第二方向Y上相邻的主半导体元件10的MOS栅结构部70a的节距x3与主半导体元件10的各MOS栅结构部70a间的节距x2相等(x2＝x3)。
具体而言，主半导体元件10的MOS栅结构部70a由p型基极区71、n+型源极区72、p+型接触区73、n型JFET区域74、栅绝缘膜75以及栅极76构成。p型基极区71选择性地设置在碳化硅基体100的正面侧的表面层。p型基极区71可以与实施方式1相同地由第1p型基极区和2p型基极区构成。在p型基极区71的内部分别选择性地设置有n+型源极区72以及p+型接触区73。在相邻的p型基极区71间设置有n型JFET区域74。
这些p型基极区71、n+型源极区72、p+型接触区73以及n型JFET区域74不仅在源极焊盘12正下方(在深度方向上相向的部分)，还遍及整个活性区域101配置在源极焊盘12正下方以外的部分。即，整个活性区域101成为有效区域。p型基极区71、n+型源极区72以及p+型接触区73为了如后述那样与源极焊盘12接触(电接触)，优选在例如基体正面配置为沿平行的方向延伸的条状的平面布局。p型基极区71也可以遍及整个活性区域101以例如规定的节距x2等间隔地配置。
n+型源极区72、p+型接触区73和n型JFET区域74被配置为沿与条状的p型基极区71相同的方向(以下，称作第一方向)X延伸的条状的平面布局。n+型源极区72以及p+型接触区73在源极焊盘12的正下方的部分与源极焊盘12接触。n+型源极区72以及p+型接触区73的位于栅极焊盘19、阳极焊盘54以及阴极焊盘55的正下方的部分在省略图示部分与源极焊盘12接触。在碳化硅基体100上作为主半导体元件10而配置的MOS栅结构部中，OC焊盘48正下方的部分(沿深度方向与漏极侧相向的部分)作为电流感测部40的MOS栅结构部70b而被使用，除此以外的部分成为主半导体元件10的MOS栅结构部70a。
具体而言，条状的p型基极区71中的至少1个的一部分成为构成电流感测部40的MOS栅结构部70b的p型基极区71。因此，主半导体元件10的MOS栅结构部70a和电流感测部40的MOS栅结构部70b在第一方向X上连续(图13)。在OC焊盘48的正下方的部分，n+型源极区72以及p+型接触区73与OC焊盘48接触。OC焊盘48具有相对于源极焊盘12数千分之一程度的大小(例如20μm见方以上50μm见方程度)。OC焊盘48可以以与条状的p型基极区71中的多个沿深度方向相向的宽度(与第一方向X正交的方向(以下，称作第二方向)Y的宽度)配置(图12)。
在源极焊盘12以及OC焊盘48的正下方，在p型基极区71的处在n+型源极区72和n型JFET区域74中间的部分的表面上，隔着栅绝缘膜75设有栅极76。栅极76利用层间绝缘膜77而与源极焊盘12和OC焊盘48电绝缘。在温度感测部50和栅极焊盘部20可以不配置有栅极76。栅极焊盘19、阳极焊盘54、阴极焊盘55以及后述的温度感测部50的二极管80利用碳化硅基体100的正面上的层间绝缘膜77以及氧化膜78而与碳化硅基体100电绝缘。
温度感测部50为由在p型多晶硅层81与n型多晶硅层82之间的pn结形成的二极管80。p型多晶硅层81以及n型多晶硅层82配置在氧化膜78上，分别与阳极焊盘54以及阴极焊盘55接触。在省略图示的部分，MOS栅结构部70a、70b的全部的栅极76与栅极焊盘19电连接。与实施方式1相同地，在各电极焊盘分别隔着镀膜13以及焊接膜14而与端子销(未图示)接合。与实施方式1相同地，各电极焊盘利用第一保护膜16、第二保护膜17相互电绝缘。
此外，构成主半导体元件10的MOS栅结构部70a的p型基极区71相当于实施方式1(参照图1、2)的主半导体元件10的第1p型基极区3和第2p型基极区4a，除p型基极区71以外的各部分(附图标记72～76)分别相当于实施方式1的主半导体元件10的对应的各部分(附图标记5～9)。构成电流感测部40的MOS栅结构部70b的p型基极区71相当于实施方式1的电流感测部40的第1p型基极区41和第2p型基极区42，除p型基极区71以外的各部分(附图标记72～76)分别相当于实施方式1的电流感测部40的对应的各部分(附图标记43～47)。
通过这样配置构成MOS栅结构部70a、70b的半导体区域，可以使整个活性区域101作为有效区域。并且，通过由主半导体元件10的MOS栅结构部70a的一部分构成电流感测部40的MOS栅结构部70b，消除为了使主半导体元件10与电流感测部40分离而通常配置的无效区域(例如600μm宽度～300μm宽度)。由此，能够实现半导体芯片的缩小化，提高从1枚半导体晶片切断的半导体芯片的收获率。因此，在使用结晶缺陷大量存在的碳化硅晶片的情况下特别有用。
另外，通过消除将主半导体元件10与电流感测部40分离的无效区域，可以不改变节距地配置主半导体元件10的MOS栅结构部70a与电流感测部40的MOS栅结构部70b。由此，能够抑制流入电流感测部40的漂移电流减少，因此提高电流感测部40的过电流检测精度。另外，通过消除将主半导体元件10与电流感测部40分离的无效区域，能够防止因无效区域引起的特性恶化(例如提高导通电阻RonA等)。
另外，在碳化硅半导体装置中，芯片尺寸越大(例如8mm2以上)，则越难以采用使用了焊线的布线结构，而采用使用了端子销的布线结构。另外，对于使用了以往的端子销的布线结构而言，将主半导体元件与电流感测部分离的无效区域多。因此，实施方式3在芯片尺寸大的情况下特别有用。主半导体元件10以及电流感测部40均为MSOFET，即使产生电流不平衡也不易损坏。因此，即使不设置将主半导体元件10与电流感测部40分离的无效区域也不会产生特性上的问题。
另外，在本发明中，在电极焊盘焊接端子销，因此优选为电流感测部40的MOS栅结构部70b被设定为与主半导体元件10的MOS栅结构部70a不同的设计值。其理由如下。电流感测部40被设计为与主半导体元件10相同的设计值，以具有与主半导体元件10相同的特性。但是，焊接到OC焊盘48的端子销(未图示：图2的附图标记15)的直径小于焊接到源极焊盘12的端子销(未图示)的直径，由此在端子销的焊接时，与施加于源极焊盘12的应力相比更大的应力施加到OC焊盘48。
由发明人确认的是，由于该端子销的焊接时施加的应力，电流感测部40的栅极阈值电压成为与主半导体元件10的栅极阈值电压不同的值。在此情况下，主半导体元件10和电流感测部40在规定的电流比率下不动作，电流感测部40容易流过大电流。由此，电流感测部40的耐压与主半导体元件10的耐压相比降低，因此电流感测部40的电压增益(电压增幅率)需要变得与主半导体元件10的电压增益相同。因此，例如，变更电流感测部40的初始设计值，使得电流感测部40的栅极阈值电压尽可能地接近主半导体元件10的栅极阈值电压。
具体而言，例如，可以将作为改变电流感测部40的栅极阈值电压的变量之一的沟道长L2变更为与初始设计值(即主半导体元件10的沟道长L1)不同的设计值。电流感测部40的沟道长L2的设计值的变更方法如下。首先，从基于初始设计值预先制成的或者模拟的半导体装置取得主半导体元件10与电流感测部40的栅极阈值电压的偏差。基于该主半导体元件10与电流感测部40的栅极阈值电压的偏差，再次计算电流感测部40的沟道长L2。然后，可以利用基于该再计算值的新的设计值，制成最终成为制品的半导体装置。
在电流感测部40的沟道长L2的再计算中，可以以因端子销的焊接时施加于OC焊盘48的应力而变化的电流感测部40的栅极阈值电压接近主半导体元件10的栅极阈值电压的方式进行计算。因端子销的焊接时的应力产生的主半导体元件10与电流感测部40的栅极阈值电压的偏差通常为1V左右，具有再现性。因此，利用基于再计算的电流感测部40的沟道长L2的新的设计值制成最终成为制品的半导体装置，由此能够容易地制成使电流感测部40的栅极阈值电压以规定的允许误差接近主半导体元件10的栅极阈值电压的半导体装置。
这样，基于主半导体元件10与电流感测部40的栅极阈值电压的偏差对电流感测部40的沟道长L2进行再计算并设定，由此能够提高电流感测部40的耐压。主半导体元件10与电流感测部40的栅极阈值电压的偏差的允许误差例如为±0.5V程度。即使假如因端子销的焊接时施加于OC焊盘48的应力而使电流感测部40的栅极阈值电压变化，也使电流感测部40的耐压在主半导体元件10的耐压以上。此时，可以不对电流感测部40的沟道长L2进行再计算而利用初始设计值制成最终成为制品的半导体装置。
如图14所示，也可以在栅极焊盘19、阳极焊盘54以及阴极焊盘55的正下方不配置构成MOS栅结构部70a的半导体区域而作为无效区域。在此情况下，MOS栅结构部也可以被配置为沿第一方向X延伸的条状的平面布局，还可以被配置为矩阵状的平面布局。在将MOS栅结构部配置为条状的平面布局的情况下，p型基极区71、n+型源极区72、p+型接触区73和n型JFET区域74在活性区域101内的有效区域被配置为沿第一方向X延伸的条状的平面布局。
在将MOS栅结构部配置为矩阵状的平面布局的情况下，p型基极区71在活性区域101的有效区域被配置为矩阵状的平面布局。p+型接触区73被配置在p型基极区71的中央部附近，n+型源极区72被配置为包围p+型接触区73的周围的平面布局。n型JFET区域74被配置为贯通相邻的p型基极区71之间的格子状的平面布局。也可以在栅极焊盘19、阳极焊盘54以及阴极焊盘55的正下方，使邻近的构成主半导体元件10或者电流感测部40的p型基极区71以及p+型接触区73延伸。
在实施方式3中，在碳化硅基体100上作为主半导体元件10而配置的MOS栅结构部的一部分作为电流感测部40的MOS栅结构部70b来使用。并且以主半导体元件10与电流感测部40的电压增益尽可能接近的方式设定电流感测部40的沟道长L2。只要能够满足该条件，也可以例如使主半导体元件10的MOS栅结构部70a与电流感测部40的MOS栅结构部70b以不同平面布局配置。
以上，如说明的那样，根据实施方式3，可以得到与实施方式1、2相同的效果。另外，根据实施方式3，遍及整个活性区域而配置构成MOS栅结构部的半导体区域，并且以其一部分构成电流感测部，由此能够力求实现半导体芯片的缩小化、从1枚半导体晶片切断的半导体芯片的收获率提高、和/或主半导体元件的载流量提高等。另外，根据实施方式3，以电流感测部的栅极阈值电压接近主半导体元件的栅极阈值电压的方式设定电流感测部的沟道长，由此能够防止电流感测部的耐压与主半导体元件的耐压相比降低。
(实施方式4)
接下来，对实施方式4的半导体装置的结构进行说明。图15是表示实施方式4的半导体装置的主要部分的平面布局的俯视图。图16、图17是表示实施方式4的半导体装置的结构的一个例子的剖视图。这里实施方式4的半导体装置的平面布局与实施方式3相同(参照图11)，但也可以与实施方式1相同地配置第一过电压保护部和/或运算电路部。在图15中，表示图11的OC焊盘48附近的平面布局。在图16中，表示图11的切断线Y1-Y1’中的剖面结构。在图17中，表示图11的切断线X1-X1’中的断面结构。
实施方式4的半导体装置与实施方式3的半导体装置的不同点在于，在主半导体元件10的一部分具备用于保护电流感测部40免于受到过电压损害的第二过电压保护部90。
具体而言，图15所示，第二过电压保护部90被配置为包围电流感测部40的周围的例如近似矩形框状。在图15中，第二过电压保护部90是被2个粗虚线框围住的部分。例如，p型基极区71被配置为条状的平面布局。由在第二方向Y上最靠近电流感测部40侧的p型基极区71a与被配置在该p型基极区71a之间的p型基极区71b在第二方向Y上平行的p型区域(以下，称作p型基极连结部)71c连结。p型基极连结部71c例如具有与p型基极区71相同的深度以及杂质浓度，作为p型基极区71而发挥功能。
p型基极连结部71c将p型基极区71的成为主半导体元件10的MOS栅结构部70a的部分彼此连结，在深度方向Z上不与OC焊盘48相向。另外，p型基极连结部71c以将电流感测部40夹在中间的方式配置2个。即，在由第二方向Y上最靠近电流感测部40侧的p型基极区71a、p型基极连结部71c形成的矩形框内配置电流感测部40。第二过电压保护部90被配置为沿第二方向Y上最靠近电流感测部40侧的p型基极区71a和p型基极连结部71c而成的近似矩形框状的平面布局，并且与p型基极区71a以及p型基极连结部71c在深度方向上相向。在图15中，将MOS栅结构部的p型基极区71以及n型JFET区域以外的构成部分省略图示。
虽然省略图示，但第二过电压保护部90也可以被配置为包围电流感测部40的周围的近似同心圆状。在此情况下，将电流感测部40夹在中间而相邻的至少每2个p型基极连结部71c被配置为沿第二方向Y延伸的条状的平面布局。由这些4个以上的p型基极连结部71c与成为主半导体元件10的MOS栅结构部70a的p型基极区71(包含p型基极区71a)形成包围电流感测部40的周围的同心圆状的平面布局。然后，可以使第二过电压保护部90配置为沿这些4个以上的p型基极连结部71c和成为主半导体元件10的MOS栅结构部70a的p型基极区71(包含p型基极区71a)而成的同心圆状的平面布局。
如图16、图17所示，第二过电压保护部90由n型或者p型的第一半导体区域(第三半导体区域)91构成。第一半导体区域91以不达到n-型碳化硅层2与n+型碳化硅基板1的界面的深度选择性地设置在n-型碳化硅层2(漂移区)的在漏极侧比p型基极区71深的部分。第一半导体区域91与构成主半导体元件10的MOS栅结构部70a的p型基极区71之中最靠近电流感测部40侧的p型基极区71在深度方向Z上相向，并与该p型基极区71接触(图16)。并且，第一半导体区域91与p型基极连结部71c在深度方向Z上相向，并与p型基极连结部71c接触(图17)。
另外，如上述那样，第二过电压保护部90被配置为包围电流感测部40的周围的近似同心圆状。虽然省略图示，但在此情况下，第一半导体区域91被分别配置在与构成主半导体元件10的MOS栅结构部70a的p型基极区71之中在第二方向Y上相邻的多个p型基极区71在深度方向Z上相向的位置。
电流感测部40的尺寸大幅度地缩小为相对于主半导体元件10千分之一的程度，通常，与主半导体元件10相比，在电流感测部40容易被施加过电压和/或电涌。因此，在设置有第一半导体区域91的部分，使主半导体元件10的耐压低于电流感测部40的耐压。由此，主半导体元件10成为在设置有第一半导体区域91的部分容易吸收过电压的结构，因此能够抑制过电压施加到电流感测部40。第一半导体区域91的导电型(n型、p型)可以根据设计条件进行各种变更。在配置n型的第一半导体区域91的情况下，第一半导体区域91的杂质浓度高于漂移区(n-型碳化硅层2)的杂质浓度。
在配置n型的第一半导体区域91的情况下，抑制从p型基极区71与第一半导体区域91之间的pn结向漏极侧扩展的空乏层的延伸。因此，设置第一半导体区域91的部分中的主半导体元件10的耐压变低。在配置p型的第一半导体区域91的情况下，在漏极侧比p型基极区71与漂移区之间的pn结深的位置形成第一半导体区域91与漂移区之间的pn结。因此，电场容易在第一半导体区域91与漂移区之间的pn结集中，设置第一半导体区域91的部分中的主半导体元件10的耐压变低。这样，不依赖于第一半导体区域91的导电型，能够使设置第一半导体区域91的部分中的主半导体元件10的耐压低于电流感测部40的耐压。
另外，在第一半导体区域91的内部，可以以与p型基极区71接触的方式选择性地设置第二半导体区域92。第二半导体区域(第三半导体区域)92的导电型(n型、p型)可以根据设计条件进行各种变更。例如，第二半导体区域92可以是与第一半导体区域91同导电型，并且与第一半导体区域91的杂质浓度的不同半导体区域。另外，第二半导体区域92也可以是与第一半导体区域91不同导电型。主半导体元件10成为在设置第一半导体区域91的部分容易吸收过电压的结构即可，第一半导体区域91的导电型、是否设置第二半导体区域92可以基于设计条件进行各种变更。例如，只通过n型的第一半导体区域91构成第二过电压保护部90的情况成为最容易吸收过电压的结构。
另外，在由彼此导电型不同的第一半导体区域91和第二半导体区域92构成第二过电压保护部90的情况下，使在第一半导体区域91和第二半导体区域92内向源极侧扩展的空乏层的延伸变快，使吸收过电压的速度变快。因此，可以使在设置第二过电压保护部90的部分的主半导体元件10的击穿(breakdown)提前。在p型的第一半导体区域91的内部配置n型的第二半导体区域92的情况下，利用第二半导体区域92的厚度t1决定吸收过电压的速度。在n型的第一半导体区域91的内部配置p型的第二半导体区域92的情况下，利用第一半导体区域91的处在漂移区与第二半导体区域92之间的部分t2决定吸收过电压的速度。
第一半导体区域91和第二半导体区域92可以利用离子注入来形成。因此，在上述的实施方式1的半导体装置的制造方法中，通过仅分别增加1次离子注入工序，就能够容易地配置第二过电压保护部90。只要适当地设定离子注入的加速电压，用于形成第一半导体区域91和第二半导体区域92的离子注入工序就可以在能够实施通常离子注入工序的任意时机进行。例如，以仅在从基体正面起比p型基极区71深的规定位置形成第一半导体区域91和第二半导体区域92的方式设定离子注入的加速电压，由此在p型基极区71的形成后也能够形成第一半导体区域91和第二半导体区域92。
第一半导体区域91和第二半导体区域92可以分别与离子注入条件(导电型、深度、杂质浓度)相同的其它半导体区域同时形成。另外，用于形成第一半导体区域91和第二半导体区域92的离子注入工序可以为多段离子注入(加速电压以及剂量不同的多次离子注入)。虽然省略图示，但第一半导体区域91和第二半导体区域92的平面形状可以进行各种变更，例如可以为近似矩形、三角形、圆形。
图18是表示实施方式4的半导体装置的结构的另一例子的剖视图。如图18所示，栅极焊盘19、阳极焊盘54以及阴极焊盘55的正下方可以不配置构成MOS栅结构部70a的半导体区域而作为无效区域。在此情况下，以包围电流感测部40的MOS栅结构部70b的周围的方式配置主半导体元件10的MOS栅结构部70a。第一半导体区域91的配置如上所述。源极焊盘12被配置为仅包围OC焊盘48周围的平面布局。除OC焊盘48以外的电极焊盘可以在与OC焊盘48不同的部分使其周围被源极焊盘12围住。
以上，如说明的那样，根据实施方式4，能够得到与实施方式1～3相同的效果。根据实施方式4，可以采用利用主半导体元件的设于与电流感测部相邻的部分的第一半导体区域和第二半导体区域吸收过电压的结构，因此能够保护电流感测部免受过电压损害。
以上本发明并不局限于上述的各实施方式，在不脱离本发明的主旨的范围内可以进行各种变更。例如，在上述的各实施方式中，虽然配置除源极焊盘以外的多个电极焊盘，但即使是除了源极焊盘以外配置一个电极焊盘的构成也能够提高半导体装置的可靠性。虽然以采用平面栅型MSOFET作为主半导体元件的情况为例进行说明，但也可以以双极晶体管、IGBT、沟道栅型半导体装置等各种元件结构的半导体装置作为主半导体元件。配置于与主半导体元件同一半导体芯片的半导体元件不限于用于保护或控制主半导体元件的电路部而可以进行各种变更。另外，各部的尺寸、杂质浓度等可根据需要的式样等而进行各种设定。另外，本发明即使是在使用氮化镓(GaN)等其它宽带隙半导体而成的半导体装置、使用硅而成的半导体装置中也能够起到相同的效果。另外，在各实施方式中第一导电型采用n型，第二导电型采用p型，但本发明即使使第一导电型采用p型，第二导电型采用n型也同样成立。
工业上的利用可能性
如上所述，本发明的半导体装置以及半导体装置的制造方法对于作为开关设备而使用的半导体装置是有用的，特别是适合使用碳化硅而成的半导体装置。

Claims (17)

1.一种半导体装置，其特征在于，具备：
多个半导体元件，所述多个半导体元件被配置在同一半导体基板，该半导体基板包括带隙比硅宽的半导体；以及
多个电极焊盘，所述多个电极焊盘以规定的平面布局被配置在所述半导体基板的正面，并且分别与所述多个半导体元件电连接，
将使所述电极焊盘的电位引出到外部的端子销分别隔着镀膜而焊料接合到全部的所述电极焊盘上。
2.根据权利要求1记载的半导体装置，其特征在于，所述多个半导体元件由第一半导体元件和一个以上的第二半导体元件构成，
所述第一半导体元件进行主动作，
所述第二半导体元件保护或者控制所述第一半导体元件。
3.根据权利要求2记载的半导体装置，其特征在于，具有将与多个所述第二半导体元件中的各个分别电连接的所述电极焊盘配置在供主电流流动的活性区域的中央部而成的平面布局。
4.根据权利要求2或3记载的半导体装置，其特征在于，所述第二半导体元件配置为两个以上，
所述半导体装置具有将与两个以上的所述第二半导体元件中的各个分别电连接的所述电极焊盘以直线状配置为1列而成的平面布局。
5.根据权利要求2记载的半导体装置，其特征在于，所述第二半导体元件配置为两个以上，
所述半导体装置具有将与两个以上的所述第二半导体元件中的各个分别电连接的所述电极焊盘以隔着与所述第一半导体元件电连接的所述电极焊盘的方式分开配置在两个位置而成的平面布局。
6.根据权利要求2～5中任一项记载的半导体装置，其特征在于，
所述第二半导体元件是保护所述第一半导体元件免受过电压损害的第一过电压保护部、检测流到所述第一半导体元件的电流的电流感测部、检测所述第一半导体元件的温度的温度感测部、或者控制所述第一半导体元件的运算电路部。
7.根据权利要求1记载的半导体装置，其特征在于，
所述第一半导体元件具有：
第二导电型的第一半导体区域，其设置在第一导电型的所述半导体基板的正面侧；
第一导电型的第二半导体区域，其选择性地设置在所述第一半导体区域的内部；
栅绝缘膜，其与所述第一半导体区域的在所述第二半导体区域和所述半导体基板之间的区域接触而设置；
栅极，其以隔着所述栅绝缘膜的方式设置在与所述第一半导体区域相反的一侧；
第一电极，其与所述第一半导体区域和所述第二半导体区域接触；以及
第二电极，其与所述半导体基板的背面接触，
将所述第一电极作为与所述第一半导体元件电连接的所述电极焊盘。
8.根据权利要求1记载的半导体装置，其特征在于，
带隙比硅宽的半导体为碳化硅。
9.根据权利要求6记载的半导体装置，其特征在于，
所述第一半导体元件的元件结构与成为所述电流感测部的所述第二半导体元件的元件结构以规定节距配置。
10.根据权利要求9记载的半导体装置，其特征在于，成为所述电流感测部的所述第二半导体元件的元件结构由所述第一半导体元件的元件结构的一部分构成。
11.根据权利要求9或10记载的半导体装置，其特征在于，所述第一半导体元件的元件结构为绝缘栅结构，
成为所述电流感测部的所述第二半导体元件的元件结构为绝缘栅结构，
以成为所述电流感测部的所述第二半导体元件的元件结构与所述第一半导体元件的元件结构变为栅阈值电压相同的方式设定成为所述电流感测部的所述第二半导体元件的元件结构的沟道长。
12.根据权利要求9或10记载的半导体装置，其特征在于，
所述第一半导体元件具有：
第二导电型的第一半导体区域，其设置在第一导电型的所述半导体基板的正面侧；
第一导电型的第二半导体区域，其选择性地设置在所述第一半导体区域的内部；
栅绝缘膜，其与所述第一半导体区域的在所述第二半导体区域和所述半导体基板之间的区域接触而设置；
栅极，其以隔着所述栅绝缘膜的方式设置在与所述第一半导体区域相反的一侧；
第一电极，其与所述第一半导体区域和所述第二半导体区域接触；以及
第二电极，其与所述半导体基板的背面接触，
将所述第一电极作为与所述第一半导体元件电连接的所述电极焊盘。
13.根据权利要12记载的半导体装置，其特征在于，
所述第一半导体区域和所述第二半导体区域以与电连接于所述第一半导体元件的所述电极焊盘、以及分别电连接于多个所述第二半导体元件的所述电极焊盘在深度方向上相向的规定的布局配置。
14.根据权利要求13记载的半导体装置，其特征在于，
由所述第一半导体区域和所述第二半导体区域的、与所述电极焊盘在深度方向上相向的部分构成所述电流感测部，所述电极焊盘与成为所述电流感测部的所述第二半导体元件电连接。
15.根据权利要求14记载的半导体装置，其特征在于，
所述第一半导体元件还具有第三半导体区域，该第三半导体区域选择性地设置在从所述半导体基板的正面起算比所述第一半导体区域深的位置，并且与该第一半导体区域接触，
所述第三半导体区域以与所述第一半导体区域的成为所述电流感测部的部分相邻的方式配置。
16.根据权利要求15记载的半导体装置，其特征在于，
导电型与所述第三半导体区域不同的第四半导体区域选择性地设置在所述第三半导体区域的内部。
17.一种半导体装置的制造方法，其特征在于，该半导体装置具备：多个半导体元件，所述多个半导体元件被配置在同一半导体基板，该半导体基板包括带隙比硅宽的半导体；以及多个电极焊盘，所述多个电极焊盘分别与所述多个半导体元件电连接，所述半导体装置的制造方法包括：
在所述半导体基板的正面侧分别形成所述多个半导体元件的元件结构的工序，
在所述半导体基板的正面上，形成与多个所述元件结构的接触区接触的金属膜的工序，
选择性地除去所述金属膜，将分别与所述多个半导体元件电连接的多个所述电极焊盘以规定的平面布局配置在所述半导体基板的正面的工序，
将使所述电极焊盘的电位引出到外部的端子销分别隔着镀膜而焊料接合到全部的所述电极焊盘上的工序。
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