KR102264850B1 - 전력 반도체 칩 및 전력 반도체 모듈 - Google Patents
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Abstract
본 발명의 일 관점에 따르면, 전력 반도체 칩을 제공한다. 금속 패드부; 상기 금속 패드부 상에 형성된 Graded Ni-P 합금층; 상기 Graded Ni-P 합금층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 솔더층;을 포함하고, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.
Description
본 발명은 전력 반도체 칩 및 전력 반도체 모듈에 관한 것으로서, 더 상세하게는 솔더링(soldering)시 발생하는 금속간화합물(IMC; Inter Metallic Compound)의 형성을 조절하여 금속 간 접합 상태를 높이고, 신뢰성을 향상시킬 수 있는 전력 반도체 칩 및 전력 반도체 모듈에 관한 것이다.
일반적으로, 전력 반도체 모듈의 금속 배선 형성시 전기저항이 비교적 낮고, 미세패턴 제작이 용이한 Al을 사용한다. 하지만 Al은 고온 공정시 Si과 반응하여 알루미늄 스파이크(Aluminum spike)을 형성한다. 이로 인해, 전력 반도체 모듈의 전기적 특성을 저하시키게 된다.
이를 방지하기 위해서, Si 기판 상에 Ti을 도포한 후 어닐링(annealing) 과정을 통해 TiSi2을 형성하여 Al와 Si간 반응을 낮출 수 있도록 한다. 또, TiN을 도포함으로써 TiSi2와 Al간 반응을 낮추기 위한 장벽(barrier) 역할을 수행하도록 한다. TiN 상에 형성된 Al은 솔더링 작업에 필요한 웨팅(wetting)이 잘 이루어지지 않기 때문에 솔더링이 가능한 Ni을 전해/무전해도금을 통해 형성한다.
또한, Ni은 부식저항성이 낮아 산화되기 쉬우므로 Au, Pd, Ag, Cu 등을 도포하여 부식저항성을 높일 수 있도록 한다. 솔더링이란 금속과 솔더간 화학적으로 본딩이 이루어지는 과정으로 안정적인 솔더 조인트(solder joint)를 얻기 위해서는 금속간화합물이 필수적으로 필요하다.
그러나, 금속간화합물은 솔더보다 더 단단하고 쉽게 부러지는 성질을 가지고 있어, 전력 반도체 모듈의 균열(Fracture)을 일으켜 전력 반도체 모듈의 신뢰성을 저하시키는 요인이 될 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 솔더링시 솔더 구조체 내에 형성되는 금속간화합물(IMC)에 의한 높은 균열 가능성을 억제하여, 접합성 및 신뢰성을 개선할 수 있는 전력 반도체 칩 및 전력 반도체 모듈을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 전력 반도체 칩을 제공한다. 상기 전력 반도체 칩은 금속 패드부; 상기 금속 패드부 상에 형성된 Graded Ni-P 합금층; 상기 Graded Ni-P 합금층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 솔더층;을 포함하고, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.
상기 전력 반도체 칩에 있어서, 상기 금속 패드부는 Al을 포함할 수 있다.
상기 전력 반도체 칩에 있어서, 상기 금속층은 Au를 포함할 수 있다.
상기 전력 반도체 칩에 있어서, 상기 솔더층은 SnPbAu를 포함할 수 있다.
본 발명의 다른 관점에 따르면, 전력 반도체 모듈을 제공한다. 상기 전력 반도체 모듈은 하부기판; 제 1 솔더 프리폼을 이용하여 상기 하부기판 상에 형성된 반도체 칩; 제 2 솔더 프리폼을 이용하여 상기 반도체 칩 상에 형성된 스페이서; 및 제 3 솔더 프리폼을 이용하여 상기 스페이서 상에 형성된 상부기판;을 포함하고, 상기 제 1 솔더 프리폼, 상기 제 2 솔더 프리폼 및 상기 제 3 솔더 프리폼 중 적어도 어느 하나는 Graded Ni-P 합금층을 구비하는 솔더 구조체를 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 Graded Ni-P 합금층을 구비하는 솔더 구조체는, 제 1 Graded Ni-P 합금층; 상기 제 1 Graded Ni-P 합금층 상에 형성된 Ni 합금층; 상기 Ni 합금층 상에 형성된 제 2 Graded Ni-P 합금층; 상기 제 2 Graded Ni-P 합금층 상에 형성된 제 1 금속간화합물층; 상기 제 1 금속간화합물층 상에 형성된 금속층; 상기 금속층 상에 형성된 제 2 금속간화합물층; 및 상기 제 2 금속간화합물층 상에 형성된 솔더층;을 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 제 1 Graded Ni-P 합금층 및 상기 제 2 Graded Ni-P 합금층은 P의 농도가 상기 제 1 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 Ni 합금층은 Ni3P를 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 제 1 금속간화합물층은 Ni3Sn4를 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 제 2 금속간화합물층은 AuSn4를 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 금속층은 Au를 포함할 수 있다.
상기 전력 반도체 모듈에 있어서, 상기 솔더층은 SnPbAu를 포함할 수 있다.
본 발명의 또 다른 관점에 따르면, 전력 반도체 모듈의 제조방법을 제공한다. 상기 전력 반도체 모듈의 제조방법은 하부기판 상에 반도체 칩을 배치한 후 제 1 솔더링을 수행하는 단계; 상기 반도체 칩 상에 스페이서를 배치한 후 제 2 솔더링을 수행하는 단계; 및 상기 스페이서 상에 상부기판을 배치한 후 제 3 솔더링을 수행하는 단계;를 포함하고, 상기 제 1 솔더링을 수행하는 단계, 상기 제 2 솔더링을 수행하는 단계 및 상기 제 3 솔더링을 수행하는 단계 중 적어도 어느 하나의 솔더링을 수행하는 단계는, Graded Ni-P 합금층, 금속층 및 솔더층이 순차적으로 적층된 구조체를 피접합 부재 상에 형성하는 단계 및 상기 구조체 상에 접합 부재를 배치한 후 솔더링을 수행하여 상기 접합 부재를 상기 피접합 부재 상에 형성하는 단계를 포함하며, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 종래에 사용하던 솔더 구조체의 구조를 제어함으로써, 금속간화합물을 종래대비 얇게 제어하여 금속간화합물에 의한 결함을 억제할 수 있으며, 이로 인해 신뢰성도 향상될 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 실시예(a, b) 및 비교예(c, d)에 따른 전력 반도체 칩을 보여주는 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 상면도이다.
도 5는 본 발명의 일 실시예들에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 상면도이다.
도 5는 본 발명의 일 실시예들에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 "바로 위에(directly on)" 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
전력 반도체 모듈에서 금속배선 공정은 소자를 외부로부터 보호하고, 소자를 작동하기 위한 연결을 위해서 매우 중요한 구성요소 중 하나이다. 종래에는 금속배선 공정시 Al을 주로 사용하는데, 기판에 포함된 Si과 고온에서 반응하여 전기적 특성을 저해하게 된다. 그러므로, 단순히 Al만을 사용하지 않고, 솔더링 작업에 필요한 금속층(Ni 등)을 추가로 적층한 후 솔더링을 진행하게 된다. 이 경우, 솔더링을 수행할 때 적층된 금속층들 사이에 형성된 금속간화합물들의 영향으로 균열이 발생되어 소자의 신뢰성이 감소될 수 있다.
이를 해결하기 위해서, 본 발명에서는 Ni 금속층 대신 Ni-P 합금층을 적용하여 금속간화합물의 두께를 얇게 제어하여 금속간화합물에 의한 결함을 억제하고, 신뢰성도 향상시키고자 한다.
이하에서, 도면을 참조하여, 본 발명의 실시예에 의한 전력 반도체 모듈 및 전력 반도체 모듈에 적용되는 전력 반도체 칩의 구성에 대해서 상세하게 후술한다.
도 1은 본 발명의 실시예(a, b) 및 비교예(c, d)에 따른 전력 반도체 칩을 보여주는 개략적인 단면도이다.
도 1의 (a)를 참조하면, 본 발명의 실시예에 따른 전력 반도체 칩은 금속 패드부(110), Graded Ni-P 합금층(132), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조를 포함한다. 여기서, 금속 패드부(110)는 피접합부재로서, 예를 들어, Si을 포함하는 기판을 사용할 수 있으며, 상기 Si을 포함하는 기판 상에 Al 금속 패드부가 순차적으로 형성된 것일 수 있다.
종래에는 도 1의 (c)에 도시된 바와 같이, Al으로 이루어진 금속 패드부(110) 상에 Ni-P 합금층(131)을 형성하였다. Ni-P 합금층(131)은 Ni 금속기지 내에 P의 농도가 균일하게 함유된 것을 의미한다. Ni-P 합금층(131) 상에 금속층(136) 및 솔더층(138)을 순차적으로 적층한다. 예를 들어, 금속층(136)은 Au를 포함할 수 있으며, 솔더층(138)은 SnPb를 포함할 수 있다.
이렇게 형성된 전력 반도체 칩의 경우, 솔더링시 도 1의 (d)에 도시된 바와 같이, Ni-P 합금층(131)과 금속층(136), 금속층(136)과 솔더층(138) 사이에 금속간화합물(134, 135, 137)이 각각 형성된다.
Ni-P 합금층(131)과 금속층(136) 사이에는 Ni 합금층(134) 및 제 1 금속간화합물(135)이 순차적으로 형성된다. 여기서, Ni 합금층(134)은 예를 들어, Ni3P를 포함할 수 있으며, 제 1 금속간화합물층(135)은 Ni3Sn4를 포함할 수 있다. Ni3P 및 Ni3Sn4는 솔더와 Ni 사이에 형성된 것으로，부러지기 쉽고, 균열이 발생하기 쉽다.
또한, 금속층(136)과 솔더층(138) 사이에는 제 2 금속간화합물(137)이 형성된다. 여기서, 제 2 금속간화합물(137)은 예를 들어, AuSn4를 포함할 수 있다. AuSn4는 솔더에 용해되고 남은 Au가 Sn과 반응하여 석출된 것으로서, 크리스탈(crystal) 형태이기 때문에 Ni3P 및 Ni3Sn4 같이, 부러지기 쉽고, 균열이 발생하기 쉽다.
이 경우, 구부리거나, 기계적인 충격, 진동, 온도와 관련된 ＰＴＣ, ＴＣ 테스트 등 신뢰성을 평가하는 전력소자 규격을 만족시키기 어려워진다.
이를 해결하기 위해서, 본 발명에서는 도 １의 （ａ）에 도시된 바와 같이, Graded Ni-P 합금층(132)을 도입하였다. Graded Ni-P 합금층(132)은 P의 농도가 Graded Ni-P 합금층(132)으로부터 솔더층(138)으로 갈수록 점진적으로 감소하는 농도구배를 나타낸다.
Graded Ni-P 합금층(132) 상에 금속층(136) 및 솔더층(138)을 순차적으로 적층한 이후에, 솔더링을 수행할 경우, 제 1 Graded Ni-P 합금층(132a), 제 2 Graded Ni-P 합금층(132b), 금속층(136) 및 솔더층(138)이 순차적으로 형성된다. 여기서, 제 1 Graded Ni-P 합금층(132a)과 제 2 Graded Ni-P 합금층(132b) 사이에 Ni 합금층(134)이 형성된다. 제 2 Graded Ni-P 합금층(132b)과 금속층(136) 사이에 제 1 금속간화합물층(135)이 형성된다. 마지막으로, 금속층(136)과 솔더층(138) 사이에 제 2 금속간화합물층(137)이 형성된다.
이 경우, Ni 합금층(134)의 두께는 종래 기술대비 거의 유사하나, 제 1 금속간화합물층(135) 및 제 2 금속간화합물층(137)의 두께는 종래 기술대비 매우 얇게 제어가 가능하다.
Graded Ni-P 합금층(132)의 경우, 합금층의 하부에서부터 상부까지 P의 함량에 따라 농도차가 상이하게 제어된 것으로서, 솔더링시 농도차에 의한 확산이 진행되게 된다. 이 때, P의 함량이 높을수록 접합성을 감소시키기에 Ni3P 합금층이 위쪽으로 형성될수록 접합성이 향상된다. Ni3P 합금층은 블랙 패드 결함(Black pad defect)을 형성하여, Ni3P 합금층과 금속간화합물층 간 계면에 크랙을 유발시키는 물질인데, 상기 결함이 발생하는 주 원인인 부식은 Ni3P 합금층이 Au 금속층과 가까워져 부식저항성을 높일 수 있다.
또, 솔더 쪽으로 갈수록 P의 함량이 낮아지기 때문에, 다공성(porous)인 Ni3P의 위치가 달라지게 되고, 이에 따른 미세 기공의 농도가 줄어들어 Au 금속층의 계면(grain boundary)을 통한 침투가 낮아지는 장점이 있다.
또한, 솔더층(138)은 예를 들어, SnPbAu를 포함할 수 있다. 종래의 솔더 재료인 SnPb에 Au를 추가할 경우, 금속간화합물에 의한 균열 발생 가능성을 낮출 수 있다. 이는 Au 성분이 솔더에 포함되어 있기 때문에, 금속층(136)의 재료인 Au층을 얇게 도금하여 형성할 수 있어, 솔더에 대한 용해도(solubility)가 높아 금속간화합물의 형성 가능성이 낮아진다.
한편, 제 1 Graded Ni-P 합금층(132a) 및 상기 제 2 Graded Ni-P 합금층(132b)은 P의 농도가 제 1 Graded Ni-P 합금층(132a)으로부터 솔더층(138)으로 갈수록 점진적으로 감소하는 농도구배를 나타낸다. 그러나, Ni 및 P의 확산 정도에 따라서, 제 1 Graded Ni-P 합금층(132a) 또는 상기 제 2 Graded Ni-P 합금층(132b)에만 농도구배가 있을 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 개략적인 평면도이고, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 회로도이다.
도 2를 참조하면, 전력 반도체 모듈(1000)은 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 구현될 수 있다. 이러한 전력 반도체 모듈(1000)은 웨이퍼(wafer), 칩(chip) 또는 다이(die) 구조를 포함할 수 있다.
예를 들어, 메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들(power semiconductor transistors; 이하, PT)이 형성될 수 있다. 예를 들어, 전력 반도체 트랜지스터(PT)는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하, IGBT) 또는 전력 모스펫(power MOSFET)을 포함할 수 있다. IGBT는 게이트 전극, 에미터 전극(emitter electrode) 및 컬렉터 전극(collector electrode)을 포함할 수 있다. 도 3에서는 전력 반도체 모듈(1000)로 IGBT를 예로 설명한다.
도 2 및 도 3을 참조하면, 전력 반도체 모듈(1000)은 외부와 연결을 위한 복수의 단자들을 포함할 수 있다. 예를 들어, 전력 반도체 모듈(1000)은 전력 반도체 트랜지스터들(PT)의 에미터 전극에 연결되는 에미터 단자(69) 및 켈빈 에미터 단자(66), 전력 반도체 트랜지스터들(PT)의 게이트 전극과 연결되는 게이트 단자(62), 전류를 모니터링하기 위한 전류 센서 트랜지스터들(ST)과 연결되는 전류 센서 단자(64), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)의 컬렉터 전극과 연결되는 컬렉터 단자(61)를 포함할 수 있다. 도 3에서 컬렉터 단자(61)는 도 2에서 전력 반도체 모듈(1000)의 후면 상에 있다.
온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 본 구조는 전력 반도체 모듈(1000) 내에 온도 센서(TC)가 내장된 구조를 예시적으로 설명하고 있으나, 이 실시예의 변형된 예에서 온도 센서(TC)가 생략될 수도 있다.
전력 반도체 트랜지스터(PT)는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속되고, 전류 센서 트랜지스터(ST)는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터(PT)와 일부 병렬적으로 접속된다. 전류 센서 트랜지스터(ST)의 게이트 전극과 전력 반도체 트랜지스터(PT)의 게이트 전극은 소정의 저항을 개재하여 게이트 단자(62)에 공유로 연결된다.
전류 센서 트랜지스터(ST)는 전력 반도체 트랜지스터(PT)와 실질적으로 같은 구조로 형성되며, 다만 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터(ST)의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터(PT)의 출력 전류를 간접적으로 모니터링할 수 있게 된다.
이 실시예에서, 에미터 단자(69) 및 전류 센서 단자(64)는 소정의 보호 저항(Re)을 통해서 연결될 수 있다. 보호 저항(Re)은 전력 반도체 모듈(1000)의 정상적인 동작 시에는 에미터 단자(69)와 전류 센서 단자(64) 사이를 절연시켜 실질적으로 전류의 흐름을 허용하지 않도록 충분히 큰 절연 저항일 수 있다. 다만, 에미터 단자(69) 및 전류 센서 단자(64)가 보호 저항(Re)을 통해서 연결된다는 의미는, 비정상적인 동작 상황, 예컨대 ESD(electro static discharge) 상황 같은 경우에는 전류의 흐름을 허용하도록 전기적으로 연결된 것을 의미할 수 있다.
따라서, 정상적인 동작 상황에서는 전력 반도체 트랜지스터(PT)의 에미터 단자(69)를 통한 전류 또는 전자 흐름과 전류 센서 트랜지스터(ST)의 전류 센서 단 자(64)를 통한 전류 또는 전자의 흐름은 구분된다. 다만, 비정상적인 동작 상황, 예컨대 ESD 상황에서는 매우 큰 전압이 걸리거나 매우 큰 전류가 유입되어, 전류 센서 트랜지스터(ST)의 전류 또는 전자 흐름이 보호 저항(Re)을 통해서 전력 반도체 트랜지스터(PT) 방향으로 분배될 수 있다. 이에 따라, 메인 셀 영역(MC)에 비해서 상대적으로 크기가 작은 센서 영역(SA)에서도 정전 용량을 늘리고 정전 특성을 향상시킬 수 있게 된다. 즉, 보호 저항(Re)을 통한 전류 분배를 이용하여, 센서 영역(SA)이 ESD 충격으로부터 보호될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 상면도이고, 도 5는 본 발명의 일 실시예들에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 단면도이다. 여기서, 도 5의 (a)에 도시된 단면도는 도 4의 (b)에 도시된 V-V을 기준으로 절단한 것을 의미한다.
도 4의 (a)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은 하부기판(100) 상에 반도체 칩(210), 스페이서(300) 및 상부기판(500)이 순서대로 적층되어 있으며, 하부기판(100)의 주변에 리드프레임으로 구성된 여러 단자들이 형성된 것을 포함한다. 도 4의 (b)에 도시된 도면은 (a)에 도시된 도면에서 일점 쇄선으로 구분된 영역을 확대한 것으로서, 복수개로 구분된 하부기판(100) 상에 반도체 칩(210) 혹은 다이오드(200)가 적층되며, 반도체 칩(210) 혹은 다이오드(200) 상에 스페이서(300)가 형성된다. 이 때, 반도체 칩(210) 혹은 다이오드(200)가 형성되지 않은 영역 중 일부에는 비아 스페이서 (350)가 형성된다. 비아 스페이서(350)의 높이는 반도체 칩(210) 및 스페이서(300)의 적층 높이 또는 다이오드(200) 및 스페이서(300)의 적층 높이만큼 형성된다. 이후에, 스페이서(300) 및 비아 스페이서(350) 상에 복수개로 구분된 상부기판(500)을 적층한다.
도 5의 (a)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은, 하부기판(100) 상에 반도체 칩(210)을 형성한다. 여기서, 하부기판(100)은 예를 들어, AMC(active metal brazed copper) 기판 또는 DBC(direct bonder copper) 기판을 사용할 수 있다. 하부기판(100)은 구리(Cu)와 같은 전도성이 좋은 금속층(102, 106)이 세라믹 기판(104)의 상부면 및 하부면 상에 형성된 것으로서, 적어도 하나 이상의 층이 적층된 형태로 형성될 수 있다.
하부기판(100)은 제 1 하부 금속층(102), 제 1 세라믹층(104) 및 제 1 상부 금속층(106)을 포함할 수 있다. 제 1 세라믹 기판(104)의 하부면과 상부면 각각에 제 1 하부 금속층(102)과 제 1 상부 금속층(106)이 형성될 수 있다. 여기서, 제 1 하부 금속층(102)과 제 1 상부 금속층(106)은 금속회로패턴으로 이해될 수 있다.
도면에 도시되지는 않았으나, 제 1 세라믹 기판(104)의 적어도 일부에 복수개의 비아(via)에 의해서, 제 1 하부 금속층(102) 및 제 1 상부 금속층(106)은 서로 전기적으로 연결될 수 있다. 제 1 상부 금속층(106) 상에 반도체 칩(210)이 배치되며, 반도체 칩(210)이 실장될 수 있도록 제 1 상부 금속층(106)은 금속회로패턴이 형성될 수 있다.
제 1 상부 금속층(106)과 반도체 칩(210) 사이에는 제 1 솔더 프리폼(130)을 개재하여 솔더링함으로써 하부기판(100) 상에 반도체 칩(210)을 접합할 수 있다.
이후에, 반도체 칩(210) 상에 스페이서(300)를 형성한다. 스페이서(300)는 반도체 칩(210)의 형성방법과 동일하게, 반도체 칩(210)과 스페이서(300) 사이에 제 2 솔더 프리폼(140)을 개재하여 솔더링한다. 스페이서(300)는 반도체 칩(210) 상에 형성되며, 반도체 칩(210)의 상부 또는 하부로 전기적 신호 및 방열을 수행할 수 있다. 스페이서(300)는 예를 들어, 구리(Cu)와 같은 전도성이 우수한 금속을 사용할 수 있으며, 반도체 칩(210)과 리드프레임(400)을 전기적으로 연결하는 와이어(150)를 보호하기 위해 하부기판(100) 및 상부기판(500) 사이의 갭(gap)을 일정하게 유지하는 기능을 한다.
상부기판(500)을 스페이서(300) 상에 형성하기 이전에 리드프레임(400)을 먼저 형성한다. 리드프레임(400)은 하부기판(100)과 일체형으로 가공한 후 몰딩 공정을 완료하고 후공정을 통해서 각각의 리드 단자를 형성할 수 있다. 리드프레임(400) 단자를 가공하는 공정은 이미 기공지된 것으로서, 이에 대한 상세한 설명은 생략한다.
리드프레임(400)은 하부기판(100)의 양단에 배치시킨다. 여기서, 배치된 위치에 따라 하부기판(100)의 일단에 접합된 제 1 리드프레임 및 하부기판의 타단(100)과 절연된 제 2 리드프레임으로 구분할 수 있다. 이 때, 제 2 리드프레임은 와이어 본딩에 의해 반도체 칩(210)과 전기적으로 연결된다.
이후에, 제 3 솔더 프리폼(160)을 이용하여 스페이서(300) 상에 상부기판(500)을 형성한다. 상부기판(500)은 하부기판(100)과 동일한 것을 사용할 수 있으며, 제 2 세라믹 기판(504)의 하부면과 상부면 각각에 제 2 하부 금속층(502)과 제 2 상부 금속층(506)이 형성된 기판 구조를 사용할 수 있다.
상부기판(500)을 형성한 이후에 하부기판(100), 리드프레임(400), 상부기판(500)의 외주면을 감싸도록 몰딩부(600)를 형성한다. 몰딩부(600)는 내부에 포함된 구성요소들을 보호하는 기능을 수행하며, 리드프레임(400)의 적어도 어느 일부는 몰딩부(600)의 외부로 돌출된다. 몰딩부(600)는 예를 들어, 에폭시몰딩컴파운드(EMC) 또는 폴리이미드(poly imide) 계열의 재료와 같이, 절연성 및 보호성이 우수한 폴리머 재질을 사용할 수 있다.
한편, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은 도 5의 (a)에 일점쇄선으로 표시된 부분을 확대한 (b)를 참조하면, 제 1 솔더 프리폼(130), 제 2 솔더 프리폼(140) 및 제 3 솔더 프리폼(160) 중 적어도 어느 하나 이상은 도 1의 (b)에 도시된 전력 반도체 칩 구조를 사용할 수 있다.
이를 이용한 전력 반도체 모듈(1000)의 제조방법에 대해서, 구체적으로 살펴보면, 하부기판(100) 상에 반도체 칩(210)을 배치한 후 제 1 솔더링을 수행할 수 있다. 여기서, 상기 제 1 솔더링을 수행하는 단계는 도 1의 (a)에 도시된 바와 같이, 금속 패드부(110)를 제외하고, Graded Ni-P 합금층(132), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조체를 피접합 부재(하부기판(100)) 상에 형성한다. 이후에, 상기 구조체 상에 접합 부재(반도체 칩(210))를 배치한 후 솔더링을 수행하여 접합 부재(200)를 피접합 부재(100) 상에 형성한다.
솔더링이 완료된 후 피접합 부재(100)와 접합 부재(200) 사이에 제 1 솔더 프리폼(130)이 형성된다. 제 1 솔더 프리폼(130)은 제 1 Graded Ni-P 합금층(132a), 제 2 Graded Ni-P 합금층(132b), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조를 포함한다.
여기서, 제 1 Graded Ni-P 합금층(132a)과 제 2 Graded Ni-P 합금층(132b) 사이에 Ni 합금층(134)이 형성된다. 제 2 Graded Ni-P 합금층(132b)과 금속층(136) 사이에 제 1 금속간화합물층(135)이 형성된다. 마지막으로, 금속층(136)과 솔더층(138) 사이에 제 2 금속간화합물층(137)이 형성된다.
제 1 솔더 프리폼(130)의 구조는 도 1의 (b)를 참조하여 상술한 바와 동일하므로, 이에 대한 상세한 설명은 생략한다.
한편, 반도체 칩(210) 상에 스페이서(300)를 배치한 후 제 2 솔더링을 수행하는 단계 및 스페이서(300) 상에 상부기판(500)을 배치한 후 제 3 솔더링을 수행하는 단계에 사용되는, 제 2 솔더 프리폼(140) 및 제 3 솔더 프리폼(160)도 제 1 솔더 프리폼(130)과 동일한 방식으로 형성하며, 이에 대한 구조가 동일하게 형성될 수 있다. 여기서, 제 2 솔더 프리폼(140) 형성시 피접합 부재는 반도체 칩(210)이며, 접합 부재는 스페이서(300)가 된다. 제 3 솔더 프리폼(160) 형성시 피접합 부재는 스페이서(300)이며, 접합 부재는 상부기판(500)이 된다.
상술한 바와 같이, 본 발명의 실시예에 따른 전력 반도체 모듈 및 전력 반도체 칩은 SnPbAu 솔더를 사용한다. 이 경우, 솔더에 흡수가 더 잘되는 Au 금속층을 얇게 형성할 수 있기 때문에, 금속간화합물의 두께를 매우 얇게 제어할 수 있어 이로 인한 결함을 줄일 수 있다.
또, 환경상의 이유로 무연납을 솔더 재료로 사용하도록 권유하고 있지만, 무연납 솔더의 경우, Pb을 포함한 솔더보다 더욱 더 복잡한 형태의 금속간화합물을 형성하기 때문에 균열이 쉽게 발생할 수 있다. 따라서, Pb을 포함한 솔더를 사용하되, Au를 솔더에 추가함으로써, Pb의 함량을 낮출 수 있고, 이로 인해 금속간화합물의 형성 가능성을 줄일 수 있다.
한편, Au를 함유하는 솔더층의 도입 이외에도, Graded Ni-P 합금층을 도입하되, 솔더층쪽으로 갈수록 P의 함량이 낮고, Ni의 함량이 높게 제어한다. 이 경우, Graded Ni-P 합금층을 이용하여 농도차에 의해 확산(Diffusion)이 일어나면서 단일 농도의 Ni-P 합금층을 사용했을 경우보다 조금 더 상부쪽에 P가 풍부한 층(Ni3P 합금층)이 형성되게 된다. P는 함량이 높을수록 접합성을 감소시키기에 Ni3P 합금층이 상부쪽에 가깝게 형성될수록 접합성이 향상될 수 있다.
또한, Ni3P 합금층은 블랙 패드 결함(Black pad defect)을 형성하여, Ni3P합금층과 금속간화합물층간 계면에 크랙을 유발시킨다. 블랙 패드 결함 이 발생하는 주 원인인 부식은, Ni3P 합금층이 Au 금속층과 가까워져 부식저항성을 높이고 결함을 감소시킬 수 있다. 또, 솔더쪽으로 갈수록 P의 함량이 낮아져 포러스(porous)한 성질이 줄어들어 Au 금속층의 계면(grain boundary)을 통한 침투가 낮아진다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
61: 컬렉터 단자
62: 게이트 단자
64: 전류 센서 단자
66: 켈빈 에미터 단자
67, 68: 온도 센서 단자
69: 에미터 단자
PT: 전력 반도체 트랜지스터
ST: 전류 센서 트랜지스터
100: 하부기판
102: 제 1 하부 금속층
104: 제 1 세라믹층
105: 반도체층
106: 제 1 상부 금속층
110: 금속 패드부
131: Ni-P 합금층
132: Graded Ni-P 합금층
132a: 제 1 Graded Ni-P 합금층
132b: 제 2 Graded Ni-P 합금층
134: Ni-P 합금층
135: 제 １ 금속간화합물
136: 금속층
137: 제 ２ 금속간화합물
138: 솔더층
150: 와이어
200: 다이오드
210: 반도체 칩
300: 스페이서
400: 리드프레임
500: 상부기판
502: 제 2 하부 금속층
504: 제 2 세라믹층
506: 제 2 상부 금속층
600: 몰딩부
1000: 전력 반도체 모듈
62: 게이트 단자
64: 전류 센서 단자
66: 켈빈 에미터 단자
67, 68: 온도 센서 단자
69: 에미터 단자
PT: 전력 반도체 트랜지스터
ST: 전류 센서 트랜지스터
100: 하부기판
102: 제 1 하부 금속층
104: 제 1 세라믹층
105: 반도체층
106: 제 1 상부 금속층
110: 금속 패드부
131: Ni-P 합금층
132: Graded Ni-P 합금층
132a: 제 1 Graded Ni-P 합금층
132b: 제 2 Graded Ni-P 합금층
134: Ni-P 합금층
135: 제 １ 금속간화합물
136: 금속층
137: 제 ２ 금속간화합물
138: 솔더층
150: 와이어
200: 다이오드
210: 반도체 칩
300: 스페이서
400: 리드프레임
500: 상부기판
502: 제 2 하부 금속층
504: 제 2 세라믹층
506: 제 2 상부 금속층
600: 몰딩부
1000: 전력 반도체 모듈
Claims (13)
- 금속 패드부;
상기 금속 패드부 상에 형성된 Graded Ni-P 합금층;
상기 Graded Ni-P 합금층 상에 형성된 금속층; 및
상기 금속층 상에 형성된 솔더층;을 포함하고,
상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 칩. - 제 1 항에 있어서,
상기 금속 패드부는 Al을 포함하는,
전력 반도체 칩. - 제 1 항에 있어서,
상기 금속층은 Au를 포함하는,
전력 반도체 칩. - 제 1 항에 있어서,
상기 솔더층은 SnPbAu를 포함하는,
전력 반도체 칩. - 하부기판;
제 1 솔더 프리폼을 이용하여 상기 하부기판 상에 형성된 반도체 칩;
제 2 솔더 프리폼을 이용하여 상기 반도체 칩 상에 형성된 스페이서; 및
제 3 솔더 프리폼을 이용하여 상기 스페이서 상에 형성된 상부기판;을 포함하고,
상기 제 1 솔더 프리폼, 상기 제 2 솔더 프리폼 및 상기 제 3 솔더 프리폼 중 적어도 어느 하나는 Graded Ni-P 합금층을 구비하는 솔더 구조체를 포함하는,
전력 반도체 모듈. - 제 5 항에 있어서,
상기 Graded Ni-P 합금층을 구비하는 솔더 구조체는,
제 1 Graded Ni-P 합금층;
상기 제 1 Graded Ni-P 합금층 상에 형성된 Ni 합금층;
상기 Ni 합금층 상에 형성된 제 2 Graded Ni-P 합금층;
상기 제 2 Graded Ni-P 합금층 상에 형성된 제 1 금속간화합물층;
상기 제 1 금속간화합물층 상에 형성된 금속층;
상기 금속층 상에 형성된 제 2 금속간화합물층; 및
상기 제 2 금속간화합물층 상에 형성된 솔더층;을 포함하는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 제 1 Graded Ni-P 합금층 및 상기 제 2 Graded Ni-P 합금층은 P의 농도가 상기 제 1 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 Ni 합금층은 Ni3P를 포함하는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 제 1 금속간화합물층은 Ni3Sn4를 포함하는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 제 2 금속간화합물층은 AuSn4를 포함하는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 금속층은 Au를 포함하는,
전력 반도체 모듈. - 제 6 항에 있어서,
상기 솔더층은 SnPbAu를 포함하는,
전력 반도체 모듈. - 하부기판 상에 반도체 칩을 배치한 후 제 1 솔더링을 수행하는 단계;
상기 반도체 칩 상에 스페이서를 배치한 후 제 2 솔더링을 수행하는 단계; 및
상기 스페이서 상에 상부기판을 배치한 후 제 3 솔더링을 수행하는 단계;를 포함하고,
상기 제 1 솔더링을 수행하는 단계, 상기 제 2 솔더링을 수행하는 단계 및 상기 제 3 솔더링을 수행하는 단계 중 적어도 어느 하나의 솔더링을 수행하는 단계는,
Graded Ni-P 합금층, 금속층 및 솔더층이 순차적으로 적층된 구조체를 피접합 부재 상에 형성하는 단계 및 상기 구조체 상에 접합 부재를 배치한 후 솔더링을 수행하여 상기 접합 부재를 상기 피접합 부재 상에 형성하는 단계를 포함하며,
상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 모듈의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190159129A KR102264850B1 (ko) | 2019-12-03 | 2019-12-03 | 전력 반도체 칩 및 전력 반도체 모듈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020190159129A KR102264850B1 (ko) | 2019-12-03 | 2019-12-03 | 전력 반도체 칩 및 전력 반도체 모듈 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210069379A KR20210069379A (ko) | 2021-06-11 |
| KR102264850B1 true KR102264850B1 (ko) | 2021-06-15 |
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ID=76376465
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020190159129A KR102264850B1 (ko) | 2019-12-03 | 2019-12-03 | 전력 반도체 칩 및 전력 반도체 모듈 |
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| JP2005244165A (ja) | 2004-01-30 | 2005-09-08 | Denso Corp | 半導体チップの製造方法 |
| JP2005286323A (ja) | 2004-03-05 | 2005-10-13 | Ngk Spark Plug Co Ltd | 配線基板、半田部材付き配線基板及び配線基板の製造方法 |
| JP2016151060A (ja) | 2015-02-19 | 2016-08-22 | 富士通株式会社 | 電子デバイス及びその製造方法 |
Family Cites Families (2)
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| JPH10314979A (ja) * | 1997-05-19 | 1998-12-02 | Alps Electric Co Ltd | 導電性組成物及びそれを用いた電子機器 |
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-
2019
- 2019-12-03 KR KR1020190159129A patent/KR102264850B1/ko active IP Right Grant
Patent Citations (3)
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| JP2016151060A (ja) | 2015-02-19 | 2016-08-22 | 富士通株式会社 | 電子デバイス及びその製造方法 |
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