JP4860442B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の半導体素子を搭載して構成される半導体装置に関する。
近年、複数の半導体素子を1つのパッケージに組み込む、半導体装置の複合化の要求が強くなっている。このような複合化は、たとえば、特許文献1に記載されている半導体装置のように、2つの半導体素子を同じリード部材に並列にボンディングすることで行われていた。
図5には、従来の手法によって2つの半導体素子941,942がボンディングされた半導体装置Xの平面図を示している。半導体装置Xは、ダイボンディングパッド911と端子部912とで構成されたメインリード910と、ダイボンディングパッド911上に搭載された半導体素子941,942と、半導体素子941,942とワイヤ群950を介して導通する端子群930とを備えている。また、図5では省略して仮想線で示しているが、この半導体装置Xは、半導体素子941,942およびワイヤ群950を保護するための樹脂パッケージ960を有している。この半導体装置Xは、端子部912、端子群930を介して外部の回路に接続され、2つの半導体素子941,942を駆動させることができる。
しかしながら、半導体装置Xにおいては、半導体素子941と半導体素子942を搭載するためにメインリード910が図5の上下方向に沿って長く延びている。このため、半導体装置Xの外形寸法は、半導体素子941と半導体素子942とを別々に1つずつ搭載した半導体装置を2つ並べたのと同等の大きさになっていた。
特開2005−136332号公報
本発明は、上記した事情のもとで考え出されたものであって、同じ面積内に搭載できる半導体素子の数をより増やすことが可能な半導体装置の提供を課題としている。
本発明によって提供される半導体装置は、複数の半導体素子と、表面に上記半導体素子がボンディングされた複数のダイボンディングパッドと、上記半導体素子を覆う樹脂パッケージと、を備えた半導体装置であって、上記複数の半導体素子は、第1の半導体素子と第2の半導体素子とを含んでおり、上記複数のダイボンディングパッドは、上記第1の半導体素子がボンディングされた第1のダイボンディングパッドと、上記第2の半導体素子がボンディングされた第2のダイボンディングパッドとを含んでおり、上記第1のダイボンディングパッドと上記第2のダイボンディングパッドとは、上記第1の半導体素子と上記第2の半導体素子とが正対する配置とされており、かつそれぞれの裏面の少なくとも一部ずつが上記樹脂パッケージから露出しており、上記第1の半導体素子に対して第1のワイヤ群を介して導通する第1のリード群と、上記第2の半導体素子に対して第2のワイヤ群を介して導通する第2のリード群と、を備えており、上記第1のリード群と上記第2のリード群とは、上記第1および第2の半導体素子が正対する方向と直角である方向において反対の方向に向かって上記樹脂パッケージから延出しており、上記第1のワイヤ群と上記第2のワイヤ群とは、上記第1および第2の半導体素子が正対する方向と直角である方向において互いに重ならない配置とされていることを特徴とする。
このような構成によれば、上記第1の半導体素子と上記第2の半導体素子とをそれらが正対する方向に重ねて配置することができるので、同じ面積内により多くの、あるいは、より大きな半導体素子を搭載させることが可能となる。さらに、上記第1のダイボンディングパッドおよび上記第2のダイボンディングパッドのそれぞれの裏面の少なくとも一部ずつが上記樹脂パッケージから露出しているので、上記第1および第2の半導体装置が駆動する際に生じる熱を速やかに外部へ放熱することができる。
このような構成によれば、上記第1のワイヤ群と上記第2のワイヤ群とが互いに重ならないので、上記第1および第2の半導体素子が正対する方向における上記半導体装置の高さを抑えることができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図1には、本発明に係る半導体装置の実施形態の一例を示している。図2は図1のII-II線に沿う断面図であり、図3は図1のIII-III線に沿う断面図であり、図4は図2および図3におけるIV-IV線に沿う断面図である。本実施形態の半導体装置Aは、メインリード10,20と、リード群31A,32Aと、半導体素子41,42と、ワイヤ群51,52と、樹脂パッケージ60とを備えている。なお、図4では、樹脂パッケージ60を省略し、その外枠のみ仮想線で示している。また、以下の説明においては、図2における上下方向を半導体装置Aの高さ方向とする。
メインリード10は、図2および図4に示すように、表面に半導体素子41を搭載するダイボンディングパッド11と、ダイボンディングパッド11の両端から同じ方向に向けて突出する2本の帯状の端子部12とで構成されている。このメインリード10は、ダイボンディングパッド11の裏面11aが樹脂パッケージ60の外部へ露出するように樹脂パッケージ60の下端付近に設置されている。
メインリード20は、図2および図4に示すように、表面に半導体素子42を搭載するダイボンディングパッド21と、ダイボンディングパッド21の両端から突出する2本の傾斜部23と、傾斜部23の先端に形成された端子部22とで構成されている。ダイボンディングパッド21は、ダイボンディングパッド11と少なくとも半導体素子41,42の高さを足した長さよりも長い間隔を隔てて、互いの表面同士が正対するように配置されている。また、ダイボンディングパッド21はその裏面21aが樹脂パッケージ60外部へ露出するように樹脂パッケージ60の上端付近に設置されている。端子部22は樹脂パッケージ60の下端付近に位置しており、端子部12とは逆の方向に向けて樹脂パッケージ60から突出している。傾斜部23は、樹脂パッケージ60の上端付近に位置するダイボンディングパッド21と、下端付近に位置する端子部22とをつなぐように所定の傾斜を有するように形成されている。
リード群31Aは、2つの端子部12の間に、図4における上下方向に沿って並列配置された4つのリード31によって構成されている。各リード31は、端子部31aと、傾斜部31bと、ワイヤボンディングパッド31cとで構成されている。各端子部31aは、いずれも端子部12と同じ高さにあり、端子部12,22とともに半導体装置Aを他の回路に組み込むときの接続端子として機能する。ワイヤボンディングパッド31cは、図3に示すように、半導体素子41と同じ高さに配置されており、端子部31aより高い位置に配置されている。端子部31aとワイヤボンディングパッド31cとは、傾斜部31bによって連結されている。
リード群32Aは、2つの端子部22の間に、図4における上下方向に沿って並列配置された4つのリード32によって構成されている。各リード32は、端子部32aと、傾斜部32bと、ワイヤボンディングパッド32cとで構成されている。各端子部32aは、いずれも端子部22と同じ高さにあり、端子部12,22,31aとともに半導体装置Aを他の回路に組み込むときの接続端子として機能する。ワイヤボンディングパッド32cは、図3に示すように、半導体素子42と同じ高さに配置されており、端子部32aより高い位置に配置されている。端子部32aとワイヤボンディングパッド32cとは、傾斜部32bによって連結されている。
半導体素子41は、ダイボンディングパッド11にボンディングされており、ワイヤ群51を介してワイヤボンディングパッド31cと導通している。一方、半導体素子42は、ダイボンディングパッド21にボンディングされており、ワイヤ群52を介してワイヤボンディングパッド32cと導通している。ワイヤボンディングパッド31cは、図4における左寄りの位置にあるので、半導体素子41におけるワイヤ群51との接合部は、図4における左寄りの位置にある。逆に、ワイヤボンディングパッド32cは、図4における右寄りの位置にあるので、半導体素子42におけるワイヤ群52との接合部は、図4における右寄りの位置にある。また、半導体素子41におけるワイヤ群51との接合部と、半導体素子42におけるワイヤ群52との接合部とは、図4における上下方向に沿って異なる位置になるようにそれぞれ配置されている。なお、図2および図3では半導体素子41と半導体素子42とは同様の形状に示しているが、半導体素子41と半導体素子42とは全く異なった形状や大きさであっても構わない。
半導体素子41におけるワイヤ群51との接合部と、半導体素子42におけるワイヤ群52との接合部と、が上記のような配置になっているので、図4の面内において、ワイヤ群51とワイヤ群52とは、互いに重ならない配置になっている。ワイヤ群51,52はそれぞれ4本のワイヤからなっている。これらの4本のワイヤは、それぞれワイヤボンディングパッド31c,32cのいずれかにボンディングされている。なお、ワイヤ群51,52は、ワイヤの本数を増やしてもよく、たとえば、ワイヤボンディングパッド31c,32cのそれぞれに対して2本以上のワイヤがボンディングされていても構わない。
樹脂パッケージ60は、ダイボンディングパッド11,12、ワイヤボンディングパッド31c,32c、半導体素子41,42およびワイヤ群51,52を封止するように、たとえばエポキシ樹脂などによって形成されている。この樹脂パッケージ60は、ダイボンディングパッド11,21の裏面11a,21aを外部へ露出させるように形成されている。本実施形態では、樹脂パッケージ60は傾斜部23,31b,32bを覆っているが、それらの全部もしくは一部を露出させても構わない。また、樹脂パッケージ60の半導体素子41を覆う部分と半導体素子42を覆う部分とが分離し別々になっていてもよい。
メインリード10,20および各リード31,32は、同じリードフレームから切り出されたものであり、たとえばCu,Niなどの電気伝導性および熱伝導性に優れた金属で形成されるのが望ましい。また、ワイヤ群51,52は、たとえばAuなどで形成されているのが望ましい。
次に、半導体装置Aの作用について説明する。
このような構成の半導体装置Aによれば、従来では1個の半導体素子しか搭載できなかった面積内に2個の半導体素子を搭載することが可能となっている。このため、半導体装置Aは、半導体素子41,42をそれぞれ1個ずつ搭載する半導体装置を並べる場合に比べて、必要な実装面積を大幅に減らすことが可能となっている。
また、この半導体装置Aは、たとえば、樹脂パッケージ60の下端を基板に載せ、上端にヒートシンクを載せて使用される。このとき、ダイボンディングパッド11の裏面11aが基板に直接接触し、ダイボンディングパッド21の裏面21aがヒートシンクに直接接触する。したがって、半導体素子41,42が駆動時に放出する熱を効率よく外部へ放熱することができる。
さらに、半導体装置Aは、ワイヤ群51,52が図4の面内で互いに重ならない配置になっている。このため、半導体素子41と半導体素子42との間隔を狭く抑えることができ、半導体装置Aの高さを抑えることが可能となっている。
本発明に係る半導体装置の別の実施形態においては、半導体装置Aにおける半導体素子41または半導体素子42のかわりに複数の半導体素子が搭載されていてもよい。たとえば、ダイボンディングパッド11に2つの半導体素子を搭載し、ダイボンディングパッド21にも2つの半導体素子をボンディングすることで、4つの半導体素子を備えた半導体装置も実施可能である。また、ダイボンディングパッド11にボンディングされる半導体素子の数と、ダイボンディングパッド21にボンディングされる半導体素子の数が異なっていても構わない。さらに、ダイボンディングパッド11,12に複数の半導体素子がボンディングされる場合に、ダイボンディングパッド11,12がそれぞれ分割されていてもよい。
本発明に係る半導体装置は、上述した実施形態に限定されるものではない。本発明に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、ダイボンディングパッド11,21の裏面11a,21aのうち一部だけが樹脂パッケージ60の外部へ露出する場合も本発明の範囲内である。さらに、端子部12,22の数も変更可能であり、リード群31A,32Aの数および並び方も変更可能である。また、リード群31A,32Aの各リード31,32の一部または全部が電気的に導通するように形成されている場合も実施可能である。
本発明に係る半導体装置の平面図である。 図1のII-II線に沿う断面図である。 図1のIII-III線に沿う断面図である。 図2および図3のIV-IV線に沿う断面図である。 従来の半導体装置の平面図である。
符号の説明
A 半導体装置
10,20 メインリード
11,21 ダイボンディングパッド
11a,21a 裏面
12,22 端子部
23 傾斜部
31A,32A リード群
31,32 リード
31a,32a 端子部
31b,32b 傾斜部
31c,32c ワイヤボンディングパッド
41,42 半導体素子
51,52 ワイヤ群
60 樹脂パッケージ

Claims (1)

  1. 複数の半導体素子と、
    表面に上記半導体素子がボンディングされた複数のダイボンディングパッドと、
    上記半導体素子を覆う樹脂パッケージと、
    を備えた半導体装置であって、
    上記複数の半導体素子は、第1の半導体素子と第2の半導体素子とを含んでおり、
    上記複数のダイボンディングパッドは、上記第1の半導体素子がボンディングされた第1のダイボンディングパッドと、上記第2の半導体素子がボンディングされた第2のダイボンディングパッドとを含んでおり、
    上記第1のダイボンディングパッドと上記第2のダイボンディングパッドとは、上記第1の半導体素子と上記第2の半導体素子とが正対する配置とされており、かつそれぞれの裏面の少なくとも一部ずつが上記樹脂パッケージから露出しており、
    上記第1の半導体素子に対して第1のワイヤ群を介して導通する第1のリード群と、上記第2の半導体素子に対して第2のワイヤ群を介して導通する第2のリード群と、を備えており、
    上記第1のリード群と上記第2のリード群とは、上記第1および第2の半導体素子が正対する方向と直角である方向において反対の方向に向かって上記樹脂パッケージから延出しており、
    上記第1のワイヤ群と上記第2のワイヤ群とは、上記第1および第2の半導体素子が正対する方向と直角である方向において互いに重ならない配置とされていることを特徴とする、半導体装置
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JP2009283656A (ja) * 2008-05-22 2009-12-03 Denso Corp 半導体装置およびその製造方法
JP2010109255A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置
JP5813963B2 (ja) 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
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JP6162764B2 (ja) * 2015-09-17 2017-07-12 ローム株式会社 半導体装置、および、半導体装置の実装構造

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778596B2 (ja) * 1988-08-19 1995-08-23 富士写真フイルム株式会社 ハロゲン化銀写真乳剤の製造方法
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JP3023303B2 (ja) * 1996-01-16 2000-03-21 松下電子工業株式会社 半導体装置の成形方法
JPH1168034A (ja) * 1997-08-25 1999-03-09 Sanyo Electric Co Ltd 半導体装置
US6541856B2 (en) * 2001-06-06 2003-04-01 Micron Technology, Inc. Thermally enhanced high density semiconductor package
US7208821B2 (en) * 2004-10-18 2007-04-24 Chippac, Inc. Multichip leadframe package

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