CN113451296A - 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 - Google Patents
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- CN113451296A CN113451296A CN202010503635.9A CN202010503635A CN113451296A CN 113451296 A CN113451296 A CN 113451296A CN 202010503635 A CN202010503635 A CN 202010503635A CN 113451296 A CN113451296 A CN 113451296A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 28
- 244000126211 Hericium coralloides Species 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 81
- 238000000206 photolithography Methods 0.000 claims description 31
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000011084 recovery Methods 0.000 description 3
- 101001042415 Cratylia mollis Mannose/glucose-specific lectin Cramoll Proteins 0.000 description 2
- 102100029775 Eukaryotic translation initiation factor 1 Human genes 0.000 description 2
- 101001012787 Homo sapiens Eukaryotic translation initiation factor 1 Proteins 0.000 description 2
- 101000643378 Homo sapiens Serine racemase Proteins 0.000 description 2
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/067—Lateral bipolar transistor in combination with diodes, or capacitors, or resistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种具有横向绝缘栅极双极性晶体管的功率元件及其制造方法。该功率元件形成于一半导体基板上，包含：多个横向绝缘栅极双极性晶体管彼此并联；以及顺向导通单元，与多个横向绝缘栅极双极性晶体管并联，顺向导通单元由PN二极管与肖特基二极管并联形成；其中PN二极管与肖特基二极管共享外延层中的N型区、反向端、N型延伸区、场氧化区、栅极以及P型区；其中N型区与P型区形成PN结，由俯视图视之，PN结具有交错的梳齿交界面；其中金属导线于交错的梳齿交界面正上方延伸，交错接触下方的N型区与P型区。
Description
技术领域
本发明涉及一种功率元件，特别是指一种具有横向绝缘栅极双极性晶体管(lateral insulated gate bipolar transistor，LIGBT)的功率元件。本发明还涉及功率元件的制造方法。
背景技术
图1A与图1B显示一种现有技术的具有横向绝缘栅极双极性晶体管(lateralinsulated gate bipolar transistor，LIGBT)的功率元件(功率元件100)的俯视示意图与剖视示意图。功率元件100用以控制飞轮马达中的飞轮电流；其中飞轮电流流经功率元件100后，以驱动飞轮马达。其中，飞轮马达用以控制飞轮(flywheel)，以于飞轮的旋转运动中储存旋转动能，其为本领域技术人员所熟知，在此不予赘述。一般而言，功率元件100包含多个彼此并联的LIGBT，以及一个PN二极管，其中PN二极管与多个LIGBT并联。由于PN二极管会产生高的反向恢复电荷(reverse recovery charge，Qrr)，使得功率元件100的切换速度受到限制，并产生不可忽视的功率损耗与相对于金属氧化半导体(metal oxidesemiconductor，MOS)功率元件较低的电能转换效率。
如图1A与图1B所示，功率元件100形成于半导体基板11上，其包含彼此并联的横向绝缘栅极双极性晶体管LIGBT1及LIGBT2以及PN二极管PN1。图1B显示图1A中，剖线AA’的剖视示意图。PN二极管PN1包括第一场氧化区121、第一N型区131、第一N型延伸区141、第一P型区151、第一栅极161、反向端171以及顺向端181；其中，第一N型区131、第一N型延伸区141、第一P型区151、反向端171以及顺向端181都形成于第一绝缘底层12上的一外延层中。第一绝缘结构ISO1包括第一绝缘底层12以及第一绝缘侧壁123，其中第一绝缘底层12形成于半导体基板11上并连接于半导体基板11。第一绝缘结构ISO1在外延层的上表面下，封闭式地包围PN二极管PN1，使PN二极管PN1在外延层的上表面下，电气隔绝其他元件。
横向绝缘栅极双极性晶体管LIGBT1及LIGBT2并联，都形成于半导体基板11上，且结构相同。其中，如图1A与图1B所示，横向绝缘栅极双极性晶体管LIGBT2包括第二场氧化区122、第二N型区132、第二N型延伸区142、第二P型区152、第二栅极162、漏极172、发射极182以及P型接触极184；其中，第二N型区132、第二N型延伸区142、第二P型区152、漏极172、发射极182以及P型接触极184形成于第二绝缘底层12’上的该外延层中。第二绝缘结构ISO2包括第二绝缘底层12’以及第二绝缘侧壁124，其中第二绝缘结构ISO2在外延层的上表面下，封闭式地包围横向绝缘栅极双极性晶体管LIGBT1与LIGBT2，使横向绝缘栅极双极性晶体管LIGBT1与LIGBT2在外延层的上表面下，电气隔绝其他元件。横向绝缘栅极双极性晶体管LIGBT1与横向绝缘栅极双极性晶体管LIGBT2结构上完全相同，以彼此并联方式电连接。如图1A所示，第三绝缘侧壁125形成环状封闭侧壁，将第一绝缘侧壁123与第二绝缘侧壁124包围于其中，也就是将功率元件100包围于第三绝缘侧壁125所形成的环状封闭侧壁中。
如前所述，以功率元件100控制飞轮马达中的飞轮电流，由于PN二极管PN1会产生高的反向恢复电荷(reverse recovery charge，Qrr)，使得功率元件100的切换速度受到限制，并产生不可忽视的功率损耗与相对较低的电能转换效率。
有鉴于此，本发明即针对上述现有技术的不足，提出一种具有横向绝缘栅极双极性晶体管的功率元件及其制造方法，可降低Qrr提高功率元件100的切换速度，又可以降低功率消耗，以提高电能转换效率。
发明内容
就其中一个观点言，本发明提供了一种功率元件，包含：多个横向绝缘栅极双极性晶体管(lateral insulated gate bipolar transistor，LIGBT)，彼此并联；以及一顺向导通单元，与该多个横向绝缘栅极双极性晶体管并联，该顺向导通单元由一PN二极管与一肖特基二极管并联形成；其中该PN二极管与该肖特基二极管共享一第一N型区、一反向端、一第一N型延伸区、一第一场氧化区、一第一栅极以及一第一P型区；其中该第一N型区、该反向端、该第一N型延伸区以及该第一P型区形成于该半导体基板上的一外延层中；其中该第一N型区与该第一P型区形成一PN结，由俯视图视之，该PN接面具有一交错的梳齿交界面(staggered comb-teeth interface)；其中一金属导线于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区。
就另一观点言，本发明提供了一种功率元件制造方法，其中该功率元件形成于一半导体基板上，该功率元件制造方法包含：形成彼此并联的多个横向绝缘栅极双极性晶体管(lateral insulated gate bipolar transistor，LIGBT)；以及形成一顺向导通单元，与该多个横向绝缘栅极双极性晶体管并联，其中该顺向导通单元由一PN二极管与一肖特基二极管并联所形成；其中该PN二极管与该肖特基二极管共享一第一N型区、一反向端、一第一N型延伸区、一第一场氧化区、一第一栅极以及一第一P型区；其中该第一N型区、该反向端、该第一N型延伸区以及该第一P型区形成于该半导体基板上的一外延层中；其中该第一N型区与该第一P型区形成一PN结，由俯视图视之，该PN接面具有一交错的梳齿交界面(staggeredcomb-teeth interface)；其中一金属导线于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区。
在一种较佳的实施型态中，该横向绝缘栅极双极性晶体管的一发射极与一漏极分别与该顺向导通单元的一顺向端与该反向端对应电连接。
在一种较佳的实施型态中，该顺向导通单元的底面与侧面由一第一绝缘结构所包围，且该多个横向绝缘栅极双极性晶体管的底面与侧面由一第二绝缘结构所包围。
在一种较佳的实施型态中，该横向绝缘栅极双极性晶体管包括：一第二N型区，形成于该半导体基板上的该外延层中；一第二P型区，形成于该外延层中；一发射极，具有N型导电型，形成于该第二P型区中；一P型接触极，形成于该第二P型区中，以作为该第二P型区的电气接点；一第二栅极，形成于该外延层上，其中部分该第二栅极连接于该第二P型区之上；一第二N型延伸区，形成于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；一漏极，具有P型导电型，形成于该第二N型延伸区中；以及一第二场氧化区，形成于该外延层上，位于该发射极与该漏极之间。
在一种较佳的实施型态中，该第一N型延伸区与该第二N型延伸区、该第一P型区与该第二P型区、该反向端与该发射极，分别由对应相同的微影工艺步骤与离子注入工艺步骤同时形成；其中该第一栅极与该第二栅极由相同的一栅极工艺步骤同时形成；其中该第一场氧化区与该第二场氧化区由相同的一氧化工艺步骤同时形成。
在一种较佳的实施型态中，该第一栅极于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区，其中该第一栅极与该金属导线平行排列且不直接接触。
在一种较佳的实施型态中，该半导体基板上由一绝缘层完全接触覆盖，且该外延层形成并接触于该绝缘层上，部分该绝缘层用以作为该第一绝缘结构的一第一绝缘底层，且另一部分该绝缘层用以作为该第二绝缘结构的一第二绝缘底层。
在一种较佳的实施型态中，该外延层具有N型导电型，且部分该外延层用以作为该第一N型区，且另一部分该外延层用以作为该第二N型区。
在一种较佳的实施型态中，该外延层具有P型导电型，且该第一N型区与该第二N型区由相同的微影工艺步骤与离子注入工艺步骤同时形成。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与图1B显示一种现有技术的具有横向绝缘栅极双极性晶体管(lateralinsulated gate bipolar transistor，LIGBT)的功率元件(功率元件100)的俯视示意图与剖视示意图。
图2A-图2C显示根据本发明的功率元件的一种实施方式示意图。
图3显示根据本发明的一种实施方式的俯视示意图，其显示PN结具有交错的梳齿交界面(staggered comb-teeth interface)；其中金属导线291于交错的梳齿交界面正上方延伸，交错接触下方的N型区231与P型区251。
图4A-图4C显示根据本发明的功率元件的另一种实施方式示意图。
图5A-图5C显示根据本发明的功率元件的又一种实施方式示意图。
图6A-图6R显示根据本发明的功率元件的制造方法的一种实施方式示意图。
图中符号说明
200，400，500：功率元件
121，221，421，521：第一场氧化区
122，222，422，522：第二场氧化区
123，223，423，523：第一绝缘侧壁
124，224，424，524：第二绝缘侧壁
125，225，425，525：第三绝缘侧壁
131，231，431，531：第一N型区
141，241，441，541：第一N型延伸区
132，232，432，532：第二N型区
142，242，442，542：第二N型延伸区
151，251，451，551：第一P型区
152，252，452，552：第二P型区
161，261，462，562：第一栅极
162，262，462，562：第二栅极
171，271，471，571：反向端
172，272，472，572：漏极
181，281，481，581：顺向端
182，282，482，582：发射极
184，284，484，584：P型接触极
291，491，591：金属导线
AA’，BB’，CC’，DD’，EE’，FF’，GG’：剖线
C：漏极
E：发射极
F：顺向端
FCU1，FCU2，FCU3：顺向导通单元
G：栅极
IGBTa，IGBTb，IGBTc：横向绝缘栅极双极性晶体管单元
LIGBT1，LIGBT2，LIGBT3，LIGBT4，LIGBT5，LIGHB6，LIGBT7，LIGBT8：横向绝缘栅极双极性晶体管
PN1，PN2，PN3，PN4：PN二极管
R：反向端
SBD1，SDB2，SBD3：肖特基二极管
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图2A-图2C显示根据本发明的功率元件的一种实施方式示意图。如图2A-图2C所示，功率元件200形成于半导体基板21上，其包含彼此并联的横向绝缘栅极双极性晶体管LIGBT3及LIGBT4以及顺向导通单元FCU1。图2B与图2C分别显示图2A中，剖线BB’与剖线CC’的剖视示意图。其中，并联的横向绝缘栅极双极性晶体管LIGBT3及LIGBT4组成一个横向绝缘栅极双极性晶体管单元IGBTa；且顺向导通单元FCU1由一个PN二极管PN2与一个肖特基二极管SBD1并联形成。在功率元件200中，横向绝缘栅极双极性晶体管单元IGBTa与顺向导通单元FCU1的耦接方式，如图2A中的电路符号小图所示意，其中，横向绝缘栅极双极性晶体管单元IGBTa具有栅极G、发射极E与漏极C；导通单元FCU1具有顺向端F与反向端R。顺向导通单元FCU1与横向绝缘栅极双极性晶体管LIGBT3及LIGBT4并联。其中，横向绝缘栅极双极性晶体管单元IGBTa的漏极C与发射极E分别与顺向导通单元FCU1的顺向端F与反向端R对应电连接。
根据本发明，横向绝缘栅极双极性晶体管单元IGBTa不限于由两个横向绝缘栅极双极性晶体管LIGBT3及LIGBT4组成，也可以由3个或以上的横向绝缘栅极双极性晶体管并联组成。根据本发明，顺向导通单元也可以是多个，在一种较佳的实施例中，顺向导通单元的数量少于横向绝缘栅极双极性晶体管的数量。
其中，顺向导通单元FCU1包括第一场氧化区221、第一N型区231、第一N型延伸区241、第一P型区251、第一栅极261、反向端271以及顺向端281。顺向导通单元FCU1的底面与侧面由第一绝缘结构ISO3所包围。其中，第一绝缘结构ISO3包括第一绝缘底层22以及第一绝缘侧壁223。
其中顺向导通单元FCU1中的PN二极管PN2与肖特基二极管SBD1共享第一N型区231、反向端271、第一N型延伸区241、第一场氧化区221、第一栅极261以及第一P型区251。其中第一N型区231与第一P型区251形成PN结，由俯视图视之(请参阅图3)，该PN结具有交错的梳齿交界面(staggered comb-teeth interface)，如图3中粗黑虚线所示意。其中金属导线291于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251。
横向绝缘栅极双极性晶体管LIGBT3及LIGBT4并联，都形成于半导体基板21上，且结构相同。其中，如图2A-图2C所示，横向绝缘栅极双极性晶体管LIGBT4包括第二场氧化区222、第二N型区232、第二N型延伸区242、第二P型区252、第二栅极262、漏极272、发射极282以及P型接触极284。横向绝缘栅极双极性晶体管LIGBT3及LIGBT4的底面与侧面由第二绝缘结构ISO4所包围。其中，第二绝缘结构ISO4包括第二绝缘底层22’以及第二绝缘侧壁224。横向绝缘栅极双极性晶体管LIGBT3与横向绝缘栅极双极性晶体管LIGBT4结构上完全相同，以彼此并联方式电连接，也就是横向绝缘栅极双极性晶体管LIGBT3中的第二栅极、漏极、发射极以及P型接触极分别电连接横向绝缘栅极双极性晶体管LIGBT4的第二栅极262、漏极272、发射极282以及P型接触极284。
因此，前述横向绝缘栅极双极性晶体管单元IGBTa的漏极C与发射极E分别与顺向导通单元FCU1的顺向端F与反向端R对应电连接，是指漏极272与顺向端281电连接，发射极282与反向端271电连接。电连接的方式，可在外延层上方形成金属接触点与金属导线实现，此为本领域技术人员所熟知，在此不予赘述。
如图2A所示，第三绝缘侧壁225形成环状封闭侧壁，将第一绝缘侧壁223与第二绝缘侧壁224包围于其中，也就是将功率元件200包围于第三绝缘侧壁225所形成的环状封闭侧壁中。其中，横向绝缘栅极双极性晶体管LIGBT3及LIGBT4的发射极与漏极分别与顺向导通单元FCU1的顺向端281与反向端271对应电连接。
其中，第一绝缘底层22与第二绝缘底层22’形成于半导体基板21上。半导体基板21例如但不限于为P型或N型的半导体硅基板，也可以为其他半导体基板。例如于半导体基板21上形成二氧化硅层，部分作为第一绝缘底层22，另一部分作为第二绝缘底层22’。于该二氧化硅层上，例如形成N型外延层，部分作为第一N型区231，另一部分作为第二N型区232。前述半导体基板21、二氧化硅层与N型外延层可以采用绝缘层上硅(silicon on insulator，SOI)晶圆来实现，其为本领域技术人员所熟知，在此不予赘述。
第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225例如但不限于由相同的深沟蚀刻工艺步骤，同时形成深沟；并且由相同的沉积工艺步骤，同时将绝缘材质，例如但不限于二氧化硅等，沉积于前述的深沟中，以形成第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225。且第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225与下方的连接于半导体基板21上的二氧化硅层连接，以于外延层中，分别形成封闭的范围。其中，在一种较佳的实施例中，顺向导通单元FCU1的底面与侧面由第一绝缘结构ISO3所包围，且多个横向绝缘栅极双极性晶体管LIGBT3、LIGBT4的底面与侧面由第二绝缘结构ISO4所包围。
请继续参阅图2A-图2C，其中，第一N型延伸区241与第二N型延伸区242形成于半导体基板21的外延层中。其中，第二N型延伸区242形成于第二N型区232中，且第二N型延伸区242与第二P型区252由第二N型区242隔开。例如但不限于由相同的微影工艺步骤，同时定义第一N型延伸区241与第二N型延伸区242的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一N型延伸区241与第二N型延伸区242。第一N型延伸区241与第二N型延伸区242具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。
第一场氧化区221与第二场氧化区222例如但不限于由相同的氧化工艺步骤，同时形成于前述N型外延层上表面上并连接于上表面。第一场氧化区221与第二场氧化区222并不限于如图2B与图2C所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。如图2A所示，第一场氧化区221与第二场氧化区222由俯视图视之，例如为环形封闭结构，分别包围部分第一N型延伸区241与第二N型延伸区242。第一场氧化区221位于顺向端281与反向端271之间。第二场氧化区222位于发射极282与漏极272之间。
第一P型区251与第二P型区252例如但不限于由相同的微影工艺步骤，同时定义第一P型区251与第二P型区252的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一P型区251与第二P型区252。第一P型区251与第二P型区252具有P型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。如图2A所示，第一P型区251与第二P型区252由俯视图视之，例如为环形封闭区域，分别包围第一场氧化区221与第二场氧化区222。其中，如俯视图图2A所示，并参阅俯视图图3，第一P型区251侧面的边界具有梳齿状边界，以与第一N型区231形成具有交错的梳齿交界面(staggered comb-teeth interface)的PN结，如图3中粗黑虚线所示意。图2B所示的剖线BB’的剖视示意图，显示剖线BB’经过第一P型区251正上方，而图2C所示的剖线CC’的剖视示意图，显示剖线CC’未经过第一P型区251正上方。
如图2A所示，第一栅极261与第二栅极262由俯视图视之，例如都为环形封闭区域。由俯视图图2A视之，第一栅极261形成并接触于部分第一场氧化区221上，并环绕其他部分第一场氧化区221。由俯视图图2A视之，第二栅极262形成并接触于部分第二场氧化区222之上，并环绕其他部分第二场氧化区222。
第一栅极261与第二栅极262例如但不限于由相同的栅极工艺步骤同时形成于该外延层上。部分第一栅极261与部分第二栅极262分别连接于第一P型区251之上与第二P型区252之上；另一部分第一栅极261与另一部分第二栅极262分别连接于第一场氧化区221之上与第二场氧化区222之上。其中，第一栅极261与第二栅极262例如分别包括各自的介电层(dielectric layer)、导电层(conductive layer)与间隔层(spacer layer)，此为本领域技术人员所熟知，在此不予赘述。因此，所述栅极工艺步骤包含形成介电层的微影、氧化等工艺步骤；形成导电层的微影、沉积等工艺步骤；以及形成间隔层的沉积、蚀刻等工艺步骤。
在本实施例中，第一栅极261于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251，其中第一栅极261与金属导线291平行排列且不直接接触。
顺向端281、发射极282与P型接触极284例如但不限于由相同的微影工艺步骤，同时定义顺向端281、发射极282与P型接触极284的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成顺向端281、发射极282与P型接触极284。顺向端281、发射极282与P型接触极284具有P型导电型，分别形成于第一P型区251、第二N型延伸区242与第二P型区252中，且位于N型外延层上表面下并连接于上表面。如图2A所示，顺向端281与P型接触极284由俯视图视之，例如都为环形封闭区域，分别包围第一栅极261与漏极272。P型接触极284用以作为第二P型区252的电气接点。
反向端271与漏极272例如但不限于由相同的微影工艺步骤(包含以栅极262作为屏蔽)，同时定义反向端271与漏极272的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成反向端271与漏极272于第一N型延伸区241与第二N型延伸区242中。反向端271与漏极272具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。如图2A所示，漏极272由俯视图视之，例如为环形封闭区域，包围第二栅极262。
本发明优于现有技术的处，以本实施例来说，不仅是将肖特基二极管与PN二极管并联后，再与横向绝缘栅极双极性晶体管并联，以于功率元件操作时，降低反向恢复电荷，提高功率元件的切换速度，降低功率元件操作时的功率损耗，提高电能转换效；另外将肖特基二极管与PN二极管整合，肖特基二极管与PN二极管共享：N型区、反向端、N型延伸区、场氧化区、栅极以及P型区，因此并未增加功率元件的面积，即可实现技术效果。此外，由于功率元件需要耐受高达数百伏特的高压，因此，以本实施例来说，肖特基二极管SBD1的第一N型区231邻接PN二极管PN2的第一P型区251，可使肖特基二极管SBD1施以逆向偏压时，第一P型区251使肖特基二极管SBD1的第一N型区231完全耗尽而夹止(pinch off)，降低肖特基二极管SBD1的漏电流。
图3显示根据本发明的一种实施方式的俯视示意图，其显示PN结具有交错的梳齿交界面(staggered comb-teeth interface)；其中金属导线291于交错的梳齿交界面正上方延伸，交错接触下方的N型区231与P型区251。金属导线291于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251。金属导线291与第一N型区231形成肖特基接触，且金属导线291与第一P型区251形成奥姆接触。在本实施例中，第一栅极261于交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251，其中第一栅极261与金属导线291平行排列且不直接接触。
图4A-图4C显示根据本发明的功率元件的另一种实施方式示意图。如图4A-图4C所示，功率元件400形成于半导体基板41上，其包含彼此并联的横向绝缘栅极双极性晶体管LIGBT5及LIGBT6以及顺向导通单元FCU2。图4B与图4C分别显示图4A中，剖线DD’与剖线EE’的剖视示意图。其中，并联的横向绝缘栅极双极性晶体管LIGBT5及LIGBT6组成一个横向绝缘栅极双极性晶体管单元IGBTb；且顺向导通单元FCU2由一个PN二极管PN3与一个肖特基二极管SBD2并联形成。在功率元件400中，横向绝缘栅极双极性晶体管单元IGBTb与顺向导通单元FCU2的耦接方式，如图4A中的电路符号小图所示意，其中，横向绝缘栅极双极性晶体管单元IGBTb具有栅极G、发射极E与漏极C；导通单元FCU2具有顺向端F与反向端R。顺向导通单元FCU2与横向绝缘栅极双极性晶体管LIGBT5及LIGBT6并联。其中，横向绝缘栅极双极性晶体管单元IGBTb的漏极C与发射极E分别与顺向导通单元FCU2的顺向端F与反向端R对应电连接。
其中，顺向导通单元FCU2包括第一场氧化区421、第一N型区431、第一N型延伸区441、第一P型区451、第一栅极461、反向端471以及顺向端481。顺向导通单元FCU2的底面与侧面由第一绝缘结构ISO5所包围。其中，第一绝缘结构ISO5包括第一绝缘底层42以及第一绝缘侧壁423。
其中顺向导通单元FCU2中的PN二极管PN3与肖特基二极管SBD2共享第一N型区431、反向端471、第一N型延伸区441、第一场氧化区421、第一栅极461以及第一P型区451。其中第一N型区431与第一P型区451形成PN结，由俯视图视之，该PN结具有交错的梳齿交界面(staggered comb-teeth interface)。其中金属导线491于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区431与第一P型区451。
横向绝缘栅极双极性晶体管LIGBT5及LIGBT6并联，都形成于半导体基板41上，且结构相同。其中，如图4A-图4C所示，横向绝缘栅极双极性晶体管LIGBT6包括第二场氧化区422、第二N型区432、第二N型延伸区442、第二P型区452、第二栅极462、漏极472、发射极482以及P型接触极484。横向绝缘栅极双极性晶体管LIGBT5及LIGBT6的底面与侧面由第二绝缘结构ISO6所包围。其中，第二绝缘结构ISO6包括第二绝缘底层42’以及第二绝缘侧壁424。横向绝缘栅极双极性晶体管LIGBT5与横向绝缘栅极双极性晶体管LIGBT6结构上完全相同，以彼此并联方式电连接，也就是横向绝缘栅极双极性晶体管LIGBT5中的第二栅极、漏极、发射极以及P型接触极分别电连接横向绝缘栅极双极性晶体管LIGBT6的第二栅极462、漏极472、发射极482以及P型接触极484。
因此，前述横向绝缘栅极双极性晶体管单元IGBTb的漏极C与发射极E分别与顺向导通单元FCU2的顺向端F与反向端R对应电连接，是指漏极472与顺向端481电连接，发射极482与反向端471电连接。
如图4A所示，第三绝缘侧壁425形成环状封闭侧壁，将第一绝缘侧壁423与第二绝缘侧壁424包围于其中，也就是将功率元件400包围于第三绝缘侧壁425所形成的环状封闭侧壁中。
本实施例与图2A-图2C所示的实施例不同之处在于，在本实施例中，如图4A与图4C所示，金属导线291也可以于肖特基二极管SBD2中，接触顺向端481。在本实施例中，肖特基二极管SBD2的第一N型区431除了邻接PN二极管的第一P型区451，还使第一P型区451也整合于肖特基二极管SBD2中，邻接第一N型区431，也就是第一P型区451在两个方向，邻接第一N型区431，使得肖特基二极管SBD2在逆向偏压的操作时，更快地实现完全耗尽而夹止，降低漏电流。
图5A-图5C显示根据本发明的功率元件的另一种实施方式示意图。如图5A-图5C所示，功率元件500形成于半导体基板51上，其包含彼此并联的横向绝缘栅极双极性晶体管LIGBT7及LIGBT8以及顺向导通单元FCU3。图5B与图5C分别显示图5A中，剖线FF’与剖线GG’的剖视示意图。其中，并联的横向绝缘栅极双极性晶体管LIGBT7及LIGBT8组成一个横向绝缘栅极双极性晶体管单元IGBTc；且顺向导通单元FCU3由一个PN二极管PN4与一个肖特基二极管SBD3并联形成。在功率元件500中，横向绝缘栅极双极性晶体管单元IGBTc与顺向导通单元FCU3的耦接方式，如图5A中的电路符号小图所示意。其中，横向绝缘栅极双极性晶体管单元IGBTc具有栅极G、发射极E与漏极C；导通单元FCU3具有顺向端F与反向端R。顺向导通单元FCU3与横向绝缘栅极双极性晶体管LIGBT7及LIGBT8并联。其中，横向绝缘栅极双极性晶体管单元IGBTc的漏极C与发射极E分别与顺向导通单元FCU3的顺向端F与反向端R对应电连接。
其中，顺向导通单元FCU3包括第一场氧化区521、第一N型区531、第一N型延伸区541、第一P型区551、第一栅极561、反向端571以及顺向端581。顺向导通单元FCU3的底面与侧面由第一绝缘结构ISO7所包围。其中，第一绝缘结构ISO7包括第一绝缘底层52以及第一绝缘侧壁523。
其中顺向导通单元FCU3中的PN二极管PN4与肖特基二极管SBD3共享第一N型区531、反向端571、第一N型延伸区541、第一场氧化区521、第一栅极561以及第一P型区551。其中第一N型区531与第一P型区551形成PN结，由俯视图视之，该PN结具有交错的梳齿交界面(staggered comb-teeth interface)。其中金属导线591于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区531与第一P型区551。
横向绝缘栅极双极性晶体管LIGBT7及LIGBT8并联，都形成于半导体基板51上，且结构相同。其中，如图5A-图5C所示，横向绝缘栅极双极性晶体管LIGBT8包括第二场氧化区522、第二N型区532、第二N型延伸区542、第二P型区552、第二栅极562、漏极572、发射极582以及P型接触极584。横向绝缘栅极双极性晶体管LIGBT7及LIGBT8的底面与侧面由第二绝缘结构ISO8所包围。其中，第二绝缘结构ISO8包括第二绝缘底层52’以及第二绝缘侧壁524。横向绝缘栅极双极性晶体管LIGBT7与横向绝缘栅极双极性晶体管LIGBT8结构上完全相同，以彼此并联方式电连接，也就是横向绝缘栅极双极性晶体管LIGBT7中的第二栅极、漏极、发射极以及P型接触极分别电连接横向绝缘栅极双极性晶体管LIGBT8的第二栅极562、漏极572、发射极582以及P型接触极584。
因此，前述横向绝缘栅极双极性晶体管单元IGBTc的漏极C与发射极E分别与顺向导通单元FCU3的顺向端F与反向端R对应电连接，是指漏极572与顺向端581电连接，发射极582与反向端571电连接。
如图5A所示，第三绝缘侧壁525形成环状封闭侧壁，将第一绝缘侧壁523与第二绝缘侧壁524包围于其中，也就是将功率元件500包围于第三绝缘侧壁525所形成的环状封闭侧壁中。
本实施例与图4A-图4C所示的实施例不同之处在于，在本实施例中，如图5B与图5C所示，在半导体基板51上形成二氧化硅层，部分作为第一绝缘底层52，另一部分作为第二绝缘底层52’。于该二氧化硅层上，例如并不是形成N型外延层，而是形成P型外延层；因此，第一N型区531与第二N型区532例如但不限于由相同的微影工艺步骤，同时定义第一N型区531与第二N型区532的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一N型区531与第二N型区532。
图6A-图6R显示根据本发明的功率元件200的制造方法的一种实施方式示意图。图6A、图6C、图6E、图6G、图6I、图6K、图6M、图6O以及图6Q显示如图2B中，自剖线BB’视之的功率元件200制造方法的剖视示意图。图6B、图6D、图6F、图6H、图6J、图6L、图6N、图6P以及图6R显示如图2C中，自剖线CC’视之的功率元件200制造方法的剖视示意图。如图6A与图6B所示，首先形成第一绝缘底层22与第二绝缘底层22’形成于半导体基板21上。半导体基板21例如但不限于为P型或N型的半导体硅基板，也可以为其他半导体基板。例如于半导体基板21上形成二氧化硅层，部分作为第一绝缘底层22，另一部分作为第二绝缘底层22’。于该二氧化硅层上，例如形成N型外延层，部分作为第一N型区231，另一部分作为第二N型区232。前述半导体基板21、二氧化硅层与N型外延层可以采用绝缘层上硅(silicon on insulator，SOI)晶圆来实现，其为本领域技术人员所熟知，在此不予赘述。
接着，如图6C与图6D所示，形成第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225，其例如但不限于由相同的深沟蚀刻工艺步骤，同时形成深沟；并且由相同的沉积工艺步骤，同时将绝缘材质，例如但不限于二氧化硅等，沉积于前述的深沟中，以形成第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225。且第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225与下方的连接于半导体基板21上的二氧化硅层连接，以于外延层中，分别形成封闭的范围。其中，在一种较佳的实施例中，顺向导通单元FCU1的底面与侧面由第一绝缘结构ISO3所包围，且多个横向绝缘栅极双极性晶体管LIGBT3、LIGBT4的底面与侧面由第二绝缘结构ISO4所包围。
接着，如图6E与图6F所示，形成第一N型延伸区241与第二N型延伸区242，其例如但不限于由相同的微影工艺步骤，同时定义第一N型延伸区241与第二N型延伸区242的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一N型延伸区241与第二N型延伸区242。第一N型延伸区241与第二N型延伸区242具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。
接着，如图6G与图6H所示，形成第一场氧化区221与第二场氧化区222，其例如但不限于由相同的氧化工艺步骤，同时形成于前述N型外延层上表面上并连接于上表面。第一场氧化区221与第二场氧化区222并不限于如图6G与6H所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。请同时参阅图2A，第一场氧化区221与第二场氧化区222由俯视图图2A视之，例如为环形封闭结构，分别包围部分第一N型延伸区241与第二N型延伸区242。
接着，如图6I与图6J所示，形成第一P型区251与第二P型区252，其例如但不限于由相同的微影工艺步骤，同时定义第一P型区251与第二P型区252的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一P型区251与第二P型区252。第一P型区251与第二P型区252具有P型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。请同时参阅图2A，第一P型区251与第二P型区252由俯视图图2A视之，例如为环形封闭区域，分别包围第一场氧化区221与第二场氧化区222。其中，如俯视图图2A所示，并参阅俯视图图3，第一P型区251侧面的边界具有梳齿状边界，以与第一N型区231形成具有交错的梳齿交界面(staggered comb-teeth interface)的PN结，如图3中粗黑虚线所示意。图6I所示的剖线BB’的剖视示意图，显示剖线BB’经过第一P型区251正上方，而图6J所示的剖线CC’的剖视示意图，显示剖线CC’未经过第一P型区251正上方。
接着，如图6K与图6L所示，形成第一栅极261与第二栅极262由俯视图图2A视之，第一栅极261与第二栅极262例如都为环形封闭区域。第一栅极261与第二栅极262例如但不限于由相同的栅极工艺步骤同时形成。其中，第一栅极261与第二栅极262例如分别包括各自的介电层(dielectric layer)、导电层(conductive layer)与间隔层(spacer layer)，此为本领域技术人员所熟知，在此不予赘述。因此，所述栅极工艺步骤包含形成介电层的微影、氧化等工艺步骤；形成导电层的微影、沉积等工艺步骤；以及形成间隔层的沉积、蚀刻等工艺步骤。
在本实施例中，第一栅极261于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251，其中第一栅极261与金属导线291平行排列且不直接接触。
接着，如图6M与图6N所示，形成顺向端281、发射极282与P型接触极284，其例如但不限于由相同的微影工艺步骤，同时定义顺向端281、发射极282与P型接触极284的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成顺向端281、发射极282与P型接触极284。顺向端281、发射极282与P型接触极284具有P型导电型，分别形成于第一P型区251、第二N型延伸区242与第二P型区252中，且位于N型外延层上表面下并连接于上表面。请同时参阅俯视图图2A，顺向端281与P型接触极284由俯视图视之，例如都为环形封闭区域，分别包围第一栅极261与漏极272。
接着，如图6O与图6P所示，形成反向端271与漏极272，其例如但不限于由相同的微影工艺步骤(包含以栅极262作为屏蔽)，同时定义反向端271与漏极272的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成反向端271与漏极272。反向端271与漏极272具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。请同时参阅俯视图图2A，漏极272由俯视图视之，例如为环形封闭区域，包围第二栅极262。
接着，如图6Q与图6R所示，形成金属导线291于该交错的梳齿交界面正上方延伸，交错接触下方的第一N型区231与第一P型区251。形成金属导线的步骤，例如但不限于以金属沉积工艺步骤形成；此外，也可以先在第一N型区231与第一P型区251上形成多个金属接触点与第一N型区231与第一P型区251接触，再于该多个金属接触点上形成金属导线，此为本领域技术人员所熟知，在此不予赘述。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深井区等；又如，微影工艺步骤并不限于光罩工艺步骤，也可包含电子束微影工艺步骤。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求任一项也不应以此为限。
Claims (17)
1.一种功率元件，形成于一半导体基板上，包含：
多个横向绝缘栅极双极性晶体管，彼此并联；以及
一顺向导通单元，与该多个横向绝缘栅极双极性晶体管并联，该顺向导通单元由一PN二极管与一肖特基二极管并联形成；
其中该PN二极管与该肖特基二极管共享一第一N型区、一反向端、一第一N型延伸区、一第一场氧化区、一第一栅极以及一第一P型区；
其中该第一N型区、该反向端、该第一N型延伸区以及该第一P型区形成于该半导体基板上的一外延层中；
其中该第一N型区与该第一P型区形成一PN结，由俯视图视之，该PN结具有一交错的梳齿交界面；
其中一金属导线于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区。
2.如权利要求1所述的功率元件，其中，该横向绝缘栅极双极性晶体管的一发射极与一漏极分别与该顺向导通单元的一顺向端与该反向端对应电连接。
3.如权利要求1所述的功率元件，其中，该顺向导通单元的底面与侧面由一第一绝缘结构所包围，且该多个横向绝缘栅极双极性晶体管的底面与侧面由一第二绝缘结构所包围。
4.如权利要求1所述的功率元件，其中，该横向绝缘栅极双极性晶体管包括：
一第二N型区，形成于该半导体基板上的该外延层中；
一第二P型区，形成于该外延层中；
一发射极，具有N型导电型，形成于该第二P型区中；
一P型接触极，形成于该第二P型区中，以作为该第二P型区的电气接点；
一第二栅极，形成于该外延层上，其中部分该第二栅极连接于该第二P型区之上；
一第二N型延伸区，形成于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；
一漏极，具有P型导电型，形成于该第二N型延伸区中；以及
一第二场氧化区，形成于该外延层上，位于该发射极与该漏极之间。
5.如权利要求4所述的功率元件，其中，该第一N型延伸区与该第二N型延伸区、该第一P型区与该第二P型区、该反向端与该发射极，分别由对应相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一栅极与该第二栅极由相同的一栅极工艺步骤同时形成；
其中该第一场氧化区与该第二场氧化区由相同的一氧化工艺步骤同时形成。
6.如权利要求1所述的功率元件，其中，该第一栅极于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区，其中该第一栅极与该金属导线平行排列且不直接接触。
7.如权利要求3所述的功率元件，其中，该半导体基板上由一绝缘层完全接触覆盖，且该外延层形成并接触于该绝缘层上，部分该绝缘层用以作为该第一绝缘结构的一第一绝缘底层，且另一部分该绝缘层用以作为该第二绝缘结构的一第二绝缘底层。
8.如权利要求4所述的功率元件，其中，该外延层具有N型导电型，且部分该外延层用以作为该第一N型区，且另一部分该外延层用以作为该第二N型区。
9.如权利要求4所述的功率元件，其中，该外延层具有P型导电型，且该第一N型区与该第二N型区由相同的微影工艺步骤与离子注入工艺步骤同时形成。
10.一种功率元件制造方法，其中，该功率元件形成于一半导体基板上，该功率元件制造方法包含：
形成彼此并联的多个横向绝缘栅极双极性晶体管；以及
形成一顺向导通单元，与该多个横向绝缘栅极双极性晶体管并联，其中该顺向导通单元由一PN二极管与一肖特基二极管并联所形成；
其中该PN二极管与该肖特基二极管共享一第一N型区、一反向端、一第一N型延伸区、一第一场氧化区、一第一栅极以及一第一P型区；
其中该第一N型区、该反向端、该第一N型延伸区以及该第一P型区形成于该半导体基板上的一外延层中；
其中该第一N型区与该第一P型区形成一PN结，由俯视图视之，该PN接面具有一交错的梳齿交界面；
其中一金属导线于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区。
11.如权利要求10所述的功率元件制造方法，其中，该横向绝缘栅极双极性晶体管的一发射极与一漏极分别与该顺向导通单元的一顺向端与该反向端对应电连接。
12.如权利要求10所述的功率元件制造方法，其中，该顺向导通单元的底面与侧面由一第一绝缘结构所包围，且该多个横向绝缘栅极双极性晶体管的底面与侧面由一第二绝缘结构所包围，且该第一绝缘结构与该第二绝缘结构的形成方法包括：
于该半导体基板上，形成一绝缘层，以隔开该半导体基板与该外延层，且该半导体基板上由该绝缘层完全接触覆盖，部分该绝缘层用以作为该第一绝缘结构的一第一绝缘底层，且另一部分该绝缘层用以作为该第二绝缘结构的一第二绝缘底层；以及
以一深沟蚀刻工艺步骤与一氧化沉积工艺步骤，于该外延层中，同时形成该第一绝缘结构的一第一绝缘侧壁及该第二绝缘结构的一第二绝缘侧壁。
13.如权利要求10所述的功率元件制造方法，其中，该横向绝缘栅极双极性晶体管的形成方法包括：
形成一第二N型区于该半导体基板上的该外延层中；
形成一第二P型区于该第二外延层中；
形成一发射极，具有N型导电型，于该第二P型区中；
形成一P型接触极于该第二P型区中，以作为该第二P型区的电气接点；
形成一第二栅极于该外延层上，其中部分该第二栅极连接于该第二P型区之上；
形成一第二N型延伸区于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；
形成一漏极，具有P型导电型，于该第二N型延伸区中；以及
形成一第二场氧化区于该外延层上，位于该发射极与该漏极之间。
14.如权利要求13所述的功率元件制造方法，其中，该第一N型延伸区与该第二N型延伸区、该第一P型区与该第二P型区、该反向端与该发射极，分别由对应相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一栅极与该第二栅极由相同的一栅极工艺步骤同时形成；
其中该第一场氧化区与该第二场氧化区由相同的一氧化工艺步骤同时形成。
15.如权利要求10所述的功率元件制造方法，其中，该第一栅极于该交错的梳齿交界面正上方延伸，交错接触下方的该第一N型区与该第一P型区，其中该第一栅极与该金属导线平行排列且不直接接触。
16.如权利要求13所述的功率元件制造方法，其中，该外延层具有N型导电型，且部分该外延层用以作为该第一N型区，且另一部分该外延层用以作为该第二N型区。
17.如权利要求13所述的功率元件制造方法，其中，该外延层具有P型导电型，且该第一N型区与该第二N型区由相同的微影工艺步骤与离子注入工艺步骤同时形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062993757P | 2020-03-24 | 2020-03-24 | |
| US62/993,757 | 2020-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113451296A true CN113451296A (zh) | 2021-09-28 |
| CN113451296B CN113451296B (zh) | 2023-10-27 |
Family
ID=77808421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010503635.9A Active CN113451296B (zh) | 2020-03-24 | 2020-06-05 | 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113451296B (zh) |
| TW (1) | TW202137333A (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2020-05-27 TW TW109117676A patent/TW202137333A/zh unknown
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202137333A (zh) | 2021-10-01 |
| CN113451296B (zh) | 2023-10-27 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |