CN102884631A - 用于高电压应用的具有改良的终端结构的沟槽dmos器件 - Google Patents

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Abstract

提供一种用于功率晶体管的终端结构。该终端结构包括具有有源区和终端区的半导体衬底。该衬底具有第一导电类型。终端沟槽位于该终端区中并且从该有源区的边界朝向该半导体衬底的边缘延伸。具有第二导电类型的掺杂区被布置在该终端沟槽的下方的衬底中。在与该边界邻近的侧壁上形成MOS栅极。该掺杂区从与该边界分隔开的该MOS栅极的一部分的下方朝向该半导体衬底的边缘延伸。终端结构氧化层被形成在覆盖该MOS栅极的一部分的该终端沟槽上并且朝向该衬底的边缘延伸。

Description

用于高电压应用的具有改良的终端结构的沟槽DMOS器件
相关申请
这个申请要求于2010年3月16日提交的美国专利申请12/724,771的优先权，通过引用将其全部内容合并于此。
技术领域
本发明通常涉及半导体器件，并且更特别地涉及用于沟槽MOS器件的终端结构。
背景技术
常规地，肖特基二极管包括典型的由单晶硅制成的重掺杂半导体衬底。第二层覆盖该衬底。该第二层称作漂移区，利用与该衬底具有相同导电类型的载流子的材料来进行较轻的重掺杂。金属层或金属硅化物层形成具有轻掺杂漂移区的肖特基接触并且形成二极管的阳极。
当形成诸如肖特基二极管的单极组件时，产生两个相对的约束。特别地，该组件应当展现出尽可能最低的导通状态电阻(Ron)同时具有高击穿电压。最小化导通状态电阻迫使较轻掺杂层的厚度最小化以及使该层的掺杂最大化。相反地，为了获得高的反向击穿电压，该较轻掺杂层的掺杂必须被最小化并且其厚度必须被最大化，同时避免产生等势面被强烈弯曲的区域。
已经提供了各种解决方案来协调这些相对的限制，这已经导致了沟槽MOS-电容肖特基二极管结构的发展，其被称为沟槽MOS势垒肖特基(TMBS)二极管。在这种结构的示例中，例如，重掺杂的N型多晶硅区域的导电区域被形成在厚漂移区的上面部分中，该厚漂移区相比于在下面的衬底具有较轻的重N型掺杂。绝缘层将该导电区域与该厚层绝缘。阳极层覆盖整个结构，接触该被绝缘的导电区域的上表面并且形成具有轻掺杂漂移区的肖特基接触。
当反向偏压时，该绝缘的导电区域导致横向耗尽至该漂移区，其更改了在该层中的等势面的分布。这使得能够增加漂移区掺杂，并且从而降低导通状态电阻而对反向击穿电压没有不利影响。
图1是常规的TMBS肖特基二极管或整流器的简化的部分视图。该二极管形成自重掺杂的N型硅晶片1，在重掺杂的N型硅晶片1上形成轻掺杂的N型外延层2。在该外延层中形成开口，例如，开口可以是沟槽形。在该开口中形成导电区3，例如，导电区3可以由掺杂的多晶硅制成。绝缘层4被插入在每一个导电区和对应开口(例如，沟槽)的壁之间。例如，该绝缘层4可以通过热氧化形成，并且可以通过保形沉积、接下来进行平坦化步骤来利用多晶硅填充该开口。在此之后，沉积能够在单晶硅区之上形成硅化物5并且在多晶硅填充区域之上形成硅化物6的金属，例如，镍。一旦形成该硅化物，通过选择性蚀刻来去除未与硅反应的金属。在此之后，在上表面侧上形成阳极金属沉积7并且在下表面侧上形成阴极金属沉积8。
实现高电压肖特基整流器的关键问题是其终端区的设计。正如任何电压设计，由于缺少自我多单元保护和曲率效应，该终端区倾向于更高的电场。结果，击穿电压典型地从其理想值显著地降低。为了避免这种降低，该终端区应当被设计成在器件的边缘处(邻近有源区)减少电场的密集度。减少电场密集度的常规方法包括具有硅的局部氧化(LOCOS)区、场板、保护环、沟槽及其各种组合的终端结构。包括这样的终端区的肖特基二极管的一个例子在美国专利6,396,090中示出。
遗憾的是，对于高电压应用，因为在该终端区的表面处的电场分布仍然远非理想，所以这些终端区的常规设计只取得了有限的成功。同时，由于起因于热载流子注入和寄生电荷的集结的退化而产生了其他的问题。
发明内容
根据本发明，提供用于功率晶体管的终端结构。在本发明的一个方面中，该终端结构包括具有有源区和终端区的半导体衬底。该衬底具有第一导电类型。终端沟槽位于该终端区中并且从该有源区的边界朝向半导体衬底的边缘延伸。具有第二导电类型的掺杂区被布置在该终端沟槽下方的衬底中。在与该边界邻近的侧壁上形成MOS栅极。该掺杂区从与该边界分隔开的该MOS栅极的一部分的下方朝向该半导体衬底的边缘延伸。终端结构氧化层被形成在覆盖该MOS栅极的一部分的该终端沟槽上，并且朝向该衬底的边缘延伸。第一导电层被形成在该半导体衬底的背面上并且第二导电层被形成在该有源区、该MOS栅极的暴露部分的顶部，并且延伸以覆盖该终端结构氧化层的一部分。
附图说明
图1是常规的TMBS肖特基二极管或整流器的简化的部分视图。
图2示出了根据本发明构造的TMBS肖特基二极管的有源区和终端区的横截面视图。
图3示出了在具有注入区和没有注入区的情况下漏电流与用于图2的器件的反向偏压的相关性。
图4示出了在具有注入区和没有注入区的情况下沿着图2的器件的A-A’线在不同位置处的电场。
图5示出了在具有注入区和没有注入区的情况下用于图2的器件的电场的y轴向量。
图6-11图示了可以用于制造图2的器件的工艺步骤的一个示例。
图12示出了根据本发明的另一个实施例构造的TMBS肖特基二极管的有源区和终端区的横截面视图。
图13示出了漏电流与用于图2和图12的器件的反向偏压的相关性。
图14示出了沿着图2和图12的器件在不同位置处的电场。
具体实施方式
如下面详述的，提供了减少了前述问题的终端结构。特别地，该器件展现了对在硅/电介质界面处通过减少正交电场分量引起的热载流子注入退化更好的抗扰性，因为是这种界面增强了电荷在电介质中被捕捉的程度。能够通过以下中的任一个来减少由寄生电荷引起的问题：(i)设计该终端结构以使得电场能够被“灵活”分布，这允许在寄生电荷存在的情况下电场的移动而不增加电场的峰值，或者(ii)利用浮动导电板屏蔽寄生电荷。
图2示出了TMBS肖特基二极管的有源区和终端区的横截面视图。该有源区包括利用第一导电类型(例如，n+型)的掺杂剂进行重掺杂的半导体衬底100B。第一层100A被形成在该衬底100B上并且利用第一导电类型(例如，n-型)的掺杂剂进行更轻的掺杂。沟槽110(仅示出了其中一个)被形成在第一层100A中。沟槽110内衬在绝缘层125中并且用例如掺杂的多晶硅的导电材料140填充。金属层160被形成在导电材料140和第一层100A的暴露的表面上。肖特基接触被形成在金属层160和第一层100A之间的界面处。阳极金属165被形成在金属层160上。阴极电极(未示出)位于半导体衬底100B的背面。
图2所示的TMBS肖特基二极管的终端区包括终端沟槽120，终端沟槽120从有源区的边界112朝向半导体衬底100B的边缘延伸。MOS栅极122被形成在与有源区的边界112邻近的终端区的侧壁上。MOS栅极122包括绝缘材料128和导电材料122。绝缘材料128作为该MOS栅极122紧靠其定位的侧壁和第一层100A与该侧壁邻近的部分的内衬。导电材料122覆盖绝缘材料128。终端氧化层150被形成在该终端沟槽中并且从MOS栅极122朝向该器件的边缘延伸。注入区152被形成在该第一层100A中并且利用与第一层100A的导电类型相反的导电类型(例如，p-型)的掺杂剂进行掺杂。注入区152位于终端氧化层150和MOS栅极122的一部分的下方。在一些实现方式中，注入区152的边缘可以向边界112延伸并且围绕MOS栅极122的角落。位于该有源区中的金属层160和阳极金属165延伸到该终端区中并且覆盖MOS栅极122以及终端氧化层150的一部分从而定义场板。
如果在该终端结构中没有采用注入区152，则仍然会在高电压处产生高电场。这是因为所有的反向偏压持续在阳极和阴极电极之间的有限的耗尽区内，并且因为通过在n-型漂移层中相对高的掺杂限制了耗尽区的生长，所以电场在有源区的边缘快速上升。为了减轻电场密集的程度，需要降低所施加的横跨大得多的耗尽区的反向偏压。同时，横跨半导体/氧化物界面存在正交电场(即，电场分量垂直于该半导体/氧化物界面)。这导致HCI进入该氧化物以及因此击穿电压的长期退化。
注入区152减少了这个问题，因为其在反向偏压下完全地耗尽并且有助于推出耗尽区，有效地扩大了耗尽区的宽度以及因此降低了器件的有源区附近的电场峰值。与不包括注入区152的终端结构相比，图2所示的器件具有的击穿电压高达理想击穿电压(即，单独的有源单元的击穿电压)的95％。结果如图3所示，图3示出了在具有注入区152和没有注入区152的情况下漏电流与反向偏压的相关性。
此外，图2所示的终端结构有助于降低在有源区中的电场(具体地，在更接近终端区的单元中的电场)。这在图4中示出，图4示出了在具有注入区152和没有注入区152的情况下沿着器件在不同位置处的电场。电场的这种降低的产生是因为注入区152用于推动电场进一步进入主体，从而减少其存在于沟槽的表面。
在其对HCI退化的抗扰性方面，图2所示的终端结构还被期望相比于常规结构具有更好的可靠性。这从图5中看是明显的，图5示出了(在具有注入区152和没有注入区152两者的情况下)沿着y轴的电场，这提供了用于将载流子注入进入氧化层的动力。为了减少HCI，沿着y轴的电场应当尽可能小。该终端结构有效地降低了在有源区和MOS栅极122中的电场，其在常规结构中对HCI是最易受影响的。
将参考图6-11描述可以用于形成图2的TMBS肖特基二极管的方法的一个示例。在这个示例中，该肖特基二极管及其终端结构被同时形成，虽然并不总是需要如此。
图6是半导体衬底100的横截面视图，半导体衬底100包括具有第一导电类型(例如，n-型)的掺杂剂的第一层100A和利用第一导电类型(例如，n+型)的掺杂剂进行更重掺杂的基底100B。通过化学气相沉积(CVD)将氧化层101形成在第一衬底100A上，例如，至大约2000-10000埃的厚度。接下来，将光刻胶(未示出)涂敷在氧化层101上以定义在有源区中的多个第一沟槽110和在终端区中的第二沟槽120。沟槽110通过台面115相互分隔开。在一个示例中，第一沟槽110中的每一个具有大约0.2-2.0微米的宽度。第二沟槽120形成了从有源区的边缘至半导体衬底100(或管芯)的边缘的边界，并且定义了终端区。
在图7中，诸如TEOS层112的电介质层被沉积在整个结构上并且在图8中被回蚀，使得除了间隙壁(spacer)114外将其从沟槽120中移除，间隙壁114紧靠与器件的有源区邻近的沟槽120的侧壁定位。然后，将诸如硼的p型掺杂剂注入到第一层100A中以形成注入区152。
参考图9，在移除了氧化层101和TEOS间隙壁114之后，执行高温氧化工艺以形成栅极氧化层125。在一些示例中具有在大约150埃至3000埃之间的厚度的栅极氧化层125被形成在第一沟槽110和第二沟槽120的侧壁110A、120A和底部110B、120B上以及台面115的表面上。作为氧化工艺的替代，可以通过高温沉积来形成栅极氧化层125以形成HTO(高温氧化沉积)层。
接下来，通过CVD在栅极氧化层125上形成第一导电层140并且填充第一沟槽110和第二沟槽120。第一导电层140具有延伸超过台面115的厚度。第一导电层140可以是任何合适的材料，诸如金属、掺杂的多晶硅或掺杂的非晶硅。第一导电层140可以具有大约0.5至3.0微米的厚度。为了防止空隙形成在第一沟槽110的内部部分中，第一导电层140可以是通过LPCVD(低压CVD)工艺形成的多晶硅，其具有良好的台阶覆盖。然而，在一些情况下，非晶硅相比于多晶硅可能能够更好地消除空隙。为了使非晶硅导电，可以采用再结晶工艺。
现在参考图10，执行各向异性蚀刻以移除多余的第一导电层140。在这个蚀刻工艺之后，间隙壁状的MOS栅极122形成自在作为第二沟槽120的侧壁125A的内衬的氧化层125上的导电材料。在一些示例中，间隙壁状的MOS栅极122具有大约等于第二沟槽120的高度的宽度(沿着示出的横截面视图)。
接下来使用蚀刻工艺在终端区中的第一层100A上形成电介质层150。例如，电介质层150可以是TEOS层，诸如LPTEOS或PETEOS层或者O3-TEOS或HTO层。在一些示例中，电介质层150的厚度可以在大约0.2-1.0微米之间。电介质层150部分地覆盖MOS栅极122。
接下来，在图11中，执行溅射或其他合适的工艺以沉积第二导电层160，以便在台面115上形成肖特基接触区域115A。第二导电层160可以由能够与下面的第一层100A形成肖特基二极管的任何材料形成。例如，第二导电层160可以是金属硅化物层。在形成肖特基接触之后，可以移除导电层160。
该方法继续沉积和蚀刻导体以形成二极管阳极电极165，二极管阳极电极165可以与导电层160共同延伸。同样的，在衬底100B的背面形成阴极电极170。
图12示出了本发明的可替换的实施例，该实施例与在图2中描述的实施例相似，不同之处是在图12中，一个或多个附加的分割金属区167位于终端沟槽120中的电介质层150上。分割金属区域167被用于增强反向偏压的调节并且从而有助于减低在有源区附近的电场。可以利用附加的蚀刻步骤与阳极电极165一起形成分割金属区域167。图13示出了在图2和图12中描述的实施例的击穿电压性能。显然，图12的实施例具有更高的击穿电压(理想值的97％)。如图13的电场分布图所示，图12实施例的较高的击穿电压很可能归功于在有源单元中和阳极的末端的稍低的电场。
示例
举例来说，将对于本发明的一个特定实施例指定不同的结构尺寸和参数。在这个实施例中，终端沟槽120具有范围是10-50微米的宽度和与有源区中的沟槽110的深度相同或不同的深度。根据特定的设计和期望的器件特性(例如，电压能力、速度、漏电流)，终端沟槽120的深度的范围可以为1-6微米。位于终端沟槽120中的电介质层150可以是具有在大约1500-15000埃之间的厚度的二氧化硅层，这取决于所需要的阻挡电压和材料的组分。
在终端沟槽120中，通过导电层160和165进入终端区中的延伸所定义的场板可以具有在大约4和45微米之间的长度。可以通过离子注入来形成注入区152并且通过热工艺将注入区152打入层100A。注入剂量的范围可以为大约1×1011atoms/cm2至1×1013atoms/cm2。该掺杂剂可以是硼、BF2或另一个III族元素。
如果采用图12所示的一个或多个分割金属区域167，则它们可以都具有大于大约0.4微米的宽度，其中它们之间的间隔在大约0.3和10微米之间。
应当注意到，上述终端结构可以与除了仅仅通过举例提出的TMBS肖特基二极管之外的器件相关联进行使用。例如，该终端结构可以被应用于任何功率晶体管，诸如双扩散金属氧化物半导体场效应晶体管(DMOSFET)、绝缘栅双极晶体管(IGBT)和其他的沟槽MOS器件。

Claims (18)

1.一种用于功率晶体管的终端结构，所述终端结构包括：
半导体衬底，所述半导体衬底具有有源区和终端区，该衬底具有第一导电类型；
终端沟槽，所述终端沟槽位于所述终端区中并且从所述有源区的边界朝向所述半导体衬底的边缘延伸；
掺杂区，所述掺杂区具有第二导电类型，布置在所述终端沟槽下方的所述衬底中；
MOS栅极，所述MOS栅极形成在与所述边界邻近的侧壁上，其中所述掺杂区从所述MOS栅极的一部分的下方朝向所述半导体衬底的边缘延伸；
终端结构氧化层，所述终端结构氧化层形成在覆盖所述MOS栅极的一部分的所述终端沟槽上，并且朝向所述衬底的边缘延伸；
第一导电层，所述第一导电层形成在所述半导体衬底的背面上；以及
第二导电层，所述第二导电层形成在所述有源区、所述MOS栅极的暴露部分的顶部，并且延伸以覆盖所述终端结构氧化层的一部分。
2.如权利要求1所述的终端结构，进一步包括相互间隔并且形成在所述半导体衬底的所述有源区中的多个沟槽MOS器件。
3.如权利要求1所述的终端结构，其中所述MOS栅极包括导电层和形成在所述终端沟槽的底部和所述导电层之间的栅极氧化层。
4.如权利要求1所述的终端结构，其中所述沟槽MOS器件是肖特基二极管。
5.如权利要求4所述的终端结构，其中所述肖特基二极管是TMBS肖特基二极管，所述TMBS肖特基二极管在所述衬底的所述有源区中包括至少一个沟槽。
6.如权利要求1所述的终端结构，其中所述功率晶体管是从由肖特基二极管、DMOS和IGBT构成的组中选择的器件。
7.如权利要求1所述的终端结构，进一步包括一个或多个分割金属区，所述分割金属区位于所述终端结构氧化层上并且与所述第二导电层分隔开。
8.如权利要求1所述的终端结构，其中所述掺杂区是注入区。
9.如权利要求1所述的终端结构，其中利用在大约1×1011atoms/cm2至1×1013atoms/cm2之间的注入剂量来掺杂所述注入区。
10.一种肖特基二极管，包括：
半导体衬底，所述半导体衬底具有形成在所述半导体衬底的有源区中的相互分隔的多个沟槽MOS器件，所述衬底具有第一导电类型；
终端沟槽，所述终端沟槽位于终端区中并且从所述有源区的边界朝向所述半导体衬底的边缘延伸；
掺杂区，所述掺杂区具有第二导电类型，布置在所述终端沟槽下方的所述衬底中；
MOS栅极，所述MOS栅极形成在与所述边界邻近的侧壁上，其中所述掺杂区从所述MOS栅极的一部分的下方朝向所述半导体衬底的边缘延伸；
终端结构氧化层，所述终端结构氧化层形成在覆盖所述MOS栅极的一部分的所述终端沟槽上，并且朝向所述衬底的边缘延伸；
第一导电层，所述第一导电层形成在所述半导体衬底的背面上；和
第二导电层，所述第二导电层形成在所述有源区的顶部，以利用位于所述沟槽MOS器件中相邻沟槽MOS器件之间的衬底的一个或多个部分来定义一个或多个肖特基势垒；以及
场板，所述场板在所述MOS栅极的暴露部分和所述终端结构氧化层的一部分上延伸。
11.如权利要求10所述的肖特基二极管，其中所述场板包括所述第二导电层进入所述终端沟槽中的延伸。
12.如权利要求10所述的肖特基二极管，其中所述半导体衬底包括第一层和基底，并且所述第一层具有轻掺杂的第一导电类型的杂质以及所述基底具有重掺杂的所述第一导电类型的杂质。
13.如权利要求12所述的肖特基二极管，其中所述沟槽MOS器件和所述终端沟槽被形成在所述第一层中，具有在大约1-6微米之间的深度。
14.如权利要求13所述的肖特基二极管，其中所述终端沟槽具有在大约10-50微米之间的宽度。
15.如权利要求10所述的肖特基二极管，其中从所述有源区的边界至所述半导体衬底的边缘形成所述终端沟槽，使得所述终端沟槽仅具有一个侧壁。
16.如权利要求10所述的肖特基二极管，其中所述沟槽MOS器件和所述MOS栅极包括从由金属、多晶硅和非晶硅构成的组中选择的材料。
17.如权利要求10所述的肖特基二极管，进一步包括一个或多个分割金属区，所述分割金属区位于所述终端结构氧化层上并且与所述场板分隔开。
18.如权利要求17所述的肖特基二极管，进一步包括相互分隔开大约0.3和10微米之间的至少两个分割金属区。
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