CN103180958A - 用于高压应用的具有改善终端结构的沟槽dmos器件 - Google Patents

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Abstract

一种用于功率晶体管的终端结构包括半导体衬底，该半导体衬底具有有源区和终端区。该衬底具有第一导电类型。终端沟槽位于终端区中，并且从有源区的边界向半导体衬底的边缘的特定距离内延伸。掺杂区具有第二导电类型，布置在终端沟槽下方的衬底中。在与边界相邻的侧壁上形成MOS栅极。该掺杂区从与边界隔开的MOS栅极的一部分下方向终端沟槽的远处的侧壁延伸。终端结构氧化物层形成在终端沟槽上，并且覆盖MOS栅极的一部分，并且向衬底的边缘延伸。在半导体衬底的背侧表面上形成第一导电层。在有源区顶部MOS栅极的暴露部分形成第二导电层，并且第二导电层延伸以覆盖终端结构氧化物层的至少一部分。

Description

用于高压应用的具有改善终端结构的沟槽DMOS器件
相关申请的声明
本申请要求在2010年10月21日提交的题为“用于高压应用的具有改善终端结构的沟槽DMOS器件（Trench DMOS Device with ImprovedTermination Structure for High Voltage Applications）”的美国专利申请No.12/909,033的优先权，其申请通过引用被整体并入在此。
技术领域
本发明总体涉及半导体器件，并且具体涉及用于沟槽MOS器件的终端结构。
背景技术
传统上肖特基二极管包括重度掺杂的半导体衬底，这种半导体衬底通常由单晶硅构成。被称为aa漂移区的第二层覆盖衬底，并且是更少重度掺杂的层，该层具有与衬底相同的导电类型的载流子。金属层或更近来的金属硅化物与轻度掺杂区形成肖特基接触，并且形成二极管阳极。
当形成诸如肖特基二极管的单极部件时，产生两个相对的约束。具体地说，该部件应当呈现最低的可能导通状态电阻（Ron）而同时具有高击穿电压。最小化导通状态电阻强制最小化较少掺杂的层的厚度，并且最大化该层的掺杂。相反，为了获得高的反向击穿电压，必须最小化较少掺杂的层的掺杂，并且必须最大化其厚度，同时避免产生其中等势面强烈弯曲的区域。
已经提供了各种解决方案来调和这些相对的约束，这已经导致开发出沟槽MOS电容肖特基二极管结构，该二极管结构被称为沟槽MOS势垒肖特基（TMBS）二极管。在这样的结构的示例中，在比基础衬底更少的重度N型掺杂的厚漂移区的上部形成导电区域，例如，重度掺杂N型多晶硅区域。绝缘层将该导电区域与该厚层绝缘。阳极层覆盖整个结构，接触绝缘的导电区域的上表面，并且与轻掺杂的半导体区形成肖特基接触。
当反向偏置时，绝缘的导电区域引起向漂移区内的横向耗尽，这改变了在该层中的等势面的分布。这使得能够增大漂移区掺杂，并且因此减小导通状态电阻，并且对于反向击穿电压没有不利影响。
图1是常规TMBS肖特基二极管或整流器的简化部分视图。由重度掺杂的N型硅晶片1形成二极管，在硅晶片1上形成轻度掺杂的N型外延层2。在这个外延层中形成开口，该开口可以例如是沟槽形状的。在例如由掺杂多晶硅制成的开口中形成导电区3。在每一个导电区和对应的开口（例如，沟槽）的壁之间插入绝缘层4。可以例如通过热氧化来形成绝缘层4，并且，可以通过共形沉积并且随后通过平坦化步骤来填充该开口。其后，沉积例如镍的金属，该金属能够形成在单晶硅区上面的硅化物5和在多晶硅填充区域上面的硅化物6。一旦已经形成硅化物，则通过选择性蚀刻来去除还没有与硅进行反应的金属。其后，在上表面侧上形成阳极金属沉积7，并且在下表面侧上形成阴极金属沉积8。
用于获得高压肖特基整流器的一个关键问题是终端区的设计。与任何电压设计一样，由于不存在自多单元保护和曲率效应，终端区倾向于较高的电场。这样，击穿电压通常从其理想值显著降低。为了避免该降低，应当设计终端区来减小电场在器件边缘（有源区附近）处的拥挤。用于降低电场拥挤的常规手段包括终端结构，该终端结构具有硅的局部氧化（LOCOS）区、场板、保护环、沟槽及其各种组合。在美国专利No.6,396,090中示出包括这样的终端区的肖特基二极管的一个示例。
遗憾的是，对于高压应用，终端区的这些常规设计仅具有有限的成功，因为在终端区的表面处的电场分布距理想状况还很远。同时产生其他问题，因为从热载流子注入和寄生电荷的累计引起劣化。
发明内容
根据本发明的一个方面，提供了一种用于功率晶体管的终端结构。该终端结构包括半导体衬底，半导体衬底具有有源区和终端区。衬底具有第一导电类型。终端沟槽位于终端区，并且从有源区的边界向半导体衬底边缘的特定距离内延伸。掺杂区具有第二导电类型，布置在终端沟槽的下方的衬底中。在与边界相邻的侧壁上形成MOS栅极。掺杂区从与边界隔开的MOS栅极的一部分下方向终端沟槽的远处的侧壁延伸。终端结构氧化物层形成在终端沟槽上，并且覆盖MOS栅极的一部分，并且向衬底的边缘延伸。在半导体衬底的背侧表面上形成第一导电层。在有源区顶部MOS栅极的暴露部分形成第二导电层，并且第二导电层延伸以覆盖终端结构氧化物层的至少一部分。
附图说明
图1是常规TMBS肖特基二极管或整流器的简化部分视图。
图2示出根据本发明构造的TMBS肖特基二极管的有源区和终端区的截面图。
图3示出对于图2的器件而言，在具有和没有掺杂区的情况下泄漏电流对于反向偏置的依赖性。
图4示出在在具有和没有掺杂区的情况下，沿着图2的器件的A-A’线在不同位置处的电场。
图5示出用于对于图2的器件而言，在具有和没有掺杂区的情况下，电场的y轴向量分量。
图6-11图示可以用于制造图2的器件的工艺步骤的一个示例。
图12示出根据本发明的另一个实施例构造的TMBS肖特基二极管的有源区和终端区的截面图。
图13示出对于图2和图12的器件而言，泄漏电流对于反向偏置的依赖性。
图14示出在沿着图2和图12的器件的不同位置处的电场。
图15示出根据本发明构造的TMBS肖特基二极管的一个替代实施例。
具体实施方式
如下详细所述，提供了减少上述问题的一种终端结构。具体地说，该器件通过减小在硅/电介质界面处的正交电场分量而呈现出对于热载流子注入劣化的更好的免疫，因为是这个界面增强了在电介质中捕获电荷的程度。可以通过下述方式的任何一种来减少由寄生电荷引起的问题：（i）设计终端结构，使得可以“灵活地”分布电场，这允许在存在寄生电荷的情况下的电场的移动，而不增大电场的峰值，或者（ii）利用浮动导电板来屏蔽寄生电荷。
图2示出TMBS肖特基二极管的有源区和终端区的截面图。有源区包括半导体衬底110B，该半导体衬底110B被重度掺杂第一导电类型（例如，n+型）的掺杂剂。第一层100A形成在衬底100B上，并且更轻度地掺杂第一导电类型（例如，n-型）的掺杂剂。在第一层100A中形成沟槽110（仅示出其一个）。沟槽110与绝缘层125对齐，并且被填充诸如掺杂的多晶硅的导电材料140。在导电材料140和第一层100A的暴露表面上方形成金属层160。在金属层160和第一层100A之间的界面处形成肖特基接触。在金属层160上方形成阳极金属165。阴极电极（未示出）位于半导体衬底110B的背侧上。
在图2中所示的TMBS肖特基二极管的终端区包括终端沟槽120，终端沟槽120从带有有源区的边界112向距半导体衬底110B的边缘特定距离内延伸。在相邻于与有源区的边界112的终端区的侧壁上形成MOS栅极122。MOS栅极122包括绝缘材料128和导电材料122。绝缘材料128使MOS栅极122所抵靠的侧壁和第一层100A与该侧壁相邻的部分对齐。导电材料122覆盖绝缘材料128。终端氧化物层150形成在终端沟槽中，并且从MOS栅极122向器件的边缘（但可以在该边缘前终止）延伸。掺杂区152形成在第一层100A中，并且掺杂有与第一层100A的导电类型相反的导电类型（例如，p类型）的掺杂剂。掺杂区152位于MOS栅极122的一部分和终端氧化物层150下面。掺杂区152的边缘可以延伸到边界112，并且围绕MOS栅极122和128的角。位于有源区中的阳极金属165延伸到终端区内，并且覆盖MOS栅极122和终端氧化物层150的一部分以由此限定场板。
如果在终端结构中采用用掺杂区152，则在高压下仍然产生高电场。这是因为在阳极和阴极电极之间的有限耗尽区内维持所有的反向偏置，并且电场在有源区的边缘处迅速地增大，因为耗尽区的生长被n型漂移层中的较高掺杂所限制。为了减轻电场拥挤的程度，需要跨越大得多的耗尽区降低所施加的反向偏置。同时，跨越半导体/氧化物界面存在正交电场（即，垂直于半导体/氧化物界面的电场分量）。这导致HCI进入氧化物内，并且因此导致击穿电压的长期劣化。
掺杂区152减轻了这个问题，因为它在反向偏置下完全耗尽，并且有助于推出耗尽区，有效地放大了耗尽区的宽度，并且因此减小在器件的有源区附近的电场峰值。与不包括掺杂区152的终端结构相比，在图2中所示的器件具有高达理想击穿电压（即，有源单元单独的击穿电压）的95%的击穿电压。在图3中示出该结果，图3示出在具有和没有掺杂区152的情况下泄漏电流对于反向偏置的依赖性。
另外，在图2中所示的终端结构有助于降低在有源区中的电场（具体地说，在接近终端区的单元中的电场）。这在图4中示出，图4示出在具有和没有掺杂区152的情况下在沿着器件的不同位置处的电场。这引起在电场上的减小，因为掺杂区152用于将电场进一步推到体（bulk）内，由此减少其在沟槽表面处的存在。
在图2中所示的终端结构也预期在其对于HCI劣化的免疫上具有比常规结构更好的可靠性。从图5看这是显然的，图5示出沿着y轴的电场（在具有和没有掺杂区152的情况下），该电场提供了用于将载流子向氧化物层内注入的动量。为了减小HCI，沿着y轴的电场应当尽可能小。终端结构显著地降低了在有源区和MOS栅极122中的这个电场，该电场在常规结构中最易受HCI的影响。
将参考图6-11来描述用于形成图2的TMBS肖特基二极管的方法的一个示例。在这个示例中，同时形成肖特基二极管和其终端结构，虽然不必总是这样。
图6是半导体衬底100的截面图，该半导体衬底100包括：第一层100A，其具有第一导电类型（例如，n-型）的掺杂剂；以及，基本衬底100B，其被更重度地掺杂第一导电类型（例如，n+型）的掺杂剂。例如，通过化学气相沉积（CVD）在第一层100A上将氧化物层101形成为大约2000-10,000埃的厚度。接着，在氧化物层101上涂敷光致抗蚀剂（未示出），以限定在有源区中的多个第一沟槽110和在终端区中的第二沟槽120。沟槽110通过台面115而彼此隔开。在一个示例中，第一沟槽110的每一个在宽度上是大约0.2-2.0微米。第二沟槽120从有源区的边缘形成边界，并且延伸到距半导体衬底100（或管芯）的边缘的特定距离内，并且限定终端区。在距有源区最远的第二沟槽120的边缘和衬底100的边缘之间限定台面180。
在图7中，诸如TEOS层112的电介质层沉积在整个结构上，并且在图8中被回蚀刻，以便从沟槽120去除，除了抵靠沟槽120的每一个侧壁的隔离器114之外。诸如硼的p型掺杂剂然后被注入到第一层100A以形成掺杂区152。
参见图9，在去除氧化物层101和TEOS隔离器114后，执行高温氧化处理，以形成栅极氧化物层125。在一些示例中具有在大约150埃和3000埃之间的厚度的栅极氧化物层125形成在第一和第二沟槽110、120的侧壁110A、120A与底部110B、120B以及台面115的表面上。取代氧化处理，可以通过高温沉积来形成栅极氧化物层125，以形成HTO（高温氧化物沉积）层。
接下来，第一导电层140通过在栅极氧化物125上的CVD而形成，并且填充第一沟槽110和第二沟槽120。第一导电层140具有使得它在台面115上方延伸的厚度。第一导电层140可以是任何适当的材料，诸如金属、掺杂的多晶硅或掺杂的非晶硅。第一导电层140可以具有大约0.5至3.0微米的厚度。为了防止在第一沟槽110的内部部分中形成空洞，第一导电层140可以是通过LPCVD（低压CVD）工艺形成的多晶硅，该多晶硅具有良好的阶梯覆盖。然而，在一些情况下，与多晶硅相比，非晶硅可以更好地能够消除空洞。为了使得非晶硅导电，可以采用重新结晶工艺。
现在参见图10，执行各向异性蚀刻以去除过多的第一导电层140。在这个蚀刻工艺后，由与第二沟槽120的侧壁125A对其的氧化物层125上的导电材料形成隔离器类的MOS栅极122。在一些示例中，隔离器类的MOS栅极122具有大约等于第二沟槽120的高度的宽度（沿着所示的截面图）。
接下来，使用蚀刻工艺，在终端区中的第一层100A上方形成电介质层150。电介质层150可以是例如TEOS层，诸如LPTEOS或PETEOS层或者O3-TEOS或HTO层。在一些示例中，电介质层150的厚度可以在大约0.2-1.0微米之间。电介质层150部分地覆盖MOS栅极122。
接下来，在图11中，执行溅射或其他适当的工艺以沉积第二导电层160，以便在台面115上形成肖特基接触区115A。第二导电层160可以由能够与基础第一层100A形成肖特基二极管的任何材料形成。例如，第二导电层160可以是金属硅化物层。在形成肖特基接触后，去除金属层160。
该方法继续沉积和蚀刻导体以形成二极管阳极电极165，二极管阳极电极165可以与导电层160共存。同样，在衬底100B的背侧上形成阴极电极170。
图12示出本发明的一个替代实施例，该替代实施例与图2中描述的实施例类似，除了在图12中，一个或多个另外的分段金属区167位于终端沟槽120中的电介质层150上。分段金属区167用于增强反向偏置的适应性，并且因此有助于减小在有源区附近的电场。可以利用另外的蚀刻步骤与阳极电极165一起形成分段金属区167。图13示出在图2和在图12中描述的实施例的击穿电压性能。清楚地，图12的实施例具有更高的击穿电压（理想值的97%）。图12实施例的优越的击穿电压可能归因于在有源单元中和阳极的端部的略低的电场，如在图14中的电场剖面中所示。
示例
通过例示，对于本发明的一个特定实施例指定各种结构尺寸和参数。在这个实施例中，终端沟槽120具有范围从10-200微米的宽度和可以与有源区中的沟槽110的深度相同或不同的深度。取决于特定设计和期望的器件特性（例如，电压能力、速度、泄漏电流），终端沟槽120的深度可以在范围1-15微米。取决于所需的阻断电压和材料的组分，位于终端沟槽120中的电介质层150可以是具有在大约1500-15,000埃之间的厚度的二氧化硅层。
通过将导电层160和165延伸到终端区内而限定的场板可以在终端沟槽120中具有在大约4和45微米之间的长度。掺杂区152可以通过离子植入来形成，并且通过热处理被驱动到层100A内。植入剂量可以范围为大约1x1011原子/cm2至1x1013原子/cm2。掺杂剂可以是硼、BF2或另一种III族元素。
如果采用在图12中所示的分段金属区167的一个或多个，则它们可以每一个具有大于大约0.4微米的宽度，并且在它们之间的间隔在大约0.3和50微米之间。
应当注意，可以与除了TMBS肖特基二极管之外的器件相关地使用已经通过例示给出的如上所述的终端结构。例如，终端结构能够被应用到任何功率晶体管，诸如双扩散金属氧化物半导体场效应晶体管（DMOSFET）、绝缘栅双极晶体管（IGBT）和其他沟槽MOS器件。
在图15中示出另一个实施例，图15示出可以有多个终端沟槽120（在此为三个）。每一个终端沟槽120的沟槽宽度（tw1、tw2、tw3）可以相同或不同。类似地，台面宽度（mw1、mw2）可以彼此相同或不同。阳极金属可以在第一沟槽中或在终端区中的任何位置结束。类似于在图12中所示的实施例，可以将阳极金属分段，以增强击穿能力。

Claims (18)

1.一种用于功率晶体管的终端结构，所述终端结构包括：
半导体衬底，所述半导体衬底具有有源区和终端区，所述衬底具有第一导电类型；
终端沟槽，所述终端沟槽位于所述终端区，并且从所述有源区的边界向所述半导体衬底的边缘的特定距离内延伸；
掺杂区，所述掺杂区具有第二导电类型，布置在所述终端沟槽的下方的所述衬底中；
MOS栅极，所述MOS栅极形成在与所述边界相邻的侧壁上，其中，所述掺杂区从与所述边界间隔开的所述MOS栅极的一部分的下方向所述终端沟槽的远处的侧壁延伸；
终端结构氧化物层，所述终端结构氧化物层形成在所述终端沟槽上，覆盖所述MOS栅极的一部分，并且朝所述衬底的边缘延伸；
第一导电层，所述第一导电层形成在所述半导体衬底的背侧表面上；以及
第二导电层，所述第二导电层形成在所述有源区的顶部所述MOS栅极的暴露部分，并且延伸以覆盖所述终端结构氧化物层的至少一部分。
2.根据权利要求1所述的终端结构，进一步包括多个沟槽MOS器件，所述多个沟槽MOS器件彼此间隔开，并且形成在所述半导体衬底的所述有源区中。
3.根据权利要求1所述的终端结构，其中，所述MOS栅极包括导电层和在所述终端沟槽的底部和所述导电层之间形成的栅极氧化物层。
4.根据权利要求1所述的终端结构，其中，所述沟槽MOS器件是肖特基二极管。
5.根据权利要求4所述的终端结构，其中，所述肖特基二极管是TMBS肖特基二极管，所述TMBS肖特基二极管包括在所述衬底的所述有源区中的至少一个沟槽。
6.根据权利要求1所述的终端结构，其中，所述功率晶体管是从由肖特基二极管、DMOS和IGBT组成的组中选择的器件。
7.根据权利要求1所述的终端结构，进一步包括一个或多个分段金属区，所述一个或多个分段金属区位于所述终端结构氧化物层上，并且与所述第二导电层间隔开。
8.根据权利要求1所述的终端结构，其中，通过植入或扩散来形成所述掺杂区。
9.根据权利要求1所述的终端结构，其中，通过以在大约1x1011原子/cm2至1x1013原子/cm2之间的植入剂量的植入来形成所述掺杂区。
10.一种肖特基二极管，包括：
半导体衬底，所述半导体衬底具有在该半导体衬底的有源区中形成的彼此间隔开的多个沟槽MOS器件，所述衬底具有第一导电类型；
终端沟槽，所述终端沟槽位于终端区，并且从所述有源区的边界向所述半导体衬底的边缘的特定距离内延伸；
掺杂区，所述掺杂区具有第二导电类型，布置在所述终端沟槽的下方的所述衬底中；
MOS栅极，所述MOS栅极形成在与所述边界相邻的侧壁上，其中，所述掺杂区从与所述边界间隔开的所述MOS栅极的一部分的下方向所述终端沟槽的远处的侧壁延伸；
终端结构氧化物层，所述终端结构氧化物层形成在所述终端沟槽上，覆盖所述MOS栅极的一部分，并且向所述衬底的边缘延伸；
第一导电层，所述第一导电层形成在所述半导体衬底的背侧表面上；以及
第二导电层，所述第二导电层形成在所述有源区的顶上，使得以位于所述沟槽MOS器件的相邻的沟槽MOS器件之间的所述衬底的一个或多个部分来限定一个或多个肖特基势垒；以及
场板，所述场板在所述MOS栅极的暴露部分和所述终端结构氧化物层的至少一部分的上方延伸。
11.根据权利要求10所述的肖特基二极管，其中，所述场板包括所述第二导电层向所述终端沟槽之内或上方的延伸。
12.根据权利要求10所述的肖特基二极管，其中，所述半导体衬底包括第一层和基本衬底，并且所述第一层轻度掺杂了第一导电类型的杂质，并且所述基本衬底重度掺杂了所述第一导电类型的杂质。
13.根据权利要求12所述的肖特基二极管，其中，在所述第一层中形成所述沟槽MOS器件和所述终端沟槽，具有大约1-15微米之间的深度。
14.根据权利要求13所述的肖特基二极管，其中，所述终端沟槽具有在大约10-200微米之间的宽度。
15.根据权利要求10所述的肖特基二极管，其中，所述终端沟槽由所述有源区的边界形成，并且延伸到所述半导体衬底的边缘的特定距离内，使得所述终端沟槽具有至少一个侧壁。
16.根据权利要求10所述的肖特基二极管，其中，所述沟槽MOS器件和所述MOS栅极包括从由金属、多晶硅和非晶硅组成的组中选择的材料。
17.根据权利要求10所述的肖特基二极管，进一步包括一个或多个分段金属区，所述一个或多个分段金属区位于所述终端结构氧化物层上并且与所述场板间隔开。
18.根据权利要求17所述的肖特基二极管，进一步包括至少两个分段金属区，所述至少两个分段金属区在大约0.3和50微米之间彼此间隔开。
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