KR101836888B1 - 개선된 종단 구조 기술로 설계된 고전압 트렌치 dmos 소자 - Google Patents

개선된 종단 구조 기술로 설계된 고전압 트렌치 dmos 소자 Download PDF

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Abstract

전력 트랜지스터를 위한 종단 구조가 활성화 영역 및 종단 영역을 갖는 반도체 기판을 포함한다. 이 기판은 1차 전도성을 갖는다. 종단 트렌치가 종단 영역 내에 위치하며 활성화 영역과의 경계면에서 시작해 반도체 기판의 가장자리까지의 소정 거리 내에 확장되어 있다. 2차 전도성의 도핑 영역이 상기 기판에, 상기 종단 트렌치의 하부에 배치된다. MOS 게이트가 상기 경계면에 인접한 측벽 상에 형성되고, 상기 도핑 영역은 경계면과 간격을 두고 떨어져 있는 MOS 게이트의 일부분의 하부에서 시작하여 상기 종단 트렌치의 먼 쪽 측벽을 향해 확장된다. 종단 구조 산화물층이 종단 트렌치 상에 형성되어 MOS 게이트의 일부분을 커버하며 기판의 가장자리를 향하여 확장된다. 1차 전도층이 반도체 기판의 후면에 형성된다. 2차 전도층이 활성화 영역 상부의 MOS 게이트가 노출된 부분에 형성되며 종단 구조 산화물층의 적어도 일부를 커버하도록 확장된다.

Description

개선된 종단 구조 기술로 설계된 고전압 트렌치 DMOS 소자{Trench DMOS device with improved termination structure for high voltage applications}
본 발명은 전체적으로 반도체 소자에 관한 것이며 보다 구체적으로는 트렌치 MOS 소자의 종단 구조를 기술한다.
이 출원은 미국 특허출원 제12/909,033호(명칭: "Trench DMOS Device with Improved Termination Structure for High Voltage Applications", 출원일: 2010년 10월 21일)에 대한 우선권 주장 출원이다. 이 출원 내용 전체를 본 명세서에 참고로서 포함시킨다.
일반적으로 쇼트키 다이오드는 강하게 도핑된 반도체 기판으로 구성되며 이 기판은 통상 실리콘 단결정으로 제작된다. 기판 상부에는 2차층이 적층된다. 이 2차층은 표동 영역(drift region)이라 불리며 여기에는 하부 기판과 전송자 전도성이 동일한 재료가 기판보다는 덜 강하게 도핑된다. 금속층, 또는 근래에는 금속 규소화물(metal silicide)이 상기 약하게 도핑된 표동 영역과 쇼트키 접합을 형성함으로써 다이오드 양극이 된다.
쇼트키 다이오드와 같은 단극성 소자를 제작할 때 상반되는 제약조건 2가지를 고려해야 한다. 무엇보다, 온저항값(on-state resistance, Ron)을 가능한 한 작게 하면서도 항복 전압이 높아야 한다. 온저항을 최소화하기 위해서는 보다 덜 강하게 도핑된 층의 두께를 최소화하는 동시에 이 층의 도핑 농도를 최대화해야 한다. 반면, 높은 역항복 전압을 얻기 위해서는 보다 덜 강하게 도핑된 층의 도핑 농도를 최소화하고 해당 층의 두께를 최대화해야 한다. 이때 등전위면이 심하게 구부러진 영역이 형성되지 않도록 해야 한다.
이렇게 모순적인 제약 조건을 상쇄하기 위한 다양한 방법이 제안되어 왔으며 이 가운데 트렌치 MOS 캐패시턴스 쇼트키 다이오드 구조에 주목해야 한다. 본 문서에서는 이를 트렌치 MOS 장벽 쇼트키(Trench MOS Barrier Schottky, TMBS) 다이오드라 칭한다. 이를테면 강하게 도핑된 N형 폴리실리콘으로 이루어진 전도 구역을 두꺼운 표동 영역 상부에 형성하되 이때 해당 표동 영역은 하단의 기판보다는 덜 강하게 N형으로 도핑하는 예를 이러한 구조의 한 예로 들 수 있다. 이 전도 구역과 두꺼운 표동층 사이에 절연층을 형성함으로써 이 둘을 전기적으로 분리한다. 전체 구조를 양극층으로 도포, 절연된 전도층 상부 표면과 접촉시킴으로써 약하게 도핑된 표층 영역을 가지는 쇼트키 접합을 형성하게 된다.
절연된 전도 구역에 역바이어스를 인가할 경우 표동 영역 내부에 측면 고갈이 발생하고 이로 인해 해당 층 등전위면의 분포가 변화한다. 이 결과 표동영역 도핑 농도가 증가하고 이에 따라 온저항이 감소하되 역항복 전압에는 아무런 악영향이 미치지 않는다.
그림 1은 기존의 쇼트키 다이오드, 즉 정류 소자의 일부를 간략하게 나타낸다. 이 다이오드는 강하게 도핑된 N형 실리콘 웨이퍼(1)상에 구성되며 그 위에는 약하게 도핑된 N형 에피택셜층(2)이 형성된다. 해당 에피택셜층의 예를 들면 도랑(trench) 모양의 개구부, 즉, 트렌치를 형성한다. 개구부 내부에 이를테면 도핑된 폴리실리콘을 이용해 전도 영역(3)을 형성한다. 각 전도 영역 그리고 해당 개구부(예: 전술한 트렌치) 벽체의 사이에 절연층(4)을 형성한다. 이들 절연층(4)은 이를테면 열산화법으로 형성하며 개구부에는 균일막 증착법을 이용해 폴리실리콘으로 충진하고, 이어서 평탄화 공정을 진행한다. 이어, 단결정 실리콘 구역(6) 및 폴리실리콘 충진 영역 상부에 니켈 등의 금속 규소화물(5)을 증착한다. 규소화물층 형성이 완료된 후 실리콘과 반응하지 않은 잉여 금속을 선택적 식각 공정으로 제거한다. 이후, 상부 표면에 양극 금속(7)을, 하부 표면에 음극 금속(8)을 증착한다.
고전압 쇼트키 정류 소자 제작에서 가장 신중하게 고려해야 할 것은 종단 영역 설계다. 모든 전압 소자 설계에서 그러하듯, 종단 영역은 자가 다중셀 보호(self multi-cell protection)의 부재 및 곡률 효과(curvature effect)로 인해 강한 전기장에 취약한 특성을 갖고 있다. 이 결과, 항복 전압이 이론치보다 급격히 낮아지는 것이 보통이다. 이를 방지하려면 소자 가장자리(활성 영역 근방)의 전기장 과밀 현상을 줄일 수 있도록 종단 영역을 설계해야 한다. 기존에는 종단 영역에 실리콘 국소 산화(local oxidation of silicon, LOCOS) 영역, 전계판(field plate), 가드 링(guard ring), 트렌치, 또는 이들의 복합 구조를 형성함으로써 전기장 과밀 현상을 최소화했다. 이러한 종단 영역을 갖는 쇼트키 다이오드의 한 예를 미국 특허 6,396,090호에서도 확인할 수 있다.
그러나 이러한 기존의 설계 방식으로는 고전압용 소자의 성능을 개선하는 데 분명한 한계가 있었다. 종단 영역 표면의 전기장 분포 특성이 이론적 목표치와는 큰 차이를 보였기 때문이다. 뿐만 아니라 고온 전송자 주입 및 기생 전하 축적으로 인한 열화 역시 많은 문제를 유발했다.
따라서 본 발명의 목적은 고전압 트렌치 DMOS 소자의 활성 영역 근방에서의 전기장 과밀 현상을 줄일 수 있도록 종단 영역을 설계함으로써 이러한 소자의 성능을 개선하기 위한 종단 구조를 제공하는 것이다.
본 발명의 다른 목적은 상기 목적에 의해 제공되는 종단 구조를 포함하는 반도체 정류소자인 쇼트키 다이오드를 제공하는 것이다.
본 발명의 일 측면에 따르면, 전력 트랜지스터를 위한 종단 구조가 제공된다. 이 종단 구조는, 활성화 영역 및 종단 영역을 갖는 반도체 기판을 포함한다. 이 기판은 1차 전도성을 갖는다. 종단 트렌치가 종단 영역 내에 위치하며 활성화 영역과의 경계면에서 시작해 반도체기판의 가장자리까지의 소정 거리 내에 확장되어 있다. 2차 전도성의 도핑 영역이 상기 기판에, 상기 종단 트렌치의 하부에 배치된다. MOS 게이트가 상기 경계면에 인접한 측벽 상에 형성되고, 상기 도핑 영역은 경계면과 간격을 두고 떨어져 있는 MOS 게이트의 일부분의 하부에서 시작하여 상기 종단 트렌치의 먼 쪽 측벽을 향해 확장된다. 종단 구조 산화물층이 종단 트렌치 상에 형성되어 MOS 게이트의 일부분을 커버하며 기판의 가장자리를 향하여 확장된다. 1차 전도층이 반도체 기판의 후면에 형성된다. 2차 전도층이 활성화 영역 상부의 MOS 게이트가 노출된 부분에 형성되며 종단 구조 산화물층의 적어도 일부를 커버하도록 확장된다.
본 발명에 따르면, 고전압 트렌치 DMOS 소자의 활성 영역에서의 전기장 과밀 현상이 줄어들고 실리콘/유전체 계면에 직교하는 전기장 성분이 감소됨으로써 고온 전송자 주입에 의한 소자 열화에 대한 저항성이 개선되어 고전압용 정류 소자의 성능이 대폭 개선된다. 특히, 상기 활성화 영역 및 MOS 게이트에서의 전기장은 기존의 종단 구조에서는 HCI에 가장 취약한 부분이었다.
그림 1은 기존 TMBS 쇼트키 다이오드, 즉 정류 소자의 일부를 개략적으로 나타낸다.
그림 2는 본 발명에 의한 TMBS 쇼트키 다이오드 중 활성화 영역 및 종단 영역의 단면도를 나타낸다.
그림 3은 그림 2의 소자에 이온을 주입한 경우와 그렇지 않은 경우 각각에 대해, 역바이어스를 인가한 경우의 누설 전류 거동을 나타낸다.
그림 4는 그림 2의 소자에 이온을 주입한 경우와 그렇지 않은 경우 각각에 대해, A-A'를 따라 각 위치에서 측정한 전기장의 크기를 나타낸다.
그림 5는 그림 2의 소자에 이온을 주입한 경우와 그렇지 않은 경우 각각에 대해 전기장의 y축 벡터 성분을 나타낸다.
그림 6-그림 11은 그림 2의 소자를 제작하는 데 사용될 수 있는 공정 단계를나타낸다.
그림 12는 본 발명으로 구현할 수 있는 또다른 TMBS 쇼트키 다이오드 설계중 활성화 영역 및 종단 영역의 단면도를 나타낸다.
그림 13은 그림 2 및 그림 12 소자에 역바이어스를 인가한 경우의 누설 전류의 거동을 나타낸다.
그림 14는 그림 2 및 그림 12 소자의 각 위치에서 측정한 전기장의 크기를 나타낸다.
그림 15는 본 발명에 따라 제작한 TMBS 쇼트키 다이오드의 다른 실시예를 나타낸다.
상기에 기재한 문제점을 경감할 수 있는 새로운 종단 구조를 아래에 설명한다. 특히 본 발명에 의한 소자는 전기장 가운데 실리콘/유전체 계면에 직교하는 성분의 크기를 감소시킴으로써 고온 전송자 주입 열화에 대한 저항성을 보다 개선한 것이 특징이다. 유전체 내부의 전하 포획도는 바로 이 계면에서 증가하기 때문이다. 기생 전하에서 기인하는 문제는 다음 두 가지 중 한 방법을 통해 경감할수 있다. (i) 전기장이 보다 "유연하게" 분산되도록 종단 구조를 설계함으로써 기생 전하가 존재할 때 전기장이 이동해도 해당 전기장의 피크치가 증가하지 않게 한다. (ii) 부유형 전도판(floating conductive plate)을 이용해 기생 전하를 차폐한다.
그림 2는 본 발명에 의한 TMBS 쇼트키 다이오드 중 활성화 영역 및 종단 영역의 단면도를 나타낸다. 활성화 영역은 1차 전도성(예: n+형) 불순물로 강하게 도핑된 반도체 기판(100B)으로 구성된다. 1차층(100A)은 기판(100B) 위에 형성되며 1차 전도성(예: n-형) 불순물로 기판보다 약하게 도핑돼 있다. 트렌치(110)(한 개만 도시하였음)가 1차층(100A) 내에 형성되어 있다. 트렌치(110)에는 절연층(125)이 형성되며, 도핑된 폴리실리콘 등의 전도성 물질(140)로 충진된다. 전도성 물질(140)의 노출 표면 및 1차층(100A) 상부에는 금속층(160)을 형성한다. 금속층(160)과 1차층(100A) 사이의 계면에는 쇼트키 접합이 형성된다. 금속층(160) 상부에는 양극 금속(165)이 도포된다. 음극(그림에는 나타나지 않음)은 반도체 기판(100B) 후면에 형성된다.
그림 2에 나타낸 TMBS 쇼트키 다이오드의 종단 영역에는 종단 트렌치(120)가 형성돼 있으며 이 종단 트렌치는 활성화 영역과의 경계부(112)에서 시작해 반도체 기판(100B) 가장자리까지 확장돼 있다. MOS 게이트(122)는 활성화 영역과의 경계부(112) 근방에 위치한 종단 영역 측벽에 형성된다. MOS 게이트(122)는 절연 물질(128)과 전도성 물질(122)로 구성된다. MOS 게이트(122)와 접하고 있는 측벽 및 이 측벽에 인접한 1차층(100A)의 일부분에 절연 물질(128)이 도포되어 있다. 전도성 물질(122)이 절연 물질(128)을 커버하고 있다. 종단 산화물층(150)은 종단 트렌치 내부에 형성되며 MOS 게이트에서 시작해 소자 가장자리 방향으로 뻗어 있다(단, 가장자리에 이르기 전에 끝나도록 형성할 수 있음). 도핑 영역(152)이 1차층(100A) 내부에 형성되며 1차층(100A)과 전도성이 반대인(예: p-형) 불순물로 도핑된다. 도핑 영역(152)은 MOS 게이트(122, 128) 및 종단 산화물층(150) 일부의 하부에 위치한다. 도핑 영역(152)의 가장자리는 경계부(112)까지 확장되어 MOS 게이트(122) 및 (128)의 모서리를 감싸는 형태로 형성할 수 있다. 활성화 영역 내의 양극 금속(165)은 종단 영역 내로 확장되어 MOS 게이트 및 종단 산화물층(150) 일부를 커버하며 전계판(field plate)을 정의하게 된다.
종단부 구조에 도핑 영역(152)을 적용하지 않는다면 높은 전기장에 의해서 고전압이 발생하게 될 것이다. 이는 양극과 음극 사이의 제한적 고갈 영역(depletion region)에 모든 역바이어스가 유지되고, n형 표동층 내부의 상대적으로 높은 도핑농도에 의해 고갈 영역의 성장이 제한되어 활성화 영역 가장자리에서 전기장이 급상승하기 때문이다. 이러한 전기장 과밀 현상을 완화시키기 위하여, 인가한 역바이어스는 훨씬 넓은 고갈 영역에 걸쳐서 강하되어야 한다. 이와 동시에 반도체/산화물 계면에 직교 전기장(즉, 전기장 중 반도체/산화물 계면에 수직한 성분)이 형성된다. 이로 인해 해당 산화물 내부로 고온 전송자가 주입되며(HCI), 따라서 항복 전압의 장기적 열화가 일어난다.
도핑 영역(152)을 형성하면 이러한 문제를 경감할 수 있다. 역바이어스 하에서 해당 영역이 완전 고갈되고 이를 확장(push out)함으로써 고갈 영역의 폭이 증가하며 이에 따라 소자의 활성화 영역 근방에서 전기장의 피크치가 감소하게 된다. 도핑 영역(152)이 없는 종단 구조와 대조적으로 그림 2에 나타낸 소자의 항복 전압은 이론치(능동 셀만으로 구성한 경우의 항복 전압)의 95%까지 증가한다. 이 결과를 그림 3에 나타냈다. 그림 3은 도핑 영역(152)이 형성된 경우와 그렇지 않은 경우 역바이어스 하에서의 누설 전류 거동 차이를 보여준다.
뿐만 아니라 그림 2에 나타낸 종단 구조는 활성화 영역에서 전기장의 크기(특히 종단 영역 근방의 셀에서 측정된 전기장)를 감소시키는 데에도 도움이 된다. 이 결과를 그림 4에 제시한다. 그림은 도핑 영역(152)이 있는 경우와 없는 경우 각각에 대해 소자의 위치에 따른 전기장 크기를 보여주고 있다. 이렇게 전기장 크기가 감소하는 것은 도핑 영역(152)에 의해 전기장이 몸체(bulk) 쪽으로 밀려나고 그 결과 트렌치 표면에서는 약화되기 때문이다.
그림 2에 나타낸 종단 구조는 HCI에 의한 열화에 대한 저항성의 측면에서 기존 소자에 비해 신뢰성이 더 클 것으로 기대된다. 이 효과는 그림 5에서 확인된다. 그림은 y축을 따라 측정한 전기장 크기를 나타내고 있다(도핑 영역(152)이 있는 경우와 없는 경우 각각). 이들 전기장은 산화물층에 전송자를 주입하는 구동력으로 작용한다. 따라서 HCI를 감소시키려면 y축 방향의 전기장 크기를 가능한 한 작게 해야 한다. 본 발명에 따른 종단 구조는 활성화 영역 및 MOS 게이트(122)에서 이들 전기장의 크기를 유의한 수준으로 감소시킬 수 있다. 활성화 영역과 MOS 게이트는 기존 종단 구조에서 HCI에 가장 취약한 부분으로 지적돼 왔다.
그림 2에서 제시한 TMBS 쇼트키 다이오드를 제작할 수 있는 공정례를 그림 6-그림 11에 걸쳐 제시한다. 이 사례에서는 쇼트키 다이오드와 해당 종단구조를 동시 형성하고 있다. 이 둘을 동시 형성하지 않는 공정도 있다.
그림 6은 1차 전도성(예: n-형) 불순물로 도핑된 1차층(100A), 그리고 1차 전도성(예: n+형) 불순물로 보다 강하게 도핑된 기저 기판(100B)으로 구성된 반도체 기판(100)의 단면을 나타낸다. 1차 기판(100A) 상부에는 화학적 증착법(CVD)으로 산화물층(101)을 형성했으며 이의 두께는 2,000-10,000 Å 가량이 될 수 있다. 이어 산화물층(101) 위에 포토레지스트(그림에 나타내지 않음)를 도포해 활성화 영역과 종단 영역에 각각 1차 트렌치(110)와 2차 트렌치(120)를 다수 형성한다. 각 1차 트렌치(110)는 메사(mesa)(115)에 의해 서로 구분된다. 본 발명에 따라 제작된 한 소자에서 1차 트렌치(110)의 폭은 약 0.2-2.0 ㎛였다. 2차 트렌치(120)는 활성화영역 가장자리부터 반도체 기판(100)(즉, 다이(die))의 가장자리까지 형성되어 있으며 이를 통해 종단 영역을 정의한다. 메사(180)는 2차 트렌치(120)의 활성화 영역에서 가장 먼 쪽과 기판(100) 가장자리 사이에 정의된다.
그림 7에서와 같이 TEOS층(112)과 같은 유전층을 전체 구조 위에 증착하고, 그림 8에서와 같이 이 유전층을 식각하여 트렌치(120)의 각 측벽에 접하고 있는 스페이서(114)만 남겨 두고 나머지 유전체를 트렌치(120)에서 모두 제거한다. 이어, 보론 등의 p형 불순물을 1차층(110A)에 주입하여 도핑 영역(152)을 형성한다.
산화물층(101) 및 TEOS 스페이서(114)를 제거한 후에 고온 산화 공정으로 게이트 산화물층(125)을 형성한 모습을 그림 9에 제시한다. 게이트 산화물층(125)은 1차(110) 및 2차 트렌치(120)의 측벽(110A, 120A) 및 바닥(110B, 120B), 그리고 메사(115) 표면에 형성되는데, 일부 공정 사례에서 측정된 두께는 150-3,000 Å 가량이다. 산화 공정 대신에, 고온 증착 공정으로 게이트 산화층(125)을 형성하여 HTO(high temperature oxide deposition)층을 구성할 수도 있다.
이후, CVD 공정으로 게이트 산화물층(125) 위에 1차 전도층(140)을 형성하고 1차 트렌치(110) 및 2차 트렌치(120)를 충진한다. 1차 전도층(140)은 메사(115)보다 높게 형성한다. 1차 전도층(140)은 금속, 도핑된 폴리실리콘, 도핑된 비정질 실리콘 등 다양한 재료로 형성할 수 있다. 1차 전도층(140) 두께는 0.5-3.0 ㎛ 가량이다. 계단 도포성이 뛰어난 LPCVD(low pressure CVD) 공정으로 1차 전도층(140)을 폴리실리콘 구성하면 1차 트렌치(110) 내부에 기공(void)이 형성되는 것을 방지할 수 있다. 그러나 일부 조건에서는 폴리실리콘보다는 비정질 실리콘을 사용하는 것이 기공 제거에 더 효과적일 수 있다. 비정질 실리콘을 전도성으로 만들기 위해서는 재결정화 공정이 필요하다.
이방성 식각으로 1차 전도층(140) 잉여부를 제거한 모습을 그림 10에 나타냈다. 이 식각 공정을 거치면 2차 트렌치(120)의 내벽(125A)에 도포된 산화층(125) 상의 전도성 재료로부터 스페이서 형태의 MOS 게이트(122)가 형성된다. 일부 사례에서 이들 스페이서형 MOS 게이트(122)의 폭(도시한 단면도 상의 폭임)은 2차 트렌치(120)의 높이와 거의 비슷하다.
이어 식각 공정을 통해 종단 영역 안의 1차층(100A) 상부에 유전체층(150)을 형성한다. 유전체층(150)은 LPTEOS 또는 PETEOS 층이나 O3 -TEOS 또는 HTO 층과 같은 TEOS층이 될 수 있다. 일부 사례에서 유전체층(150)의 두께는 0.2-1.0 ㎛ 가량으로 측정된다. 이 유전체층(150)은 MOS 게이트(122)를 일부 커버한다.
이어, 스퍼터링, 또는 조건에 맞는 기타 공정을 통해 2차 전도층(160)을 형성함으로써 메사(115) 위에 쇼트키 접합 영역(115A)을 구성한다. 이를 그림 11에 제시한다. 2차 전도층(160) 제작시에는, 하부 1차층(100A)과 쇼트키 다이오드를 형성할 수 있는 재료는 어떤 것이든 사용될 수 있다. 이를테면 2차 전도층(160)을 금속 규소화물층으로 구성할 수 있다. 쇼트키 접합을 형성한 후 2차 전도층(160)을 제거한다.
도체 증착 및 식각 공정을 통해 다이오드 양극(165)을 형성한다. 다이오드 양극은 전도층(160)과 동일한 범위로 형성된다. 유사한 공정으로 기판(100B) 후면에 음극(170)을 형성한다.
그림 12는 본 발명으로 구현할 수 있는 소자의 또다른 예를 나타낸다. 그림 12의 소자는 그림 2에 제시한 것과 유사하나 종단 트렌치(120) 내부의 유전체층(150) 상부에 하나 또는 복수의 분리된 금속 영역(167)이 추가돼 있다는 점에서 차이가 있다. 이들 분리된 금속 영역(167)은 역바이어스 수용을 촉진하고 이를 통해 활성화 영역 근방에서 전기장 크기를 감소시키는 역할을 한다. 이들 분리된 금속 영역(167)은, 추가 식각 공정에 의해서 양극(165) 제작 시에 함께 형성할 수 있다. 그림 2 및 그림 12에 각각 제시한 소자의 항복 전압 특성을 그림 13에 나타냈다. 그림 12 소자의 항복 전압이 더 높다는 것(이론치의 97%)을 확인할 수 있다. 그림 12 소자의 항복 전압 특성이 더 우수한 것은 이 소자의 능동 셀 및 양극 끝에 형성되는 전기장의 크기가 그림 2 소자에 비해 약간 더 작기 때문이다. 그림 14의 전기장 거동을 통해 이를 확인할 수 있다.
실시예
본 발명을 구현한 특정 1례의 구조적 특성과 해당 매개 변수를 구체적으로 설명한다. 본 특정 1례에서 종단 트렌치(120)의 폭은 10-200 μm 였으며 깊이는 활성화 영역 트렌치(110)의 깊이와 동일하거나 차이가 있었다. 해당 종단 트렌치(120)의 깊이는 설계 및 목적 소자 특성(예: 전압 특성, 속도, 누설 전류)에 따라 1-15 μm의 범위를 가진다. 종단 트렌치(120) 내부에 형성하는 유전층(150)은 이산화규소로 구성할 수 있으며 이때 두께는 차단 전압의 크기와 재료 특성에 따라 약 1,500-15,000 Å 사이에서 결정된다.
종단 영역 내로 확장되는 전도층(160, 165)으로 정의되는 전계판의 종단 트렌치(120) 내부에서의 길이는 약 4-45 μm이다. 도핑 영역(152)은 이온 주입 공정으로 형성되며, 열 공정에 의해서 층(100A) 내부로 드라이브인(drive-in)된다. 주입되는 이온의 농도는 약 1x1011 - 1x1013 atoms/cm2이다. 도핑 불순물로는 보론, BF2, 기타 III족 원소를 사용할 수 있다.
그림 12에 나타낸 분리된 금속 영역(167)을 하나 이상 사용할 경우에는, 이들 각각의 폭은 약 0.4 ㎛보다 크며 이들 사이의 간격은 약 0.3 내지 50 ㎛로 형성할 수 있다.
상술한 종단 구조는 본 문서에서 특정 사례를 들어 예시적으로만 기술한 TMBS 쇼트키 다이오드 이외의 소자에도 응용할 수 있다. 이를테면, 상술한 종단 구조는 이중 확산 금속-산화막-반도체 전계 효과 트랜지스터(doubled diffused metal-oxide-semiconductor field effect transistor, DMOSFET), 절연 게이트 이극성 트랜지스터(insulated gate bipolar transistor, IGBT), 기타 유형의 트렌치 MOS 소자 등, 다양한 전력용 트랜지스터에 응용할 수 있다.
또 다른 실시예를 그림 15에 제시하였다. 그림 15는 다수의 종단 트렌치(120)(세 개를 도시하였음)가 있음을 보여준다. 각 종단 트렌치(120)의 트렌치 폭(tw1, tw2, tw3)은 동일할 수도 있고 다를 수도 있다. 마찬가지로, 메사 폭(mw1, mw2)은 동일하거나 서로 다를 수 있다. 양극 금속은 1차 트렌치 내에서 끝날 수도 있지만 종단 영역 내의 어느 위치에 있을 수도 있다. 그림 12에 도시된 구현형태와 유사하게, 항복 특성의 개선을 위해 양극 금속을 분리시킬 수 있다.
100 : 반도체 기판
100A : 1차층
101 : 산화물층
110 : 1차 트렌치
110A : 1차층
110B : 반도체 기판
112 : 경계부
114 : 스페이서
115 : 메사
120 : 종단 트렌치
122 : MOS 게이트
125 : 절연층
125A : 내벽
128 : 절연물질
140 : 전도성 물질
150 : 종단 산화물층
152 : 도핑 영역
160 : 금속층
165 : 양극 금속
167 : 분리된 금속 영

Claims (18)

  1. 전력 트랜지스터의 종단 구조로서,
    활성화 영역 및 종단 영역을 가지며 1차 전도성을 갖는 반도체 기판;
    상기 종단 영역 내에 위치하며 상기 활성화 영역과의 경계면에서 시작해 반도체 기판의 가장자리까지의 소정 거리 내에 확장되어 있는 종단 트렌치;
    상기 종단 트렌치의 하부에 배치되며 2차 전도성을 갖는 도핑 영역;
    상기 경계면에 인접한 측벽 상에 형성된 MOS 게이트;
    상기 도핑 영역은 상기 경계면과 간격을 두고 떨어져 있는 상기 MOS 게이트의 일부분의 하부에서 시작하여 상기 종단 트렌치의 먼 쪽 측벽을 향해 확장되며,
    상기 MOS 게이트의 일부분을 커버하며 상기 반도체 기판의 가장자리를 향하여 확장되도록 상기 종단 트렌치 상에 형성되는 종단 구조 산화물층;
    상기 반도체 기판의 후면에 형성된 1차 전도층; 및
    상기 활성화 영역 상부에 상기 MOS 게이트가 노출된 부분에 형성되며 상기 종단 구조 산화물층의 적어도 일부를 커버하도록 확장되는 2차 전도층을 포함하는, 전력 트랜지스터의 종단 구조.
  2. 제1항에 있어서
    다수의 트렌치 MOS 소자가 반도체 기판의 활성화 영역에 서로 간격을 두고 떨어져 형성된 것을 특징으로 하는 종단 구조.
  3. 제1항에 있어서
    상기 MOS 게이트가 전도층과, 종단 트렌치 바닥과 전도층 사이에 형성된 게이트 산화물층으로 구성된 것을 특징으로 하는 종단 구조.
  4. 제2항에 있어서
    상기 트렌치 MOS 소자가 쇼트키 다이오드인 것을 특징으로 하는 종단 구조.
  5. 제4항에 있어서
    상기 쇼트키 다이오드는 TMBS 쇼트키 다이오드이며 이것이 기판중 활성화 영역에 있는 최소 1개의 트렌치를 포함하고 있는 것을 특징으로 하는 종단 구조.
  6. 제1항에 있어서
    상기 전력 트랜지스터는 쇼트키 다이오드, DMOS 및 IGBT군(group)에서 선택된 소자임을 특징으로 하는 종단 구조.
  7. 제1항에 있어서
    상기 종단 구조 산화물층 위에 하나 또는 복수의 분리 금속 영역을 추가하고 이들 금속 영역이 2차 전도층과는 간격을 두고 떨어져 있는 것을 특징으로 하는 종단 구조.
  8. 제1항에 있어서
    상기 도핑 영역은 주입 또는 확산에 의해 형성되는 것을 특징으로 하는 종단 구조.
  9. 제1항에 있어서
    상기 도핑 영역은 1x1011 atoms/cm2 - 1x1013 atoms/cm2의 주입 농도로 주입되어 형성되는 것을 특징으로 하는 종단 구조.
  10. 1차 전도성을 갖는 반도체 기판으로서, 이 기판의 활성화 영역에 서로 간에 간격을 두고 형성된 다수의 트렌치 MOS 소자를 갖는 반도체 기판;
    종단 영역 내에 위치하며 상기 활성화 영역과의 경계면에서 시작해 반도체 기판의 가장자리까지의 소정 거리 내에 있는 종단 트렌치;
    상기 종단 트렌치의 하부에 배치되며 2차 전도성을 갖는 도핑 영역;
    상기 경계면에 인접한 측벽 상에 형성된 MOS 게이트;
    상기 도핑 영역은 상기 경계면과 간격을 두고 떨어져 있는 상기 MOS 게이트의 일부분의 하부에서 시작하여 상기 종단 트렌치의 먼 쪽 측벽을 향해 확장되며;
    상기 MOS 게이트의 일부분을 커버하며 기판의 가장자리를 향하여 확장되도록 상기 종단 트렌치 상에 형성되는 종단 구조 산화물층;
    상기 반도체 기판의 후면에 형성된 1차 전도층;
    트렌치 MOS 소자들 중 인접한 소자들 사이에 위치한 기판의 하나 또는 복수의 부분에 하나 또는 복수의 쇼트키 장벽을 정의하기 위하여 활성화 영역 상부에 형성된 2차 전도층; 및
    상기 MOS 게이트가 노출된 부분 위로 상기 종단 구조 산화물층의 적어도 일부를 커버하도록 확장되는 전계판을 포함하는 쇼트키 다이오드.
  11. 제10항에 있어서
    상기 전계판이 종단 트렌치 내로 또는 위로 2차 전도층이 확장되어 구성된 것을 특징으로 하는 쇼트키 다이오드.
  12. 제10항에 있어서
    상기 반도체 기판이 1차층 및 기저 기판으로 구성되되, 상기 1차층은 1차 전도성 불순물로 약하게 도핑되며, 상기 기저 기판은 상기 1차 전도성 불술물로 강하게 도핑되는 것을 특징으로 하는 쇼트키 다이오드.
  13. 제12항에 있어서
    상기 트렌치 MOS 소자와 상기 종단 트렌치가 상기 1차층안에 형성되며 이 두께가 1-15 ㎛인 것을 특징으로 하는 쇼트키 다이오드.
  14. 제13항에 있어서
    상기 종단 트렌치 자체의 폭이 10-200 ㎛인 것을 특징으로 하는 쇼트키 다이오드.
  15. 제10항에 있어서
    상기 종단 트렌치가 상기 활성화 영역의 경계면에서 시작하여 반도체기판의 가장자리까지의 소정 거리 내에 확장 형성되어, 상기 종단 트렌치가 적어도 하나의 측벽을 갖도록 하는 것을 특징으로 하는 쇼트키 다이오드.
  16. 제10항에 있어서
    상기 트렌치 MOS 소자와 상기 MOS 게이트는, 금속, 폴리실리콘, 및 비정질 실리콘으로 이루어진 군 중에서 선택된 재료로 형성되는 것을 특징으로 하는 쇼트키 다이오드.
  17. 제10항에 있어서
    상기 종단 구조 산화물층 위에, 상기 전계판과 간격을 두고 위치하도록 하나 또는 복수의 분리된 금속 영역이 추가되는 것을 특징으로 하는 쇼트키 다이오드.
  18. 제17항에 있어서
    상기 금속영역은 최소 2개의 분리되어 서로 간격을 두고 추가로 형성되며 이들 사이의 간격은 0.3-50 ㎛인 것을 특징으로 하는 쇼트키 다이오드.
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