CN117936573A - 一种igbt半导体结构及其制造方法 - Google Patents
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Abstract
本发明涉及一种IGBT半导体结构及其制造方法；包括半导体衬底，半导体衬底内设有漂移区、主体区，主体区嵌入有源极区，主体区下方设有增强区；半导体衬底背面上的阳极层和缓冲层；栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区上设有用于器件连接的源极触点；浮动p‑阱，浮动p‑阱与所述漂移区形成结线；源极触点，虚设沟槽结构，虚设沟槽结构中的所述主体区内设有虚设触点；通过一IGBT半导体结构结构的设计，增强区和浮动p‑阱的扩散深度可以自由设置，增加了器件设计的选择性。
Description
技术领域
本发明涉及功率半导体技术领域，涉及一种IGBT半导体结构及其制造方法。
背景技术
具有沟槽栅极结构的半导体功率器件，特别是沟槽IGBT(绝缘栅双极晶体管)。这些器件具有栅极接触，该栅极接触通过适当的介电材料(例如二氧化硅)与晶体管结构的其余部分电隔离，该介电材料用于控制器件并将其从阻断状态切换到导通状态，反之亦然。现代IGBT设计可以包括许多不同的设计元件以实现器件的期望。例如，没有形成MOS沟道的单元(非有源单元)、具有浮动p-阱层的区域或不连接到栅极电势的附加沟槽(虚设沟槽)。
目前，如图1a、图1b和图1c，已经公开了用于虚设沟槽、栅极沟槽和p-阱的不同布局，具体的，图1a的半导体结构包括虚拟沟槽901、栅极沟槽906，浮动p-阱907，非活动台面904，活动台面905，源极902，触点903；图1b的半导体结构包括虚拟沟槽911、栅极沟槽916，浮动p-阱917，非活动台面914，活动台面915，源极912，触点913；图1c半导体结构包括虚拟沟槽921、栅极沟槽926，浮动p-阱927，非活动台面924，活动台面925，源极922，触点923；上述结构设计的目的是提供对栅极沟槽底部电场的保护，并改善开关行为。然而，现有的技术问题是在同一步骤中扩散增强和浮动p-阱，没有办法独立控制增强区和浮动p-阱的扩散深度，限制了设计的选择。再有如果存在具有“空穴路径”的虚设沟槽结构，目前的技术是不允许独立的调节栅极沟槽结构和虚设沟槽结构中的“载流子限制”，即载流子流入空穴路径与有源接触的自由度。
本发明急需提供一种IGBT半导体结构及其制造方法。
发明内容
本发明的目的是提供一种IGBT半导体结构及其制造方法，通过一IGBT半导体结构结构的设计，以解决现有的在同一步骤中扩散增强和浮动p-阱，没有办法独立控制增强区和浮动p-阱的扩散深度，限制了器件设计的选择性的技术问题。
本发明提供的一种IGBT半导体结构，包括
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区(102)嵌入有第一导电类型的源极区；
位于所述主体区(2)下方的第一导电类型的增强区；
设置在所述半导体衬底背面上的第二导电类型的阳极层；
所述阳极层上设有第一导电类型的缓冲层；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区上设有用于器件连接的源极触点；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于栅极沟槽的深度，所述结线延伸的最大深度位置远离栅极沟槽；在沟槽附近，所述结线在深度L2处显现，深度L2与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
设置在所述源极区内的源极触点，所述源极触点将所述半导体衬底连接到器件的顶侧上的发射极电势；
虚设沟槽结构，包括虚设沟槽，虚设沟槽包围主体区和增强区，虚设沟槽内设有介电层，通过虚设沟槽内的介电层与半导体电隔离，并连接到器件的发射极触点；
虚设沟槽结构中的所述主体区内设有虚设触点，所述虚设触点将半导体材料连接到器件顶侧上的发射极电势；
上述结构，在纵向方向上排列成条纹，其中所述虚设沟槽结构和栅极沟槽结构可以在水平方向上以任何组合排列，在任意两个所述虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱。
优选地，所述的栅极沟槽结构中的源极区在纵向上任一比例中断。
优选地，栅极沟槽结构中的所述增强区的深度与虚设沟槽结构中的增强区的深度不同；
或者，在栅极沟槽结构中或虚设沟槽结构中，不设置增强区；
或者，栅极沟槽结构中的所述增强区的深度与虚设沟槽结构中的增强区在纵向上的深度可以调整。
优选地，栅极沟槽结构中的所述主体区与虚设沟槽结构中的所述主体区的深度不同。
优选地，虚设沟槽结构中的源极触点在纵向上任一比例中断。
优选地，虚设沟槽的宽度大于栅极沟槽的宽度；或者虚设沟槽的深度大于栅极沟槽的深度。
优选地，使用硅的局部氧化(LOCOS)工艺，对半导体衬底的虚设沟槽结构区域进行处理，形成凹陷，使得虚设沟槽结构在半导体器件内比栅极沟槽结构更深。
优选地，使用硅的局部氧化(LOCOS)工艺，对半导体衬底的栅极沟槽结构区域进行处理，形成凹陷，使得栅极沟槽结构区域在半导体器件内比虚设沟槽结构区域更深。
优选地，所述虚设沟槽不连接到发射极，保持浮动。
优选地，虚设沟槽不连接到发射极，而是连接到栅极，并且具有栅极沟槽结构不具有源极区的特征。
优选地，虚设沟槽结构在发射电极和半导体材料之间形成肖特基接触(Schottky接触)，在虚设沟槽结构中的所述主体区不嵌入电极。
本发明还提供了一种IGBT半导体结构，包括：
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区内嵌设有源极区；
在所述主体区下方设有第一导电类型的增强区；
在所述半导体衬底背面设有第二导电类型的阳极层；
在所述阳极层上设置缓冲层；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区上设有用于器件连接的源极触点；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
设置在所述源极区内的源极触点，所述源极触点将所述半导体材料连接到器件的顶侧上的发射极电势；
由单个宽而深的虚设沟槽组成的虚设沟槽结构，虚设沟槽由薄介电膜覆盖并填充有导电材料，该导电材料连接到器件的发射极触点；
在虚设沟槽结构底部的接触区，其中所述薄介电膜被局部去除，并且接触区形成在所述半导体器件中；
第二导电类型的CT植入区，直接位于虚设沟槽底部的接触区域下方；
上述结构，在纵向方向上排列成条纹，其中所述虚设沟槽和栅极沟槽结构可以在水平方向上以任何组合排列，在任意两个所述虚设沟槽和栅极沟槽结构之间存在p-阱区。
优选地，所述栅极沟槽结构中的源极区在纵向上任一比例中断。
优选地，所述虚设沟槽的槽底部的接触区在纵向方向上以任意比例中断。
优选地，使用硅的局部氧化(LOCOS)工艺，在半导体衬底表面虚设沟槽区域形成凹陷，使得虚设沟槽在半导体器件内比栅极沟槽结构更深；
或者，不设置虚设沟槽，在凹陷区域中形成接触区。
优选地，使用硅的局部氧化(LOCOS)工艺，在半导体衬底的栅极沟槽结构区形成凹陷，使得栅极沟槽结构区在半导体器件内比虚设沟槽更深。
优选地，虚设沟槽底部的接触区在金属和半导体之间形成肖特基接触。
本发明还提供了一种IGBT半导体结构，包括
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区内嵌设有第一导电类型的源极区；
所述主体区下方设有第一导电类型的增强区；
半导体衬底背面设有第二导电类型的阳极层；
所述阳极层上设有缓冲层；
辅助栅极沟槽，其在垂直(y)方向上在器件的顶面上以条纹图案延伸，并且通过电介质层与半导体电隔离，并且连接到器件的栅极接触；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体层电隔离，在纵向(y)上垂直于辅助栅极沟槽延伸，并且连接到辅助栅极沟槽；
多个栅极沟槽结构，其布置在两个相邻的辅助沟槽之间；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
栅极沟槽结构内的源极触点，该源极触点将半导体材料连接到器件前侧的发射极电势；
虚设沟槽结构，包括虚设沟槽，虚设沟槽内设有介电层，虚设沟槽包围所述主体区和增强区，虚设沟槽的介电层连接到器件的发射极接触，并且在器件的垂直(X)方向上延伸；
虚设沟槽结构内的接触区，其将半导体材料连接到器件顶侧上的发射极电势；
在垂直(X)方向上布置的多个虚设沟槽结构和栅极沟槽结构，其中虚设沟槽结构和栅极沟槽结构可以以任何组合交替，并且其中在相邻虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱。
优选地，在一些栅极沟槽结构中可以省略源极区，或者在单个栅极沟槽结构内源极区不连续的情况下，或者其任何组合。
优选地，当在垂直方向上观察时，栅极沟槽结构之间没有浮动p-阱，而是沿着辅助沟槽的长度延伸间隔的栅极沟槽。
优选地，虚设沟槽结构内的接触区在垂直方向上以任意比率中断。
优选地，栅极沟槽结构中的增强层与虚设沟槽结构的增强区具有不同的深度；或者在栅极沟槽结构或虚设沟槽结构中省略增强层。
优选地，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面栅极沟槽结构的区域中形成凹陷。
优选地，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面虚设沟槽结构的区域中形成凹陷。
优选地，虚设沟槽中的接触区在发射极电极和半导体材料之间形成肖特基接触。
本发明还提供了一种基于如上述中任一项所述的IGBT半导体结构的制造方法，包括如下步骤：
使用掺杂有第一导电类型材料的半导体衬底；
使用掩膜覆盖在所述半导体衬底上，在半导体衬底正面的P-阱区注入第二导电类型掺杂剂，形成浮动P-阱；
经第一高温处理，使得所述浮动P-阱向所述半导体衬底内扩散，第一高温处理时间持续t1min；
在所述半导体衬底正面采用掩膜工艺，对所述半导体衬底进行极性刻蚀，获得栅极沟槽和虚设沟槽，其中，所述栅极沟槽和浮动p-阱区边缘之间的间隙为Δpa，虚设沟槽边缘与浮动p-阱区边缘之间的间隙Δpd；
在半导体衬底正面注入第一导电类型材料，形成第一导电类型的增强层；
经第二高温处理，第二高温处理时间持续t2min，驱动浮动p-阱区和所述的增强层继续渗透，使得浮动p-阱区底部形成S形；
从所述半导体衬底的正面注入第二导电类型材料，形成体层；
经第三高温处理，第三高温处理时间持续t3min，驱动浮动p-阱、所述增强层和所述主体区继续渗透，获得最终期望的图形；
使用掩膜工艺，在所述半导体衬底正面形成源极区和源极触点，在所述半导体衬底正面沉积金属层；
对所述半导体衬底的背面进行打磨，打磨后，在所述半导体衬底背面依次设置阳极层和缓冲层；
采用退火工艺处理阳极层和缓冲层，激活阳极层和缓冲层；
在缓冲层上沉积金属层。
优选地，Δpd和t1的选择方式使得在虚设沟槽蚀刻之后；p-阱注入的掺杂剂保留在虚设沟槽之间并部分补偿掺杂剂。
优选地，Δpa和t1的选择方式使得在栅极沟槽蚀刻之后；p-阱注入的掺杂剂保留在栅极沟槽之间并部分补偿掺杂剂。
优选地，增强层在纵向上的位置是变化。
本发明提供的IGBT半导体结构及其制造方法与现有技术相比具有以下进步：
1、本发明提供的IGBT半导体结构，栅极沟槽和虚设沟槽之间的距离可以用于调节空穴路径的电阻，可以减少虚设沟槽结构中的载流子限制，从而调节载流子限制的效率，同时在栅极沟槽结构中保持相同，有利于提高设备的静态和动态性能。
2、本发明提供的IGBT半导体结构，浮动p-阱区底部形成S形，有助于在静态和动态阻塞情况下形成平滑的电场，提高了栅极沟槽底部的保护，而且，减少局部长峰值和不必要的载流子生成(动态雪崩)。栅极沟槽底部是电场最容易导致局部击穿、雪崩载流子产生和热载流子注入栅极氧化物的地方。
3、本发明的虚设沟槽由单个大虚设沟槽代替，虚设沟槽在底部连接到半导体，与漂移区导电类型相反的高掺杂区直接放置在接触下方，以避免集电极发射极短路，提高了空穴提取效率。减少栅极沟槽结构经理的场峰值问题，避免将常移动到不太敏感的发射极虚设偏置的虚设沟槽。
4、本实施例的辅助栅极沟槽的设计，可以实现相邻的两个栅极沟槽结构之间的距离变得很小。
附图说明
图1a：现有的具有条纹布局的传统沟槽器件的结构示意图(俯视图)；
图1b：现有的具有虚设沟槽结构的传统沟槽器件的结构示意图(俯视图)；
图1c:现有的具有虚设沟槽结构的传统沟槽器件的结构示意图(俯视图，其中，虚设沟槽结构具有发射极接触)；
图2为实施例一所述的IGBT半导体结构结构示意图(剖视图)；
图3a为实施例一所述IGBT半导体结构结构示意图(俯视图，具有更宽和更深的虚设沟槽)；
图3b为图3a所画剖面线的横截面图；
图4a为实施例一所述IGBT半导体结构结构示意图(俯视图，具有凹陷的虚设沟槽结构)；
图4b为图4a所画剖面线的横截面图；
图5a为实施例一所述IGBT半导体结构结构示意图(俯视图，在虚设沟槽结构中具有肖特接触)；
图5b为图5a所画剖面线的横截面图；
图6为实施例一的IGBT半导体结构制备步骤图(一)；
图7为实施例一的IGBT半导体结构制备步骤图(二)；
图8为实施例一的IGBT半导体结构制备步骤图(三)；
图9为实施例一的IGBT半导体结构制备步骤图(四)；
图10为实施例一的IGBT半导体结构制备步骤图(五)；
图11为实施例一的IGBT半导体结构制备步骤图(六)；
图12为实施例二的IGBT半导体结构制备步骤图(一)；
图13为实施例二的IGBT半导体结构制备步骤图(二)；
图14为实施例二的IGBT半导体结构制备步骤图(三)；
图15为实施例二的IGBT半导体结构制备步骤图(四)；
图16为实施例二的IGBT半导体结构制备步骤图(五)；
图17为实施例二的IGBT半导体结构制备步骤图(六)；
图18a为实施例三的IGBT半导体结构结构示意图(俯视图，具有接触区域的单个虚设沟槽)；
图18b为图18a所画剖面线的横截面图；
图19a为实施例四的IGBT半导体结构结构示意图发(俯视图，具有接触区域的单个虚设沟槽)；
图19b为实施例四的IGBT半导体结构结构示意图发(俯视图，具有接触区域的单个虚设沟槽)；
具体实施方式
下面将结合本发明的实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
如图2所示，本发明提供了一种IGBT半导体结构，包括半导体衬底，所述半导体衬底上设有第一导电类型的漂移区108；所述漂移区108内设有第二导电类型的主体区105；所述主体区105内嵌入有第一导电类型的源极区103；位于所述主体区105下方的第一导电类型的增强区106；设置在所述半导体衬底背面上的第二导电类型的阳极层；所述阳极层上设有第一导电类型的缓冲层；栅极沟槽结构，包括栅极沟槽102，栅极沟槽102包围主体区105、源极区103和增强区106，栅极沟槽102内设有介电层，通过介电层与半导体电隔离，源极区103上设有用于器件连接的源极触点104；第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱107，所述浮动p-阱107存在于栅极沟槽结构102的任一侧，所述浮动p-阱107与所述漂移区108形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于栅极沟槽102的深度，所述结线延伸的最大深度位置远离栅极沟槽；在栅极沟槽附近，所述结线在深度L2处显现，深度L2与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；设置在所述源极区103内的源极触点104，所述源极触点104将所述半导体衬底连接到器件的顶侧上的发射极电势；虚设沟槽结构，包括虚设沟槽101，虚设沟槽101包围主体区105和增强区106，虚设沟槽101内设有介电层，通过虚设沟槽内的介电层与半导体电隔离，并连接到器件的发射极触点；虚设沟槽结构中的所述主体区105内设有虚设触点，所述虚设触点将半导体材料连接到器件顶侧上的发射极电势；上述结构，在纵向(y)方向上排列成条纹，其中所述虚设沟槽结构和栅极沟槽结构可以在水平方向(x)上以任何组合排列，在任意两个所述虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱107。
本发明提供的IGBT半导体结构，栅极沟槽和虚设沟槽之间的距离可以用于调节空穴路径的电阻，可以减少虚设沟槽结构中的载流子限制，从而调节载流子限制的效率，同时在栅极沟槽结构中保持相同，有利于提高设备的静态和动态性能。
本发明提供的IGBT半导体结构，浮动p-阱区底部形成S形，有助于在静态和动态阻塞情况下形成平滑的电场，提高了栅极沟槽底部的保护，而且，减少局部长峰值和不必要的载流子生成(动态雪崩)。栅极沟槽底部是电场最容易导致局部击穿、雪崩载流子产生和热载流子注入栅极氧化物的地方。
本发明的L2＜L1；具体地，L1值为5-8μm，L2为4.5-7.5μm。
所述的栅极沟槽结构中的源极区103在纵向(y轴向)上任一比例中断。
栅极沟槽结构中的所述增强区106的深度与虚设沟槽结构中的增强区的深度不同；或者，在栅极沟槽结构中或虚设沟槽结构中，不设置增强区；
或者，栅极沟槽结构中的所述增强区的深度与虚设沟槽结构中的增强区在纵向(y轴向)上的深度可以调整。
栅极沟槽结构中的所述主体区105与虚设沟槽结构中的所述主体区的深度不同。
虚设沟槽结构中的源极触点104在纵向(y轴向)上任一比例中断。
如图3a和图3b虚设沟槽101的宽度大于栅极沟槽102的宽度；或者虚设沟槽101的深度大于栅极沟槽102的深度。
如图4a和图4b所示，使用硅的局部氧化(LOCOS)工艺，对半导体衬底的虚设沟槽结构区域进行处理，形成凹陷108，使得虚设沟槽结构在半导体器件内比栅极沟槽结构区域更深。
本发明的虚设沟槽结构在半导体器件内比栅极沟槽结构区域更深，这允许虚设单元更深的进入器件，暴露于更高的电场，可以更好的保护栅极沟槽和器件的鲁棒性(功率半导体器件的鲁棒性意思是其在异常和危险情况下保持系统稳定和正常工作的能力)，这是因为在瞬态电压峰值的情况下，可以产生载流子。
使用硅的局部氧化(LOCOS)工艺，对半导体衬底的栅极沟槽结构区域进行处理，形成凹陷，使得栅极沟槽结构区域在半导体器件内比虚设沟槽结构区域更深。
所述虚设沟槽不连接到发射极，保持浮动。
虚设沟槽不连接到发射极，而是连接到栅极，并且具有栅极沟槽结构不具有源极区的特征。
如图5a和图5b所示，虚设沟槽结构在发射电极109和半导体材料之间形成肖特基接触(Schottky contact)，在虚设沟槽结构中的所述主体区不嵌入电极。
如图6-图11所示，本发明还提供了一种IGBT半导体结构的制造方法，包括如下步骤：
S1)使用掺杂有第一导电类型材料的半导体衬底；
S2)使用掩膜覆盖在所述半导体衬底上，在半导体衬底正面的P-阱区注入第二导电类型掺杂剂，形成浮动P-阱107；
S3)经第一高温处理，使得所述浮动P-阱向所述半导体衬底内扩散，第一高温处理时间持续t1min；其中，第一高温为800-1300℃，持续t1为20-100min；
S4)在所述半导体衬底正面采用掩膜工艺，对所述半导体衬底进行极性刻蚀，获得栅极沟槽102和虚设沟槽101，其中，所述栅极沟槽102和浮动p-阱区107边缘之间的间隙为Δpa，虚设沟槽边缘与浮动p-阱区边缘之间的间隙Δpd；其中，Δpa值为100nm-3μm，Δpd值为100-500nm；
S5)在半导体衬底正面注入第一导电类型材料，形成第一导电类型的增强层106；
S6)经第二高温处理，第二高温处理时间持续t2 min，驱动浮动p-阱区和所述的增强层继续渗透，使得浮动p-阱区底部形成S形；其中，第二高温为800-1300℃，t2为200-800min；
S7)从所述半导体衬底的正面注入第二导电类型材料，形成体层105；
S8)经第三高温处理，第三高温处理时间持续t3小时，驱动浮动p-阱、所述增强层和所述主体区继续渗透，获得最终期望的图形；其中，第三高温为800-1300℃，t3为20-150min，再有，t1+t2+t3＝400-1000min；
S9)使用掩膜工艺，在所述半导体衬底正面形成源极区103和源极触点104，在所述半导体衬底正面沉积金属层；
S10)对所述半导体衬底的背面进行打磨，打磨后，在所述半导体衬底背面依次设置阳极层和缓冲层；
S11)采用退火工艺处理阳极层和缓冲层，激活阳极层和缓冲层；
S12)在缓冲层上沉积金属层，获得IGBT半导体结构。
具体地，Δpd和t1的选择方式使得在虚设沟槽蚀刻之后；p-阱注入的掺杂剂保留在虚设沟槽之间并部分补偿掺杂剂。
具体地，Δpa和t1的选择方式使得在栅极沟槽蚀刻之后；p-阱注入的掺杂剂保留在栅极沟槽之间并部分补偿掺杂剂。
具体地，增强层在纵向上的位置是变化。
具体地，半导体衬底为硅、碳化硅、氧化镓或其它半导体作为基材，掺杂剂对于N型是磷或砷，对于P型是硼；
具体地，掺杂剂对于N型是磷或砷，或者对于P型是硼；对于标准n沟道IGBT，第一导电类型为n型，第二导电类型为P型。
图6-图11，公开的器件的方法，其中增强层、本体层和p阱层独立地扩散。此外，虚设沟槽和栅极沟槽充当各个层的扩散屏障。
如图11，浮动p-阱区的特征“S形”是通过上述制造方法实现的，因为p阱驱动在虚设沟槽和栅极沟槽蚀刻之前和之后被分成部分。在虚设沟槽和栅极沟槽蚀刻之后，掺杂剂被虚设沟槽和栅极沟槽壁阻挡而不能进一步扩散，从而导致虚设沟槽和栅极沟槽附近的掺杂梯度更加“平坦”。
上述图中为宽度表示，可调宽度。
实施例二
本实施例是在实施例一的基础上的改进，实施例一公开的内容，本实施例不再赘述。
如图12-图17所示，公开了一种IGBT半导体结构的制备方法，该方法允许在没有额外制造步骤的情况下独立地调节虚设沟槽结构和栅极沟槽结构中的增强层，允许对器件中的多数和少数载流子积累进行独立调制。
实施例三
本实施例是在实施例一的基础上的改进，实施例一公开的内容，本实施例不再赘述。
如图18a和图18b，本实施例提供了一种半导体结构，包括：半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；所述漂移区内设有第二导电类型的主体区202；所述主体区内嵌设有源极区203；在所述主体区下方设有第一导电类型的增强区204；在所述半导体衬底背面设有第二导电类型的阳极层；在所述阳极层上设置缓冲层；
栅极沟槽结构，包括栅极沟槽205，栅极沟槽205包围主体区202、源极区203和增强区204，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区203上设有用于器件连接的源极触点206；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱207，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
设置在所述源极区内的源极触点，所述源极触点将所述半导体材料连接到器件的顶侧上的发射极电势；
由单个宽而深的虚设沟槽208组成的虚设沟槽结构，虚设沟槽208由薄介电膜覆盖并填充有导电材料，该导电材料连接到器件的发射极触点；
在虚设沟槽208结构底部的接触区209，其中所述薄介电膜被局部去除，并且接触区形成在所述半导体器件中；
第二导电类型的CT植入区，直接位于虚设沟槽底部的接触区域下方；
上述结构，在纵向(y)方向上排列成条纹，其中所述虚设沟槽和栅极沟槽结构可以在水平(x)方向上以任何组合排列，在任意两个所述虚设沟槽和栅极沟槽结构之间存在p-阱区。
本发明的虚设沟槽由单个大虚设沟槽代替，虚设沟槽在底部连接到半导体，与漂移区导电类型相反的高掺杂区直接放置在接触下方，以避免集电极发射极短路，提高了空穴提取效率。减少栅极沟槽结构经理的场峰值问题，避免将常移动到不太敏感的发射极虚设偏置的虚设沟槽。
所述栅极沟槽结构中的源极区在纵向上任一比例中断。
虚设沟槽底部的接触区在纵向(y)方向上以任一比率中断。
在半导体衬底上，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底表在虚设沟槽结构区域形成凹陷，使得虚设沟槽结构比栅极沟槽结构更深，或者可以不设置虚设沟槽结构，在凹陷区形成接触区域。
或者，在半导体衬底上，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底表在栅极沟槽结构区域形成凹陷，使得栅极沟槽结构比虚设沟槽结构更深，或者可以不设置虚设沟槽结构，在凹陷区形成接触区域。
虚设沟槽底部的接触区在金属和半导体之间形成肖特基接触，并且在接触下方不设置CT置入物。
第二导电类型的置入区的制备过程为在虚设沟槽刻蚀后，在沟槽底部通过掩膜工艺，刻蚀沟槽底部，在沟槽底部形成一个开口，在开口处注入第二导电类型的掺杂剂，通过退火工艺或快速退火工艺来激活掺杂剂。
肖特基接触可以定义只允许一种类型的载流子流过虚设沟槽结构，从而改善对器件中等离子体分布的控制。
本实施例的CT植入区可以帮助提取更多的孔。
实施例四
本实施例是在实施例一的基础上的改进，实施例一公开的内容，本实施例不再赘述。
如图19a，图19b所示，本实施例提供了一种IGBT半导体结构，包括半导体衬底，所述半导体衬底上设有第一导电类型的漂移区301；所述漂移区301内设有第二导电类型的主体区302；所述主体区302内嵌设有第一导电类型的源极区303；所述主体区下方设有第一导电类型的增强区304；半导体衬底背面设有第二导电类型的阳极层；所述阳极层上设有缓冲层；
辅助栅极沟槽310，其在垂直(y)方向上在器件的顶面上以条纹图案延伸，并且通过电介质层与半导体电隔离，并且连接到器件的栅极接触；
栅极沟槽结构，包括栅极沟槽305，栅极沟槽305包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体层电隔离，在纵向(y)上垂直于辅助栅极沟槽延伸，并且连接到辅助栅极沟槽；
多个栅极沟槽结构，其布置在两个相邻的辅助沟槽之间；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱306，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
栅极沟槽结构内的源极触点307，该源极触点将半导体材料连接到器件前侧的发射极电势；
虚设沟槽结构，包括虚设沟槽308，虚设沟槽内设有介电层，虚设沟槽包围所述主体区和增强区，虚设沟槽的介电层连接到器件的发射极接触，并且在器件的垂直(X)方向上延伸；
虚设沟槽结构内的接触区309，其将半导体材料连接到器件顶侧上的发射极电势；
在垂直(X)方向上布置的多个虚设沟槽结构和栅极沟槽结构，其中虚设沟槽结构和栅极沟槽结构可以以任何组合交替，并且其中在相邻虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱。
在一些实施例中，在一些栅极沟槽结构中可以省略源极区，或者在单个栅极沟槽结构内源极区不连续的情况下，或者其任何组合。
在一些实施例中，当在垂直方向上观察时，栅极沟槽结构之间没有浮动p-阱，而是沿着辅助沟槽的长度延伸间隔的栅极沟槽。
在一些实施例中，虚设沟槽结构内的接触区在垂直方向上以任意比率中断。
在一些实施例中，栅极沟槽结构中的增强区与虚设沟槽结构的增强层具有不同的深度；或者在栅极沟槽结构或虚设沟槽结构中省略增强层。
在一些实施例中，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面栅极沟槽结构的区域中形成凹陷。
在一些实施例中，使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面虚设沟槽结构的区域中形成凹陷。
在一些实施例中，虚设沟槽中的接触区在发射极电极和半导体材料之间形成肖特基接触。
本实施例的辅助栅极沟槽310的设计，可以实现相邻的两个栅极沟槽结构之间的距离变得很小。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (29)
1.一种IGBT半导体结构，其特征在于：包括
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区嵌入有第一导电类型的源极区；
位于所述主体区下方的第一导电类型的增强区；
设置在所述半导体衬底背面上的第二导电类型的阳极层；
所述阳极层上设有第一导电类型的缓冲层；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区上设有用于器件连接的源极触点；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于栅极沟槽的深度，所述结线延伸的最大深度位置远离栅极沟槽；在沟槽附近，所述结线在深度L2处显现，深度L2与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
设置在所述源极区内的源极触点，所述源极触点将所述半导体衬底连接到器件的顶侧上的发射极电势；
虚设沟槽结构，包括虚设沟槽，虚设沟槽包围主体区和增强区，虚设沟槽内设有介电层，通过虚设沟槽内的介电层与半导体电隔离，并连接到器件的发射极触点；
虚设沟槽结构中的所述主体区内设有虚设触点，所述虚设触点将半导体材料连接到器件顶侧上的发射极电势；
上述结构，在纵向方向上排列成条纹，其中所述虚设沟槽结构和栅极沟槽结构可以在水平方向上以任何组合排列，在任意两个所述虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱。
2.根据权利要求1所述的IGBT半导体结构，其特征在于：所述的栅极沟槽结构中的源极区在纵向上任一比例中断。
3.根据权利要求1或2所述的IGBT半导体结构，其特征在于：栅极沟槽结构中的所述增强区的深度与虚设沟槽结构中的增强区的深度不同；
或者，在栅极沟槽结构中或虚设沟槽结构中，不设置增强区；
或者，栅极沟槽结构中的所述增强区的深度与虚设沟槽结构中的增强区在纵向上的深度可以调整。
4.根据权利要求3所述的IGBT半导体结构，其特征在于：栅极沟槽结构中的所述主体区与虚设沟槽结构中的所述主体区的深度不同。
5.根据权利要求4所述的IGBT半导体结构，其特征在于：虚设沟槽结构中的源极触点在纵向上任一比例中断。
6.根据权利要求5所述的IGBT半导体结构，其特征在于：虚设沟槽的宽度大于栅极沟槽的宽度；或者虚设沟槽的深度大于栅极沟槽的深度。
7.根据权利要求6所述的IGBT半导体结构，其特征在于：使用硅的局部氧化(LOCOS)工艺，对半导体衬底的虚设沟槽结构区域进行处理，形成凹陷，使得虚设沟槽结构在半导体器件内比栅极沟槽结构更深。
8.根据权利要求6所述的IGBT半导体结构，其特征在于：使用硅的局部氧化工艺，对半导体衬底的栅极沟槽结构区域进行处理，形成凹陷，使得栅极沟槽结构区域在半导体器件内比虚设沟槽结构区域更深。
9.根据权利要求6所述的IGBT半导体结构，其特征在于：所述虚设沟槽不连接到发射极，保持浮动。
10.根据权利要求6所述的IGBT半导体结构，其特征在于：虚设沟槽不连接到发射极，而是连接到栅极，并且具有栅极沟槽结构不具有源极区的特征。
11.根据权利要求6所述的IGBT半导体结构，其特征在于：虚设沟槽结构在发射电极和半导体材料之间形成肖特基接触，在虚设沟槽结构中的所述主体区不嵌入电极。
12.一种IGBT半导体结构，其特征在于：包括：
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区内嵌设有源极区；
在所述主体区下方设有第一导电类型的增强区；
在所述半导体衬底背面设有第二导电类型的阳极层；
在所述阳极层上设置缓冲层；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体电隔离，源极区上设有用于器件连接的源极触点；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
设置在所述源极区内的源极触点，所述源极触点将所述半导体材料连接到器件的顶侧上的发射极电势；
由单个宽而深的虚设沟槽组成的虚设沟槽结构，虚设沟槽由薄介电膜覆盖并填充有导电材料，该导电材料连接到器件的发射极触点；
在虚设沟槽结构底部的接触区，其中所述薄介电膜被局部去除，并且接触区形成在所述半导体器件中；
第二导电类型的CT植入区，直接位于虚设沟槽底部的接触区域下方；
上述结构，在纵向方向上排列成条纹，其中所述虚设沟槽和栅极沟槽结构可以在水平方向上以任何组合排列，在任意两个所述虚设沟槽和栅极沟槽结构之间存在p-阱区。
13.根据权利要求12所述的IGBT半导体结构，其特征在于：所述栅极沟槽结构中的源极区在纵向上任一比例中断。
14.根据权利要求13所述的IGBT半导体结构，其特征在于：所述虚设沟槽的槽底部的接触区在纵向方向上以任意比例中断。
15.根据权利要求14所述的IGBT半导体结构，其特征在于：使用硅的局部氧化工艺，在半导体衬底表面虚设沟槽区域形成凹陷，使得虚设沟槽在半导体器件内比栅极沟槽结构更深；
或者，不设置虚设沟槽，在凹陷区域中形成接触区。
16.根据权利要求14所述的IGBT半导体结构，其特征在于：使用硅的局部氧化工艺，在半导体衬底的栅极沟槽结构区形成凹陷，使得栅极沟槽结构区在半导体器件内比虚设沟槽更深。
17.根据权利要求14所述的IGBT半导体结构，其特征在于：虚设沟槽底部的接触区在金属和半导体之间形成肖特基接触。
18.一种IGBT半导体结构，其特征在于：包括
半导体衬底，所述半导体衬底上设有第一导电类型的漂移区；
所述漂移区内设有第二导电类型的主体区；
所述主体区内嵌设有第一导电类型的源极区；
所述主体区下方设有第一导电类型的增强区；
半导体衬底背面设有第二导电类型的阳极层；
所述阳极层上设有缓冲层；
辅助栅极沟槽，其在垂直(y)方向上在器件的顶面上以条纹图案延伸，并且通过电介质层与半导体电隔离，并且连接到器件的栅极接触；
栅极沟槽结构，包括栅极沟槽，栅极沟槽包围主体区、源极区和增强区，栅极沟槽内设有介电层，通过介电层与半导体层电隔离，在纵向(y)上垂直于辅助栅极沟槽延伸，并且连接到辅助栅极沟槽；
多个栅极沟槽结构，其布置在两个相邻的辅助沟槽之间；
第二导电类型的高掺杂区，是电浮动的，即为浮动p-阱，所述浮动p-阱存在于栅极沟槽结构的任一侧，所述浮动p-阱与所述漂移区形成结线；所述结线延伸的最大深度为L1，所述结线延伸的最大深度大于沟槽的深度，所述结线延伸的最大深度位置远离沟槽；在沟槽附近，所述结线在深度L2处显现，该深度与栅极沟槽的底部齐平；L1和L2之间的连接线遵循平滑的s曲线；
栅极沟槽结构内的源极触点，该源极触点将半导体材料连接到器件前侧的发射极电势；
虚设沟槽结构，包括虚设沟槽，虚设沟槽内设有介电层，虚设沟槽包围所述主体区和增强区，虚设沟槽的介电层连接到器件的发射极接触，并且在器件的垂直(X)方向上延伸；
虚设沟槽结构内的接触区，其将半导体材料连接到器件顶侧上的发射极电势；
在垂直(X)方向上布置的多个虚设沟槽结构和栅极沟槽结构，其中虚设沟槽结构和栅极沟槽结构可以以任何组合交替，并且其中在相邻虚设沟槽结构和栅极沟槽结构之间存在浮动p-阱。
19.根据权利要求18所述的IGBT半导体结构，其特征在于：
在一些栅极沟槽结构中可以省略源极区，或者在单个栅极沟槽结构内源极区不连续的情况下，或者其任何组合。
20.根据权利要求19所述的IGBT半导体结构，其特征在于：当在垂直方向上观察时，栅极沟槽结构之间没有浮动p-阱，而是沿着辅助沟槽的长度延伸间隔的栅极沟槽。
21.根据权利要求20所述的IGBT半导体结构，其特征在于：虚设沟槽结构内的接触区在垂直方向上以任意比率中断。
22.根据权利要求21所述的IGBT半导体结构，其特征在于：栅极沟槽结构中的增强层与虚设沟槽结构的增强区具有不同的深度；或者在栅极沟槽结构或虚设沟槽结构中省略增强层。
23.根据权利要求22所述的IGBT半导体结构，其特征在于：使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面栅极沟槽结构的区域中形成凹陷。
24.根据权利要求22所述的IGBT半导体结构，其特征在于：使用硅的局部氧化(LOCOS)工艺，使得半导体衬底的表面虚设沟槽结构的区域中形成凹陷。
25.根据权利要求22所述的IGBT半导体结构，其特征在于：虚设沟槽中的接触区在发射极电极和半导体材料之间形成肖特基接触。
26.一种基于如权利要求1-25中任一项所述的IGBT半导体结构的制造方法，其特征在于：包括如下步骤：
使用掺杂有第一导电类型材料的半导体衬底；
使用掩膜覆盖在所述半导体衬底上，在半导体衬底正面的P-阱区注入第二导电类型掺杂剂，形成浮动P-阱；
经第一高温处理，使得所述浮动P-阱向所述半导体衬底内扩散，第一高温处理时间持续t1min；
在所述半导体衬底正面采用掩膜工艺，对所述半导体衬底进行极性刻蚀，获得栅极沟槽和虚设沟槽，其中，所述栅极沟槽和浮动p-阱区边缘之间的间隙为Δpa，虚设沟槽边缘与浮动p-阱区边缘之间的间隙Δpd；
在半导体衬底正面注入第一导电类型材料，形成第一导电类型的增强层；
经第二高温处理，第二高温处理时间持续t2min，驱动浮动p-阱区和所述的增强层继续渗透，使得浮动p-阱区底部形成S形；
从所述半导体衬底的正面注入第二导电类型材料，形成体层；
经第三高温处理，第三高温处理时间持续t3min，驱动浮动p-阱、所述增强层和所述主体区继续渗透，获得最终期望的图形；
使用掩膜工艺，在所述半导体衬底正面形成源极区和源极触点，在所述半导体衬底正面沉积金属层；
对所述半导体衬底的背面进行打磨，打磨后，在所述半导体衬底背面依次设置阳极层和缓冲层；
采用退火工艺处理阳极层和缓冲层，激活阳极层和缓冲层；
在缓冲层上沉积金属层。
27.根据权利要求26所述的制造方法，其特征在于：Δpd和t1的选择方式使得在虚设沟槽蚀刻之后；p-阱注入的掺杂剂保留在虚设沟槽之间并部分补偿掺杂剂。
28.根据权利要求27所述的制造方法，其特征在于：Δpa和t1的选择方式使得在栅极沟槽蚀刻之后；p-阱注入的掺杂剂保留在栅极沟槽之间并部分补偿掺杂剂。
29.根据权利要求28所述的制造方法，其特征在于：增强层在纵向上的位置是变化。
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| US20110227152A1 (en) * | 2010-03-16 | 2011-09-22 | Vishay General Semiconductor Llc | Trench dmos device with improved termination structure for high voltage applications |
| US20130056821A1 (en) * | 2011-09-01 | 2013-03-07 | Super Group Semiconductor Co., Ltd. | Trenched power semiconductor device and fabrication method thereof |
| US20160336393A1 (en) * | 2015-05-12 | 2016-11-17 | Magnachip Semiconductor, Ltd. | Power semiconductor device |
| US20180286943A1 (en) * | 2017-04-03 | 2018-10-04 | Fuji Electric Co., Ltd. | Semiconductor device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110227152A1 (en) * | 2010-03-16 | 2011-09-22 | Vishay General Semiconductor Llc | Trench dmos device with improved termination structure for high voltage applications |
| US20130056821A1 (en) * | 2011-09-01 | 2013-03-07 | Super Group Semiconductor Co., Ltd. | Trenched power semiconductor device and fabrication method thereof |
| US20160336393A1 (en) * | 2015-05-12 | 2016-11-17 | Magnachip Semiconductor, Ltd. | Power semiconductor device |
| US20180286943A1 (en) * | 2017-04-03 | 2018-10-04 | Fuji Electric Co., Ltd. | Semiconductor device |
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