KR100392716B1 - 절연 게이트형 반도체 장치 - Google Patents

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KR100392716B1
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다카하시히데키
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미쓰비시덴키 가부시키가이샤
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Abstract

게이트 전극(10)은 셀영역(CR)에 형성되어 있는 p베이스층(4)에 연결되어 있고, p 반도체층(13)은 셀 영역(CR)을 포위하도록 형성된다.
에미터 전극(11)은 콘택홀(CH)을 통해서 p반도체층(13)의 사이드 확산영역(SD)의 상면 및 사이드 확산영역(SD)에 인접한 마진영역(MR)의 상면에 접속된다.
또한, 이들 영역에 있어서, n+에미터층(5)은 형성되어 있지 않다.
전압이 높은 경우에 사이드 확산영역(SD)의 부근에서 생성되는 대부분의 애벌란쉬 홀(H)은 사이드 확산영역(SD)을 통과하지만, 약간의 애벌란쉬 홀(H)은 마진영역(MR)을 통과한 후 에미터 전극(11)으로 방출된다.
이들 경로에는 n+ 에미터층(5)이 없기 때문에, 홀(H)의 흐름은 기생 바이폴라 트랜지스터를 도통시키지 않는다.
그 결과, RBSOA가 향상된다.

Description

절연 게이트형 반도체 장치{Isulated Gate Semiconductor Device}
본 발명은 트렌치 게이트를 가지는 절연 게이트형 반도체 장치에 관한 것으로, 특히 RBSOA를 향상시키기 위하여 개량된 장치에 관한 것이다.
절연 게이트형 반도체 장치는 게이트 전극이 절연막을 통해 채널을 형성하도록 배치된 반도체층과 대향하는 구조를 가지는 반도체 장치이다.
절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하, IGBT 라 한다), 및 MOS 트랜지스터는 그 절연 게이트형 반도체 장치의 대표예이다.
일반적으로, 절연 게이트형 반도체 장치의 구조에 있어서, 큰 주전류를 얻기위해서, 병렬 접속된 다수의 단위 셀이 단일 반도체 기판에 형성된다.
특히, 트렌치 게이트를 가지는 절연 게이트형 반도체 장치, 즉 게이트 전극이 반도체 기체(基體; 몸체)의 일주면에 형성된 홈(트렌치)중에 매립된 구조를 가지는 장치는 미세화가 용이하기 때문에 장치의 집적도를 높일 수 있는 이점을 구비하는 우수한 장치로서 주목을 받고 있다.
도 29는 본 발명의 배경이 되는 종래의 트렌치 게이트를 가지는 절연 게이트형 바이폴라 트랜지스터(이하, "트렌치 IGBT "라 한다)의 단면도 이다.
이 종래의 장치(151)에 있어서, 평판 형상의 실리콘 반도체 기체중에 p+ 콜렉터층(1), n+ 버퍼층(2), 및 n- 반도체층(3)이 차례로 적층되어 있다.
그리고, 반도체 기체의 셀 영역(CR)에는 그 반도체 기체의 상주면(n- 반도체층(3)이 형성되는 주면)에 다수의 홈(7)이 일정한 간격(Wcel)으로 서로 평행하게 형성되어 있다.
또한, 셀 영역(CR)에서는 n- 반도체층(3)의 표면 부분에 p 베이스층(4)이 형성되어 있다.
또한, p 베이스층(4)의 표면 부분에는 홈(7)의 측벽에 인접하도록 n+ 에미터층(5)이 선택적으로 형성되어 있다.
홈(7)의 내벽면에는 게이트 절연막(8)이 형성되어 있고, 절연막(8)의 내측 에는 게이트 전극(트렌치 게이트)(10)이 매설되어 있다.
게이트 전극(10)에 대향하고, n+ 에미터층(5)과 n- 반도체층(3)과의 사이에 있는 p 베이스층(4)의 영역이 채널영역으로서 작용한다.
셀 영역(CR)은 게이트 배선영역(GR)으로 둘러싸여 있다.
게이트 배선영역(GR)에서, 반도체 기체의 상주면 상에 절연막(17)을 개재 하여 게이트 배선(GL)이 배치되어 있다.
그리고, 게이트 배선(GL)의 바로 아래의 영역을 포함하는 n- 반도체층(3)의 상주면 부분에는 p 반도체층(13)이 선택적으로 형성되어 있다.
p 반도체층(13)은 장치(151)의 내압을 높게 유지하기 위해서 형성되어 있다.
그 목적을 달성하기 위해, p 반도체층(13)이 p 베이스층(4)보다도 깊게 형성된다.
반도체 기체의 상주면중에 인접한 홈(7)에 삽입된 영역에서, 에미터 전극(11)이 p 베이스층(4)과 n+ 에미터층(5)의 쌍방에 접속되어 있다.
에미터 전극(11)과 게이트 전극(10)과의 사이, 및 에미터 전극(11)과 게이트 배선(GL)과의 사이에는 절연층(9)이 존재한다.
이 절연층(9)은 이들 소자간의 전기적 절연을 유지한다.
반도체 기체의 하주면, 즉 p+ 콜렉터층(1)의 표면에는 콜렉터 전극(12)이 접속되어 있다.
에미터 전극(11) 및 콜렉터 전극(12)은 한쌍의 주전극으로서 작용한다.
콜렉터 전극(12)과 에미터 전극(11)과의 사이에 정(+)의 콜렉터 전압(VCE)을 인가한 상태에서, 게이트 전극(10)과 에미터 전극(11)의 사이에 소정의 게이트 문턱전압(VGE(th))을 넘는 정(+)의 게이트 전압(VGE)을 인가하면, 채널영역이 p형에서 n형으로 반전한다.
그 결과, 에미터 전극(11)으로부터 n+ 에미터층(5)을 경유한 전자가 n- 반도체층(3)에 주입된다.
이 주입된 전자에 의해 p+ 콜렉터층(1)과 n- 반도체층(3)(n+ 버퍼층(2)을 포함)간이 순방향 바이어스되기 때문에, p+ 콜렉터층(1)으로부터 n- 반도체층(3)으로 홀(hole ; 正孔)이 주입된다.
그 결과, n- 반도체층(3)의 저항이 대폭 저하하기 때문에, 콜렉터 전극(12)으로부터 에미터 전극(11)으로 큰 콜렉터 전류(주전류)가 흐른다.
다음에, 게이트 전압(VGE)을 제로(0) 혹은 부(-)의 값으로 되돌리면, 채널 영역(6)은 원래의 p형으로 복귀한다.
그 결과, 에미터 전극(11)으로부터의 전자의 주입이 멈추기 때문에, p+ 콜렉터층(1)으로부터의 홀의 주입도 정지한다.
그 후, n- 반도체층(3) 및 n+ 버퍼층(2))내에 있는 전자와 홀은 각각 콜렉터 전극(12) 및 에미터 전극(11)에 회수되거나, 또는 서로 재결합하여 소멸한다.
그런데, 도 29에서 분명한 바와 같이, IGBT에서는 일반적으로 n+ 에미터층(5), p 베이스층(4), 및 n-반도체층(3)으로 구성되는 바이폴라 트랜지스터가 기생 트랜지스터로서 존재하고 있다.
그리고, p 베이스층(4)에 흐르는 홀전류가 마치 기생 바이폴라 트랜지스터의 베이스 전류로서 작용한다.
따라서, p 베이스층(4)에 흐르는 홀 전류가 어떤 값을 넘으면, 기생 바이폴라 트랜지스터가 도통(즉, 온)한다.
기생 바이폴라 트랜지스터가 일단 도통하면, n+에미터층(5), p 베이스층(4), n- 반도체층(3), 및 p+ 콜렉터층(1)으로 구성되는 기생 싸이리스터도 도통한다.
이 기생 싸이리스터가 도통하는 것을 "래치업(latch-up)"이라 한다.
IGBT가 래치업 하면, 에미터 전극(11)과 콜렉터 전극(12)과의 사이를 흐르는 주전류(즉, 콜렉터 전류)는 이때 게이트 전압(VGE)과 관계없이 계속적으로 흐른다.
즉, 게이트 전압(VGE)에 의해서 콜렉터 전류를 제어하는 것이 불가능해진다.
그 결과, IGBT가 파괴된다.
이 래치업에 의한 파괴는 트렌치 IGBT의 경우에는 특정한 동작시에, 반도체 기체의 특정한 부분에서 발생하기 쉽다.
가령, 주전극에 유도부하(이하, "L 부하"라 한다)가 접속되어 있고, 더욱이 큰 주전류가 흐르는 경우에, 래치업이 발생하기 쉽다.
장치가 온 상태에 있는 동안에 흐르고 있는 주전류를 장치가 오프 상태로 전환한 경우에 차단할 수 있는 능력의 정도는 주지의 RBSOA(Reverse Bias Safe Operation Area : 역바이어스 안전 동작 영역)으로 평가된다.
말할 필요도 없이, 차단할 수 있는 주전류가 큰것, 즉, RBSOA가 넓은 것이 바람직하다.
도 30은 L부하가 접속된 상태로, IGBT가 온상태에서 오프상태로 천이하는 동안 콜렉터 전류(Ic)와 콜렉터 전압(VCE)의 변화를 모식적으로 나타내는 그래프이다.
L 부하가 접속되어 있는 상태로, 콜렉터 전류(Ic)가 감소하는 경우에, L부하의 유도의 크기를 L로 하면, {-L?? dIc/ dt}로 주어지는 유도 기전력이 L 부하에 발생한다.
그리고, 외부전원으로부터 공급되는 직류 전원전압에 이 유도 기전력이 가산된 전압이 콜렉터 전압(VCE)으로서 에미터 전극(11)과 콜렉터 전극(12)의 사이에 인가된다.
그 결과, 도 30에 도시한 바와 같이, IGBT가 온상태에서 오프상태로 천이하는 과정에서, 콜렉터 전압(VCE)에 서지전압(surge voltage)이 나타난다.
도 30에 도시한 바와 같이, IGBT의 정격전압에 해당하는 크기의 전원 전압이 공급되고, 또한 온상태에 있을 때의 콜렉터 전류(Ic)의 값이 정격 전류에 해당하는 경우에, 서지전압에 의해서 과도한 콜렉터 전압(VCE)이 인가되어, 반도체 기체의 내부에 애벌란쉬 전류가 발생한다.
이 애벌란쉬 전류는 상술한 기생 바이폴라 트랜지스터의 베이스 전류가 된다.
이 때문에, 어떤값 이상의 애벌란쉬 전류가 n+ 에미터층(5)이 존재하는 p 베이스층(4)에 흐르면, 기생 바이폴라 트랜지스터가 온하여, IGBT의 파괴가 초래된다.
IGBT의 파괴를 가져오는 애벌란쉬 전류는 집중된 전계를 가지는 반도체 기체의 부위, 즉 콜렉터 전압(VCE)이 인가된 경우에 전계가 가장 강하게 되는 부위에서 발생한다.
일반적으로, 전계는 돌출한 부위, 혹은 강하게 구부러진 부위에 집중하여발생한다.
따라서, 일반적으로, 홈(7)의 저부의 주위, 혹은 p 반도체층(13)의 양단부를 형성하고 있는 사이드 확산영역에 전계가 집중하기 쉽다.
그렇지만, 도 29에 나타낸 장치(151)에서, 홈(7)의 저부의 주위에 발생하는 전계를 충분히 약하게 하도록 간격(Wcel)이 충분히 좁게 설정되어 있다.
그로므로, 셀 영역(CR)에서의 전계는 비교적 약하다.
더욱이, p 반도체층(13) 부근에는 전계를 약하게 하기 위한 가드링(14)이 배치되어 있기 때문에, 가드링(14)을 향하는 p 반도체층(13)의 사이드 확산영역에 있어서도 강한 전장은 발생하지 않는다.
따라서, 상기 장치(151)에 있어서의 전계는 셀영역(CR)을 향하는 p 반도체층(13)의 사이드 확산영역에서 가장 강하게 된다.
도 31은 이 사이드 확산영역의 부근을 확대하여 나타내는 확대 단면도이다.
도 31에 도시한 바와 같이, 사이드 확산영역과 n- 반도체층(3)의 경계 부근의 영역, 즉 전장이 가장 강하게 집중하는 영역에서, 애벌란쉬 전류가 발생한다.
즉, 홀(H)과 전자(E)의 쌍이 발생한다.
이것들 중의 홀(H)은 n- 반도체층(3)을 통과한 후에, p 반도체층(13)의 부근의 p 베이스층(4)을 통과하여 에미터 전극(11)으로 흐른다.
이때, 홀(H)의 흐름이 기생 바이폴라 트랜지스터의 베이스 전류로서 기여 한다.
따라서, 애벌란쉬 전류가 어떤 한도를 넘어 커지면, 기생 바이폴라 트랜지스터가 온한다.
그 결과, 장치(151)는 래치업되어, 파괴된다.
이상과 같이, 종래의 장치(151)에 있어서, 셀 영역(CR)을 향하는 p 반도체층(13)의 사이드 확산영역에서 발생하는 애벌란쉬 전류가 래치업의 원인이 되고, 장치의 RBSOA가 이 사이드 확산영역에서 발생하는 애벌란쉬 전류에 의해서 제한된다.
본 발명은 애벌란쉬 전류에 의한 기생 바이폴라 트랜지스터의 도통을 억제 하고, 그에 따라 RBSOA를 향상시킨 절연 게이트형 반도체 장치를 얻는 것을 목적으로 한다.
본 발명의 제 1 관점에 따른 절연 게이트형 반도체 장치에 있어서, 상주면과 하주면을 규정하는 반도체 기체를 구비한다.
절연 게이트형 반도체 장치에 있어서, 상기 반도체 기체는, 상기 상주면으로 노출되는 도 1전형의 제 1 반도체층과, 상기 제 1 반도체층의 내부의 상기 상주면의 부분에 형성된 제 2 도전형의 제 2 반도체층과, 불순물을 선택적으로 확산하는 것에 의해, 상기 제 2 반도체층보다도 깊고, 상기 반도체층에 연결하는 동시에 그 주위를 둘러싸도록 상기 제 1 반도체층 내부의 상기 상주면의 부분에 형성된 제 2 도전형의 제 3 반도체층과, 상기 제 2 반도체층의 내부의 상기 상주면의 부분에 선택적으로 형성된 도 1전형의 제 4 반도체층을 구비하고 있다.
상기 반도체 기체에는, 상기 상주면으로 개구되는 동시에, 상기 제 4 및 제 2 반도체층을 관통하여 상기 제 1 반도체층에까지 달하는 홈이 형성되어 있다.
상기 장치는, 상기 홈의 내벽을 덮는 전기 절연성 게이트 절연막과, 상기 반도체 기체와의 사이에 게이트 절연막을 끼워서 상기 홈에 매설된 게이트 전극과, 상기 제 3 반도체층을 따라 연장하도록 상기 상주면 상에 절연막을 개재하여 설치되고, 상기 게이트 전극에 전기적으로 접속된 게이트 배선(GL)과, 상기 상주면 상에 설치되고, 상기 제 2 및 제 4 반도체층에 전기적으로 접속된 제 1 주 전극과, 상기 하주면 상에 설치되고, 상기 하주면에 전기적으로 접속된 제 2 주전극을 더 구비한다.
상기 제 1 주전극은 상기 제 3 반도체층의 내부에서 상기 제 2 반도체층에 인접하는 사이드 확산영역에도 전기적으로 접속되어 있고, 상기 사이드 확산영역에는 상기 제 4 반도체층이 형성되어 있지 않다.
본 발명의 제 2 관점에 따른, 상기 제 1 관점의 절연 게이트형 반도체 장치에 있어서, 상기 제 1 주전극은 상기 제 2 반도체층의 내부에서 상기 사이드 확산영역으로부터 일정 거리이내의 영역으로서 규정되는 마진영역에도 전기적으로 접속되어 있고, 상기 마진영역에는 상기 제 4 반도체층이 형성되어 있지 않다.
본 발명의 목적, 특징, 관점, 및 이점은 첨부도면을 참조하여 본 발명의 상세한 설명으로부터 더욱 분명해진다.
도 1은 본 발명의 실시예 1에 의한 장치의 단면도.
도 2는 본 발명의 실시예 1에 의한 장치의 평면도.
도 3은 본 발명의 실시예 1에 의한 장치의 단면 사시도.
도 4 및 도 5는 본 발명의 실시예 1에 의한 장치의 단면도.
도 6∼도 17은 본 발명의 실시예 1에 의한 장치의 제조 공정도.
도 18은 본 발명의 실시예 2에 의한 장치의 단면도.
도 19는 본 발명의 실시예 2에 의한 장치의 제조 공정도.
도 20은 본 발명의 실시예 3에 의한 장치의 단면 사시도.
도 21∼도 23은 본 발명의 실시예 3에 의한 장치의 단면도.
도 24∼도 28은 본 발명의 실시예 3에 의한 장치의 제조 공정도.
도 29는 종래의 장치의 단면도.
도 30은 종래의 장치의 동작을 설명하는 모식도.
도 31은 종래의 장치의 부분 확대 단면도.
* 도면의 주요부분에 대한 부호설명
3 : n- 반도체층(제 1 반도체층) 4 : p 베이스층(제 2 반도체층)
5 : n+ 에미터층(제 4 반도체층) 7 : 홈(단위 홈)
8 : 게이트 절연막 10 : 게이트 전극
11 : 에미터 전극(제 1 주전극) 12 : 콜렉터 전극(제 2 주전극)
13 : p 반도체층(제 3 반도체층) 15 : p+ 층(제 5 반도체층)
16 : 절연막 GL : 게이트 배선
SD : 사이드 확산영역 MR : 마진영역
200 : 반도체 기체승압회로
〈실시예 1〉
먼저, 본 발명의 실시예 1의 절연 게이트형 반도체 장치에 대하여 설명한다.
도 2는 실시예 1의 절연 게이트형 반도체 장치의 평면도이다.
이 장치(101)는 도 29에 나타낸 종래의 장치(151)와 같이, 다수의 단위셀을 가지는 IGBT로서 구성되어 있다.
이하의 도면에 있어서, 종래의 장치(151)와 대응하는 부분, 즉 동일한 기능을 갖는 부분에 대해서는 도 29와 동일한 부호를 부여한다.
도 2에 도시한 바와 같이, 장치(101)의 상면에는 한변의 중앙부에 인접하도록 구형의 게이트 패드(GP)가 배치되어 있다.
게이트 패드(GP)에는 게이트 배선(GL)이 접속되어 있다.
게이트 배선(GL)은 장치(101)의 상면의 외주을 따라 배치되어 있고, 한변으로부터 대향하는 다른 한변으로 빗살 모양으로 돌출하도록 배치되어 있다.
즉, 게이트 배선(GL)은 상면을 등분 분할하도록 배치되어 있다.
그리고, 게이트 배선(GL)으로 둘러싸인 영역의 전체면에 걸쳐서, 에미터 전극(11)이 형성되어 있다.
도 2에는 표시되지 않았지만, 에미터 전극(11)의 하부(도 2의 깊이 방향에서)에는 단위 셀로서의 다수의 IGBT 셀이 빗살모양의 게이트 배선(GL)에 직교하는 스트라이프형으로 배열되어 있다.
이 단위셀이 배열되는 영역을 "셀 영역(CR)"이라고 칭한다.
또한, 게이트 배선(GL)이 배치되는 영역을 "게이트 배선 영역(GR)"이라한다.
< 1-1. 셀 영역의 구성과 동작>
도 3은 셀영역(CR)내의 절단선(C1-C1)(도 2)에 따른 장치(101)의 단면을 나타내는 단면 사시도이다.
도 3에서, 2개의 단위셀이 도시되어 있다.
도 3에 도시한 바와 같이, 장치(101)에서는 고농도의 p형 불순물을 함유하는 p+ 콜렉터층(1)상에 고농도의 n형 불순물을 함유한 n+ 버퍼층(2)이 형성되어 있고, 또한, 이 n+ 버퍼층(2)상에 저농도의 n형 불순물을 함유한 n- 반도체층(3)이 형성되어 있다.
또한, 이 n- 반도체층(3)상에는 p형 불순물을 도입함으로써 p 베이스층(4)이 형성되어 있다.
더욱이, p 베이스층(4)의 상주면에는 고농도의 n형 불순물을 선택적으로 도입함으로써, n+ 에미터층(5)이 선택적으로 형성되어 있다.
이들 5개의 반도체층에 의해서 2개의 주면을 가지는 평판 형상의 반도체 기체(200)가 구성되어 있다.
이 반도체 기체(200)의 상주면(즉, p 베이스층(4)이 형성되는 주면)에는 홈(트렌치)(7)이 n+ 에미터층(5) 및 p 베이스층(4)을 관통하여, n- 반도체층(3)까지 달하도록 형성되어 있다.
이 홈(7)은 각 단위셀마다 1개씩 형성되어 있고, 또한, 서로 평행하게 배열되는 스트라이프형으로 형성되어 있다.
홈(7)의 내벽면에는 게이트 절연막(8)이 형성되어 있고, 이 게이트절연막(8)의 내측에는 게이트 전극(즉, 트렌치 게이트)(10)이 매립되어 있다.
게이트 전극(10)에 대향하고, n+ 에미터층(5)과 n- 반도체층(3)과의 사이에 삽입된 p 베이스층(4)의 스트라이프형의 영역이 채널영역(6)으로서 작용한다.
n+ 에미터층(5)은 인접한 2개의 홈(7)사이에 삽입된 p 베이스층(4)의 상주면에 사다리형으로 노출되도록 형성되어 있다.
즉, n+ 에미터층(5)은 인접한 2개의 홈(7)의 측벽과 접촉하여 스트라이프형으로 연장된 2개의 스트라이프형의 부분과, 이들 2개의 스트라이프형의 부분을 부분적으로(도 3의 C2-C2 절단선을 따라) 접속하는 크로스바(횡목(橫木)) 부분을 가지고 있다.
따라서, C2-C2 절단선을 따른 단면에서, n+ 에미터층(5)은 반도체 기체(200)의 상면을 따라, 인접한 2개의 홈(7)을 연결하고 있다(도시하지 않음).
반도체 기체(200)의 상주면에서, 게이트 전극(10)을 덮도록 절연층(9)이 선택적으로 형성되어 있다.
더욱이, 절연층(9)은 에미터 전극(11)으로 덮여져 있다.
절연층(9)에서는 인접한 2개의 홈(7)사이에 있는 영역에서, 스트라이프형 으로 개구되도록 콘택홀(CH)이 형성되어 있다.
그리고, 이 콘택홀(CH)을 통해서, 에미터 전극(11)은 n+ 에미터층(5)과 p 베이스층(4)과의 쌍방에 접속되어 있다.
한편, 반도체 기체(200)의 하주면, 즉 p+ 콜렉터층(1)이 노출되는 주면에는 콜렉터 전극(12)이 형성되어 있다.
이 콜렉터 전극(12)과 에미터 전극(11)은 콜렉터 전류(즉, 주전류)의 경로로서 작용하는 한쌍의 주전극을 형성한다.
반도체 기체(200)가 주로 실리콘으로 형성되는 대표예로서, 게이트 절연막(8)이 바람직하게는 실리콘 열산화막, 즉 SiO2로 구성된다.
또한, 홈(7) 및 게이트 배선(GL)은 불순물로 도우프된 폴리실리콘으로 구성되는 것이 바람직하다.
또한, 절연층(9)은 바람직하게는 BPSG, 즉 붕소와 인을 함유한 실리케이트 글라스(silicate glass)로 구성된다.
또한, 에미터 전극(11) 및 게이트 패드(GP)는 Al-Si, 즉 Si를 함유하는 알루미늄으로 구성되는 것이 바람직하다.
콜렉터 전극(12)은 바람직하게 AlMoNiAu 합금으로 구성된다.
이 장치(101)를 사용하기 위해서, 우선, 외부 전원을 접속함으로써, 콜렉터 전극(12)과 에미터 전극(11)과의 사이에 정(+)의 콜렉터 전압(VCE)가 인가 된다.
이 상태에서, 게이트 전극(10)과 에미터 전극(11)의 사이에 소정의 게이트 문턱전압(VGE(th))을 넘는 정(+)의 게이트 전압(VGE)을 인가할 때, p형 채널영역(6)이 n형으로 반전된다.
그 결과, 에미터 전극(11)으로부터 n+ 에미터층(5)을 경유한 전자가 n- 반도체층(3)에 주입된다.
이 주입된 전자에 의해, p+ 콜렉터층(1)과 n- 반도체층(3)(n+ 버퍼층(2)을 함유하는)사이가 순바이어스되기 때문에, p+ 콜렉터층(1)으로부터 n- 반도체층(3)으로 홀이 주입된다.
그 결과, n- 반도체층(3)의 저항이 대폭 저하하기 때문에, 콜렉터 전극(12)으로부터 에미터 전극(11)으로 큰 콜렉터 전류(주전류)가 흐른다.
즉, 에미터 전극(11)과 콜렉터 전극(12)간이 도통상태(온 상태)가 된다.
이 때의 에미터 전극(11)과 콜렉터 전극(12)간의 저항 및 전압을 각각 "온 저항" 및 "온 전압(VCE)(sat)"이라 한다.
상기 설명된 바와 같이, 장치(101)에서, p+ 콜렉터층(1)으로부터 홀이 주입 되기 때문에, n- 반도체층(3)의 저항이 낮게 된다.
그에 따라, 낮은 온 저항, 즉 낮은 온 전압(VCE)(sat)이 실현된다.
다음에, 게이트 전압(VGE)을 제로 혹은 부(-)(즉, 역 바이어스)의 값으로 되돌리고(즉, 게이트를 오프하고), 채널영역(6)에 형성된 채널이 소멸하여, 채널 영역(6)이 원래의 p형의 도전형으로 복귀된다.
그 결과, 에미터 전극(11)으로부터의 전자의 주입이 멈추기 때문에, p+ 콜렉터층(1)으로부터의 홀의 주입도 정지한다.
그 후, n- 반도체층(3)(및, n+ 버퍼층(2))내에 있는 전자와 홀은 각각 콜렉터 전극(12) 및 에미터 전극(11)으로 회수되거나, 또는 서로 재결합하여 소멸한다.
그 결과, 장치는 에미터 전극(11)과 콜렉터 전극(12)사이에 전류가 흐르지 않는 차단상태(오프 상태)가 된다.
장치(101)에서, n+ 에미터층(5)이 홈(7)사이의 반도체 기체(200)의 상주면에 사다리형으로 노출되기 때문에, 콘택홀(CH)의 위치(도 3에 있어서의 2점 쇄선)가변화되더라도, p 베이스층(4) 및 n+ 에미터층(5)과 에미터 전극(11)과의 전기적접촉이 언제나 보장된다.
이 때문에, 콘택홀(CH)의 마스크의 위치변화를 고려한 용장 설계를 필요로 하지 않기 때문에, 단위셀의 미세화가 행해지기 쉽다고 하는 이점이 있다.
<1-2. 셀 영역과 게이트 배선 영역과의 경계부근의 구성과 동작>
도 4, 도 5, 및 도 1은 장치(101)의 셀 영역(CR)과 게이트 배선 영역(GR)과의 경계부근의 구성을 나타내는 단면도이다.
이들 단면중에서, 도 4는 도 2에 있어서의 C3-C3 절단선 부근의 반도체 기체(200)의 상주면을 나타내는 단면도이다.
도 5는 C3-C3 절단선에 따른 단면도이다.
도 1은 C4-C4 절단선에 따른 단면도이다.
도 4 혹은 도 1에 도시한 바와 같이, 셀영역(CR)에서, 단위셀이 일정한 간격(Wcel)을 가지고 평행하게 배열되어 있다.
그리고, 콘택홀(CH)이 셀영역(CR)에서 각 단위셀마다 폭(Wch)을 가지는 스트라이프형으로 형성되어 있다.
한편, 게이트 배선 영역(GR)에서는 반도체 기체(200)의 상주면상에 절연막(16)을 통해 게이트 배선(GL)이 배치되어 있다.
그리고, 게이트 배선(GL)의 바로 아래의 영역을 포함하는 n- 반도체층(3)의 상주면 부분에는 p 반도체층(13)이 선택적으로 형성되어 있다.
더욱이, p 반도체층(13)은 p 베이스층(4)보다도 깊게 형성되어 있다.
도 4 및 도 5에 도시한 바와 같이, 단위셀의 길이 방향에서는 셀영역(CR)과 게이트 배선 영역(GR)과의 경계가 존재한다.
또한, 도 1에 도시한 바와 같이, 단위셀의 배열 방향에도 같은 경계가 존재한다.
즉, 셀 영역(CR)은 게이트 배선영역(GR)에 의해 포위되어 있다.
그리고, 게이트 배선영역(GR)과 관련있는 p 반도체층(13)도 같은 셀영역(CR)를 둘러싸도록 형성되어 있다.
p 반도체층(13)은 p형 불순물을 선택적으로 확산함으로써 형성되어 있다.
그 엣지부의 단면형상은 사이드 확산(횡방향 확산)때문에, 호(arc)형상으로 구부러져 있다.
따라서, 셀 영역(CR)에는 사이드 확산에 의해서 형성된 p반도체층(13)의 엣지부, 즉 사이드 확산영역(SD)이 인접하고 있다.
도 1에 도시한 바와 같이, 단위셀의 배열 방향의 엣지부에 위치하는 사이드 확산영역(SD)의 상면(반도체 기체(200)의 상주면에 포함되는 표면)에 콘택홀(CH)이 형성되어 있다.
더욱이, 사이드 확산영역(SD)에 인접하는 p 베이스층(4)의 상면에도, 사이드 확산영역(SD)으로부터 일정 거리이내의 영역인 마진영역(MR)에 콘택트홀(CH)이 형성되어 있다.
도 4 및 도 5에 도시한 바와 같이, 단위셀의 길이 방향의 엣지부에서 게이트 전극(10)이 게이트 배선(GL)에 접속되기 때문에, 홈(7)은 p 반도체층(13)을 관통하고 있다.
그리고, 인접한 홈(7)의 사이에 형성된 콘택홀(CH)이 p 반도체층(13)에 인접하는 마진영역(MR)의 상면에서 사이드 확산영역(SD)의 상면까지 걸쳐서 연장되어 있다.
이와 같이, 셀 영역(CR)를 둘러싸는 사이드 확산영역(SD)의 상면 및 사이드 확산영역(SD)에 인접하는 마진영역(MR)의 상면에는 콘택홀(CH)이 형성되어 있다.
그리고, 콘택홀(CH)을 통해서, 사이드 확산영역(SD)의 상면, 및 마진영역(MR)에 해당하는 p 베이스층(4)의 상면이 에미터 전극(11)에 접속되어 있다.
또한, 사이드 확산영역(SD) 및 마진영역(MR)에는 n+ 에미터층(5)은 형성되지 않는다.
사이드 확산영역(SD) 및 마진영역(MR)에서의 이들의 특징적인 구성은 장치(101)의 RBSOA에 관하여 중요한 역할을 한다.
예컨대, L부하가 접속된 상태로 장치(101)가 온상태에서 오프상태로 이행하는 과정에서는, 도 1 및 도 5에 도시한 바와 같이, 사이드 확산영역(SD)과 n- 반도체층(3)과의 만곡한 경계면의 부근에서, 홀(H)과 전자(E)의 쌍이 발생한다.
이것들 중의 전자(E)는 콜렉터 전극(12)쪽으로 흐르지만, 홀(H)은 에미터 전극(11)쪽으로 흐른다.
이들 캐리어는 애벌란쉬 전류를 갖게 된다.
그렇지만, 종래의 장치(151)와는 달리, 사이드 확산영역(SD)의 상면이 콘택홀(CH)를 통하여 에미터 전극(11)에 접속되어 있기 때문에, 발생한 홀(H)의 대부분은 사이드 확산영역(SD)의 상면에 접속된 에미터 전극(11)쪽으로 사이드 확산영역(SD)의 내부를 스무스하게 통과한다.
즉, 사이드 확산영역(SD)의 상면에 접속된 에미터 전극(11)쪽으로 사이드 확산영역(SD)를 통과하는 경로는 홀(H)의 주요 경로가 된다.
또한, 주요 경로로부터 벗어난 소수의 홀(H)은 p 베이스층(4)의 p 반도체층(13)에 가까운 영역으로 침입한다.
그렇지만, p 반도체층(13)에 인접하는 마진영역(MR)의 상면도 콘택홀(CH)을 통하여 에미터 전극(11)에 접속되어 있기 때문에, p 베이스층(4)에 침입한 소수의 홀(H)도 에미터 전극(11)으로 스무스하게 배출된다.
또한, 상술한 바와 같이, 사이드 확산영역(SD) 및 마진영역(MR)중 어디에도 n+ 에미터층(5)은 설치되지 않는다.
즉, 홀(H)이 통과하는 경로에는 n+ 에미터층(5)이 존재하지 않는다.
따라서, 이들 사이드 확산영역(SD) 및 마진영역(MR)를 통과하는 홀(H)에 의해서 기생 바이폴라 트랜지스터가 도통하는 일은 없다.
즉, 장치의 RBSOA가 향상된다.
그 결과, 예컨데, L부하가 접속된 상태로 장치(101)가 온상태에서 오프 상태로 이행할 때에, 장치가 파괴되는 것은 어렵게 된다.
마진영역(MR)의 폭은 대략 50㎛이면 충분하다.
p 베이스층(4)에 침입한 홀(H)의 경로는 사이드 확산영역(SD)의 경계면에서50㎛범위내에 존재한다.
따라서, 폭이 대략 50㎛이면, 마진영역(MR)은 거의 모든 홀(H)의 경로를 커버할 수 있다.
또한, 50㎛을 넘는 불필요한 큰 마진영역(MR)의 폭을 설정하는 것은 장치(101)의 유효면적을 감소시키기 때문에, 바람직하지 않다.
도 2에 있어서, 단위 셀의 길이, 즉 셀 길이(Lc)는 대표적으로 1∼2 mm 정도로 설정된다.
따라서, 마진영역(MR)의 폭이 50㎛을 넘으면, 단위셀의 양단에 있어서 모두 100㎛을 넘는 무효영역이 발생하게 된다.
즉, 유효면적이 5%∼10% 이상 감소되는 결과가 된다.
이 비율의 크기는 실용상의 허용 한계라고 할 수 있다.
이와 같이, 장치(101)의 유효면적을 실용적인 범위에서 확보하기 위해, 마진영역(MR)의 폭을 대략 50㎛을 상한으로 하는 것이 바람직하다.
또한, 마진영역(MR)의 폭이 0 내지 50㎛의 범위에서 클 수록, 그 폭이 주요 경로를 벗어난 홀(H)을 커버하는 비율은 크게되고, 그에 따라, 기생 바이 폴라 트랜지스터의 도통을 억제하는 효과가 높아진다.
단지, 마진영역(MR)의 폭이 0이면, 즉 마진영역(MR)이 없더라도, 홀(H)의 주요경로는 사이드 확산영역(SD)중에 존재하기 때문에, 기생 바이폴라 트랜지스터의 도통을 억제하는 효과는 상당한 정도로 얻을 수 있다.
상술한 바와 같이, 장치(101)에서, 복수의 홈(7)이 일정한 간격(Wcel)을갖고 평행하게 배열되어 있다.
이것은 홈(7)의 일부의 저부에 전계가 집중하는 것을 방지한다.
또한, 간격(Wcel)은 각 홈(7)의 저부의 부근의 전계를 충분히 약하게 하는 정도로 좁게(예컨대, 3∼ 5㎛ 정도로)설정된다.
또한, 도면에는 도시하지 않았지만, 종래의 장치(151)와 같이, 반도체 기체(200)의 상주면의 외주를 따라 배치된 게이트 배선(GL)의 외측에 가드링이 설치된다.
이 때문에, 애벌란쉬 전류는 도 1 및 도 5에 나타낸 영역, 즉, 셀 영역(CR)을 향하는 사이드 확산영역(SD)과 n- 반도체층(3)의 경계부근의 영역에서만 발생한다.
그리고, 이 영역에서 발생한 애벌란쉬 전류가 기생 바이폴라 트랜지스터를 도통하지 않기 때문에, 장치(101)전체에서 기생 바이폴라 트랜지스터의 도통이 억제된다.
즉, 사이드 확산영역(SD) 및 마진영역(MR)에서의 특징적인 구성이 장치(101)의 RBSOA의 향상에 효과적이다.
또한, 상술한 바와 같이, n+ 에미터층(5)이 반도체 기체(200)의 상주면에 사다리형으로 노출되는 구성은 단위셀의 미세화에 기여한다.
즉, 간격(Wcel)을 더 좁게 설정하는 것이 가능해진다.
이것은 사이드 확산영역(SD) 이외의 부위에 있어서의 애벌란쉬 전류의 발생을 더욱 억제한다.
따라서, 장치(101)의 RBSOA가 더욱 효과적으로 개선된다.
<1-3. 제조방법>
이하, 장치(101)의 제조방법에 대해서 설명한다.
도 6∼도 17은 장치(101)의 바람직한 제조방법의 공정도이다.
장치(101)를 제조하기 위해서, 우선, 도 6에 도시한 바와 같이, 반도체 기체(200)의 토대가 되는 평판 형상의 반도체 기체(20)를 형성한다.
반도체 기체(20)는 예컨대, p+ 콜렉터층(1)에 해당하는 p형 실리콘 기판을 준비한 후, p형 실리콘 기판의 한편의 주면상에 n+ 버퍼층(2) 및 n- 반도체층(3)을 에피택셜 성장법으로 순차 적층함으로써 형성된다.
불순물 농도가 다른 n+ 버퍼층(2)과 n- 반도체층(3)은 에피택셜 성장의 과정에서 도입되는 불순물의 양을 단계적으로 변화시킴으로서 얻을 수 있다.
다음에, 도 7에 도시한 바와 같이, n- 반도체층(3)상에 형성되어야 할 p 반도체층(13)에 대응하는 패턴 형상을 가지는 차폐체(41)를 형성한다.
그리고, 차폐체(41)를 마스크로서 사용하여, p형 불순물을 선택적으로 주입하고, 그 후 어닐링을 행하여 p형 불순물을 확산시킨다.
그 결과, n- 반도체층(3)의 상면에 p 반도체층(13)이 선택적으로 형성된다.
다음에, 도 8에 도시한 바와 같이, n- 반도체층(3)상에 형성되어야 할 p 베이스층(4)에 대응하는 패턴형상을 가지는 차폐체(42)를 형성한다.
그리고, 차폐체(42)를 마스크로서 사용하여, p형 불순물을 선택적으로 주입한다. 그 후, 차폐체(42)를 제거한 후에, 어닐링을 행함으로써 p형 불순물을 확산시킨다.
그 결과, n- 반도체층(3)의 상면에 p 베이스층(4)이 선택적으로 형성된다.
p 베이스층(4)은 p 반도체층(13)과 연속하도록 형성되지만, p 반도체층(13)보다 얕게 형성된다.
다음에, 도 9에 도시한 바와 같이, n+ 에미터층(5)에 대응하는 개구부를 가지는 차폐체(43)를 p 베이스층(4)상에 형성한다.
차폐체(43)의 패턴 형상은 리소그래피를 사용한 공지의 기술에 의해서 용이하게 얻을 수 있다.
그리고, 차폐체(43)를 마스크로서 사용하여, n형 불순물을 선택적으로 주입한다.
그 후, 차폐체(43)를 제거한 후에, 어닐링을 행함으로써 n형 불순물을 확산시킨다.
그 결과, p 베이스층(4)의 상면에 n+ 에미터층(5)이 선택적으로 형성된다.
n+ 에미터층(5)은 p 반도체층(13)의 사이드 확산영역으로부터 분리되는 영역에만 형성된다.
다음에, 도 10에 도시한 바와 같이, 반도체 기체(20)의 상주면 전체에 산화막(SiO2)을 형성하여, 이 산화막을 패터닝함으로써 차폐체(44)를 얻는다.
차폐체(44)는 n+ 에미터층(5)의 상면에서 선택적으로 개구하도록 패터닝 되어 있다.
또한, 도 10에 도시한 바와 같이, 차폐체(44)의 복수의 개구부의 일부는n+ 에미터층(5)이 존재하지 않는 사이드 확산영역의 부근의 영역에 있더 라도 상관없다.
그리고, 이 차폐체(44)를 마스크로서 사용하여, RIE(Reactive Ion Etching)을 행함으로써, 반도체 기체(20)의 상면에서 p 베이스층(4)을 관통하여 n- 반도체층(3)에 달하는 홈(7)을 형성한다.
그 후, 차폐체(44)는 제거된다.
다음에, 도 11에 도시한 바와 같이, 홈(7)을 포함하는 반도체 기체(20)의 표면에 열산화에 의해서 산화막(21)을 형성한다.
그 후, 산화막(21)의 표면에 예컨대, 불순물로 도우프된 폴리실리콘(22)을 퇴적한다.
그 결과, 폴리실리콘(22)은 홈(7)을 매립하고, 또 반도체 기체(20)의 최상의 주면 전체에 걸쳐서 층 형상으로 퇴적된다.
다음에, 도 12에 도시한 바와 같이, 게이트 배선(GL)을 배치해야 할 p 반도체층(13)의 상면의 영역에 선택적으로 차폐체(45)를 형성한다.
그 후, 도 13에 도시한 바와 같이, 차폐체(45)를 마스크로서 사용하여, 폴리실리콘(22)을 선택적으로 제거한다.
그 결과, 폴리실리콘(22)은 차폐체(45)로 덮힌 부분과, 홈(7)중에 매립된 부분을 제외하고 제거된다.
차폐체(45)로 덮힌 부분은 게이트 배선(GL)이 되고, 홈(7)에 매립된 부분은 게이트 전극(10)이 된다.
다음에, 도 14에 도시한 바와 같이, 게이트 전극(10) 및 게이트 배선(GL)을 포함하는 상면 전체를 덮도록 절연층(23)을 퇴적한다.
이 절연층(23)은 절연층(9)의 기초가 되므로, 절연층(9)과 동일한 재료로 구성된다.
다음에, 도 15에 도시한 바와 같이, 게이트 전극(10)상의 부분, 및 게이트 배선(GL)상의 부분을 남기도록, 절연층(23)을 선택적으로 제거함으로써, 절연층(9)을 형성한다.
그 결과, 인접한 홈(7)에 삽입된 영역의 상면, p 반도체층(13)의 사이드 확산영역의 상면, 및 p 반도체층(13)의 사이드 확산영역에 가까운 p 베이스층(4)내의 영역의 상면에 콘택홀이 형성된다.
다음에, 도 16에 도시한 바와 같이, 반도체 기체(20)의 노출면, 및 절연층(9)의 상면을 덮도록, 예컨대 Al-Si를 퇴적함으로써, 에미터 전극(11)을 형성한다.
그 결과, 에미터 전극(11)은 절연층(9)의 콘택홀을 통하여, 반도체 기체(20)의 상면에 선택적으로 형성된다.
다음에, 도 17에 도시한 바와 같이, 반도체 기체(20)의 하주면, 즉 p+ 콜렉터층(1)의 노출면에 예컨대, AlMoNiAu 합금을 퇴적함으로써, 콜렉터 전극(12)을 형성한다.
이상과 같이, 퇴적 공정, 및 불순물의 주입 및 확산 공정을 주로 행하는 통상의 웨이퍼 프로세스를 조합함으로써 장치(101)가 용이하게 제조된다.
<2. 실시예 2>
도 18은 본 발명의 실시예 2의 절연 게이트형 반도체 장치의 단면도이다.
이 장치(102)의 상면은 장치(101)와 같이, 도 2의 평면도로 나타난다.
그리고, 도 18은 도 2의 C4-C4 절단선을 따른 단면도에 해당한다.
도 18에 도시한 바와 같이, 장치(102)에서는 홈(7)이 p 반도체층(13)에도 형성되어 있어, 장치(101)와는 특징적으로 다르다.
즉, 일정한 간격(Wcel)을 갖고 평행하게 배열되는 복수의 홈(7)중에서, 홈(7)의 배열 방향의 엣지부에 위치되는 일부의 홈(7)이 p 반도체층(13)에도 형성되어 있다.
도 18은 1개의 홈(7)이 p 반도체층(13)에 위치되는 예를 나타냈지만, 일반적으로 복수의 홈(7)이 p 반도체층(13)에 형성되어도 좋다.
사이드 확산영역(SD) 및 마진영역(MR)의 상면에 콘택홀(CH)이 형성되고, 이들 사이드 확산영역(SD) 및 마진영역(MR)중의 어디에도 n+ 에미터층(5)이 형성되지 않는 점은 장치(101)와 비슷하다.
이 때문에, 기생 바이폴라 트랜지스터의 도통이 억제되어, 장치(101)에서와 같이 장치의 RBSOA를 향상시킨다.
동시에, 홈(7)의 배열의 일부가 p 반도체층(13)과 중복하도록 형성되기 때문에, 홈(7)을 형성하기 위한 마스크 패턴의 위치변화에 의해 홈(7)의 위치변화가 있더라도, 사이드 확산영역(SD)의 외부에 있지만 사이드 확산 영역(SD)에 가장 가까운 홈(7a)과 사이드 확산영역(SD)과의 거리는 간격(Wcel)을 넘지 않는다.
즉, 사이드 확산영역(SD)과 홈(7a)과의 거리가 불필요하게 길게 됨으로써, 홈(7a)의 저부에 전장이 집중하여, 이 저부에서 애벌란쉬 전류가 발생한다고 하는 부적합함을 높은 정밀도로 마스크 패턴을 정렬시키지 않고, 용이하게 피할 수 있다.
이상과 같이, 장치(102)에서, 높은 정밀도로 마스크 패턴을 정렬시키지 않고, 장치의 RBSOA를 효과적으로 향상시킬 수 있다.
이하, 장치(102)의 제조방법에 관해서 설명한다.
도 19는 장치(102)의 제조공정을 나타내는 공정도이다.
장치(102)를 제조하기 위해서, 우선, 도 6∼도 9에 나타낸 공정을 실행한다.
다음에, 도 19에 도시한 바와 같이, 반도체 기체(20)의 상주면 전체에 산화막(SiO2)을 형성하고, 이 산화막을 패터닝함으로써 차폐체(44)를 얻는다.
차폐체(44)는 n+ 에미터층(5)의 상면에서 선택적으로 개구하도록 패터닝 되어 있다.
또한, 도 10에 도시한 바와 같이, 차폐체(44)의 복수의 개구부의 일부는 p 반도체층(13)의 상면에서 개구된다.
그리고, 이 차폐체(44)를 마스크로서 사용하여, RIE를 실행함으로써, 반도체 기체(20)의 상면에서 p 베이스층(4)을 관통하여 n- 반도체층(3)에 달하는 홈(7)을 형성한다.
그 후, 차폐체(44)는 제거된다.
그 후, 도 11-도 17에 나타낸 공정을 실행함으로써, 장치(102)가 완성된다.
이상과 같이, 장치(101)의 제조 방법과 같이, 퇴적공정, 및 불순물의 주입 및 확산공정을 주로 행하는 통상의 웨이퍼 프로세스를 조합함으로써, 장치(102)가 용이하게 제조된다.
<3. 실시예 3>
도 20은 본 발명의 실시예 3의 절연 게이트형 반도체 장치의 단면 사시도이다.
이 장치(103)의 상면은 장치(101, 102)와 같이, 도 2의 평면도로 나타난다.
그리고, 도 20의 단면은 도 2의 C1-C1 절단선을 따른 단면에 해당한다.
도 20에 도시한 바와 같이, 장치(103)에서는 반도체 기체(200)의 상주면 내부의 n+ 에미터층(5)으로 둘러싸인 p 베이스층(4)의 노출면에 p 베이스층(4)보다도 높은 농도로 p형 불순물을 함유하는 p+ 층(15)이 형성되어 있다.
이것은 도 3에 나타낸 장치(101)의 구조과는 특징적으로 다르다.
도 21, 도 22, 및 도 23은 장치(103)의 셀 영역(CR)과 게이트 배선 영역(GR)과의 경계 부근의 구성을 나타내는 단면도이다.
이들중에서, 도 21은 도 2에 있어서의 C3-C3 절단선 부근의 반도체 기체(200)의 상주면을 나타내는 단면도이다.
도 22는 C3-C3 절단선을 따른 단면도이다.
도 23은 C4-C4 절단선을 따른 단면도이다.
이들 도 21∼도 23에 도시한 바와 같이, 장치(103)는 n+ 에미터층(5)으로 둘러싸인 p베이스층(4)의 노출면뿐만 아니라, 마진영역(MR)에 해당하는 p베이스층(4)의 영역중의 적어도 콘택홀(CH)로 둘러싸인 상면 부분, 및 사이드 확산영역(SD)중의 적어도 콘택홀(CH)로 둘러싸인 상면 부분에도 p+층(15)이 형성되어 있는 장치(101, 102)와는 특징적으로 다르다.
p+ 층(15)의 불순물 농도는 p 베이스층(4) 및 n- 에미터층(5))의 어떤 것보다도 높게 설정되어 있다.
이상과 같이, 장치(103)에서는 p 베이스층(4) 및 사이드 확산영역(SD)의 상면에서 적어도 콘택홀(CH)로 둘러싸인 부분에 p+ 층(15)이 형성되어 있다.
이 때문에, p 베이스층(4) 및 p 반도체층(13)은 불순물 농도가 높은 p+ 층(15)을 통해 에미터 전극(11)에 접속된다.
그 결과, p 베이스층(4)과 에미터 전극(11)의 사이, 및 p 반도체층(13)과 에미터 전극(11)의 사이의 콘택 저항, 및 포텐셜 장벽이 낮게 된다.
이 때문에, p 베이스층(4) 혹은 p 반도체층(13)으로 침입한 홀이 에미터 전극(11)으로 쉽게 배출된다.
그 결과, 전류의 흐름이 쉽게되기 때문에, 턴오프할 수 있는 전류의 값이 높아진다.
바꿔 말하면, p+층이 장치(103)내의 RBSOA를 향상시킨다.
또, 사이드 확산영역(SD) 및 마진영역(MR)의 상면에 콘택홀(CH)이 형성 되는 동시에, 이것들의 사이드 확산영역(SD) 및 마진영역(MR)중 어디에도 n+ 에미터층(5)이 형성되지 않는 점은 장치(101, 102)와 비슷하다.
이 때문에, 기생 바이폴라 트랜지스터의 도통이 억제되어, 장치의 RBSOA가향상된다고 하는 이점을 장치(101, 102)와 같이 얻을 수 있다.
이하, 장치(103)의 몇개의 바람직한 제조방법에 관해서 설명한다.
도 24는 제조방법의 일례를 나타내는 제조 공정도이다.
이 제조 방법에 있어서, 우선, 도 6∼도 13의 공정을 실행한다.
그 후, 도 24에 도시한 바와 같이, 게이트 전극(10), n+ 에미터층(5), 및 게이트 배선(GL)을 덮는 차폐체(47)를 형성한다.
차폐체(47)는 도 13의 공정후에 노출되는 상면 전체에 차폐체(47)의 재료를 퇴적한 후에 패터닝을 실행함으로써 얻어진다.
차폐체(47)는 반도체 기체(20)의 상주면 내부에서, 즉 n+ 에미터층(5)으로 둘러싸인 p 베이스층(4)의 영역에서, 마진영역(MR)에 해당하는 p 베이스층(4)의 영역에서, 그리고 셀영역(CR)을 향하는 p 반도체층(13)의 사이드 확산영역(SD)에서 선택적으로 개구된다.
바꿔 말하면, 차폐체(47)는 다음의 공정에서 형성되는 콘택홀(CH)를 포함하는 영역에서 선택적으로 개구된다.
다음에, 차폐체(47)를 마스크로서 사용하여, p형 불순물을 반도체 기체(20)의 상주면에 선택적으로 주입한다.
그 후, 차폐체(47)를 제거한 후에 어닐링을 행함으로써, 주입된 불순물을 확산시킨다.
그 결과, 반도체 기체(20)의 상면 부분에 p+ 층(15)이 선택적으로 형성된다.
그 후, 도 14∼도 17에 나타낸 공정을 행함으로써, 장치(103)를 얻을 수 있다.
도 25 및 도 26은 제조방법의 또 다른 일례를 나타내는 제조 공정도이다.
이 제조 방법에 있어서, 우선, 도 6∼도 8의 공정을 실행한다.
그 후, 도 25에 도시한 바와 같이, 형성되어야 할 p+ 층(15)에 대응하는 개구부를 가지는 차폐체(48)를 반도체 기체(20)의 상주면에 형성한다.
차폐체(48)는 반도체 기체(20)의 상주면 내부에서, 즉 다음의 공정에서 형성되는 n+ 에미터층(5)으로 둘러싸인 영역에서, 마진영역(MR)에 해당하는 p 베이스층(4)의 영역에서, 및 셀영역(CR)을 향하는 p 반도체층(13)의 사이드 확산영역(SD)에서 선택적으로 개구된다.
즉, 차폐체(48)는 차폐체(47)와 같이, 다음의 공정에서 형성되는 콘택홀(CH)을 포함하는 영역에서 선택적으로 개구되어 있다.
다음에, 차폐체(48)를 마스크로서 사용하여, p형 불순물을 반도체 기체(20)의 상주면에 선택적으로 주입한다.
그 후, 차폐체(48)를 제거한 후에 어닐링을 행함으로써, 주입된 불순물을 확산시킨다.
그 결과, 반도체 기체(20)의 상주면 부분에 p+ 층(15)이 선택적으로 형성된다.
다음에, 도 26에 나타낸 공정을 실행한다.
즉, 형성되어야 할 n+ 에미터층(5)에 대응하는 개구부를 가지는 차폐체(43)를 p 베이스층(4)에 형성한다.
차폐체(43)의 개구부는 차폐체(48)의 개구부와 중복하지 않도록 형성되어 있다.
그리고, 이 차폐체(43)를 마스크로서 사용하여, n형 불순물을 선택적으로 주입한다.
계속해서, 차폐체(43)를 제거한 후에 어닐링을 행함으로써, 주입된 불순물을 확산한다.
그 결과, p 베이스층(4)의 상면에 n+ 에미터층(5)이 선택적으로 형성된다.
n+ 에미터층(5)은 p 반도체층(13)의 사이드 확산영역으로부터 일정한 거리를 두고 있는 영역에만 형성된다.
그 후, 도 10∼도 17에 나타낸 공정을 실행함으로써, 장치(103)를 얻을 수 있다.
도 27은 제조방법의 별도의 일례를 나타내는 제조 공정도이다.
이 제조 방법에 있어서, 우선, 도 6∼도 9의 공정을 실행한다.
그 후, 도 27에 도시한 바와 같이, n+ 에미터층(5)을 덮는 차폐체(49)를 형성한다. 차폐체(49)는 반도체 기체(20)의 상주면의 내부에서, 즉 n+ 에미터층(5)으로 둘러싸인 p 베이스층(4)의 영역에서, 마진영역(MR)에 해당 하는 p 베이스층(4)의 영역에서, 및 셀 영역(CR)을 향하는 p 반도체층(13)의 사이드 확산영역(SD)에서 선택적으로 개구된다.
바꿔 말하면, 차폐체(49)는 다음의 공정에서 형성되는 콘택홀(CH)를 포함하는 영역에서 선택적으로 개구되어 있다.
다음에, 차폐체(49)를 마스크로서 사용하여, p형 불순물을 반도체 기체(20)의 상주면에 선택적으로 주입한다.
그 후, 차폐체(49)를 제거한 후에 어닐링을 행함으로써 주입된 불순물을 확산시킨다.
그 결과, 반도체 기체(20)의 상주면 부분에 p+층(15)이 선택적으로 형성 된다.
그 후, 도 10∼도 17에 나타낸 공정을 행함으로써, 장치(103)를 얻을 수 있다.
도 28은 제조방법의 별도의 일례를 나타내는 제조 공정도이다.
이 제조 방법예에 있어서, 우선, 도 6∼도 9의 공정을 행한다.
그 후, 도 28에 도시한 바와 같이, 다음의 공정에서 게이트 배선(GL)이 배치되는 영역을 덮는 차폐체(50)를 형성한다.
다음에, 차폐체(50)를 마스크로서 사용하여, p형 불순물을 반도체 기체(20)의 상주면에 선택적으로 주입한다.
그 후, 차폐체(50)를 제거한 후에 어닐링을 행함으로써, 주입된 불순물을 확산시킨다.
그 결과, 반도체 기체(20)의 상주면 부분에 p+층(15)이 선택적으로 형성 된다.
또, 이 제조방법에서, 주입되는 불순물의 양은 p+ 층(15)에 있어서의 p형 불순물의 농도가 n+ 에미터층(5)에 있어서의 n형 불순물의 양과 비교하여, 충분히낮게 되도록 조절된다.
이 때문에, 이미 형성되어 있는 n+ 에미터층(5)이 p형 불순물에 의해서 실질적인 영향을 받는 일은 없다.
그 후, 도 10∼도 17에 나타낸 공정을 실행함으로써, 장치(103)를 얻을 수 있다.
이상으로 예시한 4종류의 제조방법중 어느 것이라도, 장치(101, 102)의 제조방법과 같이, 퇴적 공정, 및 불순물의 주입 및 확산공정을 주로 행하는 통상의 웨이퍼 프로세스를 조합함으로써 장치(103)를 용이하게 제조할 수 있다.
특히, 도 28에 예시한 방법에서는, p형 불순물을 도입하기 위한 차폐체를 n+ 에미터층(5)과 정렬시킬 필요가 없기 때문에, 제조가 특히 용이하다.
본 발명의 제 1 관점에 따른 장치에서는, 게이트 배선의 바로 아래에 제 2 반도체층 보다도 깊은 제 3 반도체층이 형성되어 있다.
이에 따라, 장치의 내압을 높게 유지하고 있다.
더욱이, 제 2 반도체층에 인접하는 제 3 반도체층의 사이드 확산영역에 제 1 주전극이 전기적으로 접속되어 있기 때문에, 사이드 확산영역의 부근에서 발생한 애벌란쉬 전류를 갖게되는 대부분의 홀은 사이드 확산영역의 내부를 통과하여 제 1 주 전극으로 스무스하게 배출된다.
더욱이, 이 주요 경로에는 제 4 반도체층이 존재하지 않기 때문에, 홀의흐름에 의한 기생 바이폴라 트랜지스터의 도통이 억제된다.
이 때문에, RBSOA가 향상된다.
본 발명의 제 2 관점에 따른 장치에 있어서는, 사이드 확산영역에 인접하는 제 2 반도체층내의 일정한 영역인 마진영역에도 제 1 주전극이 사이드 확산영역에 접속된 것과 같이, 제 1 주전극이 접속된다.
더욱이, 마진영역에는 제 4 반도체층이 존재하지 않는다.
이 때문에, 주요 경로로부터 벗어난 소수의 홀도 제 1 주전극으로 스무스 하게 배출되고, 또한 이들의 소수의 홀에 의한 기생 바이폴라 트랜지스터의 도통도 억제된다.
그 결과, RBSOA가 더욱 향상된다.

Claims (3)

  1. 절연게이트형 반도체장치에 있어서,
    상주면과 하주면을 규정하는 반도체 기체를 구비하고,
    상기 반도체 기체는,
    상기 상주면으로 노출되는 제 1 도전형의 제 1 반도체층(3)과,
    상기 제 1 반도체층(3)의 내부에서 상기 상주면의 부분에 형성된 제 2 도전형의 제 2 반도체층(4)과,
    불순물을 선택적으로 확산하는 것에 의해, 상기 제 2 반도체층(4)보다도 깊고, 또 상기 제 2 반도체층(4)에 연결되는 동시에 그 주위를 포위하도록 상기 제 1 반도체층(3) 내부에서 상기 상주면의 부분에 형성된 상기 제2 도전형의 제3 반도체층(13)과,
    상기 제 2 반도체층(4)의 내부에서 상기 상주면의 부분에 선택적으로 형성된 상기 제 1 도전형의 제 4 반도체층(5)을 구비하고 있고,
    상기 반도체 기체에는, 상기 상주면으로 개구되는 동시에, 상기 제 4 반도체층(5)및 제 2 반도체층(4)을 관통하여 상기 제 1 반도체층(3)에 까지 달하는 홈(7)이 형성되어 있고,
    상기 절연게이트형 반도체장치는,
    상기 홈의 내벽을 덮는 전기 절연성 게이트 절연막(8)과,
    상기 반도체 기체와의 사이에 게이트 절연막(8)을 끼워서 상기 홈(7)에 매설된 게이트 전극(10)과,
    상기 제 3 반도체층(13)을 따르도록 상기 상주면 상에 절연막(16)을 개재하여 설치되고, 상기 게이트 전극(10)에 전기적으로 접속된 게이트배선(GL)과,
    상기 상주면 상에 설치되고, 상기 제 2 반도체층(4) 및 제 4 반도체층(5)에 전기적으로 접속된 제 1 주전극(11)과,
    상기 하주면 상에 설치되고, 상기 하주면에 전기적으로 접속된 제 2 주 전극(12)을 더 구비하고,
    상기 제 1 주전극(11)은 상기 제 3 반도체층(13)의 내부에서 상기 제 2 반도체층(4)에 인접하는 사이드 확산영역(SD)에도 전기적으로 접속되어 있고,
    상기 사이드 확산영역(SD)에는 상기 제 4 반도체층(5)이 형성되어 있지 않고, 또,
    상기 사이드확산영역(SD)은 단차구조를 가지지 않고, 상기 제2 반도체층(4)와의 인접부분에서 그 저부를 향하여 경사지면서 단조롭고 깊게되는 구조를 가지고 있고,
    상기 제2 반도체층(4)은 상기 사이드확산영역(SD)에 상당하는 영역을 가지지 않는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 주전극(11)은 상기 제 2 반도체층(4)의 내부에서 상기 사이드 확산영역(SD)으로부터 일정 거리이내의 영역으로해서 규정되는 마진영역(MR)에서도 전기적으로 접속되어 있고, 상기 마진영역(MR)에도 상기 제 4 반도체층(5)이 형성되어 있지 않은 것을 특징으로 하는 절연 게이트형 반도체 장치.
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