JPH07211897A - 高電圧用半導体素子 - Google Patents
高電圧用半導体素子Info
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- JPH07211897A JPH07211897A JP6337604A JP33760494A JPH07211897A JP H07211897 A JPH07211897 A JP H07211897A JP 6337604 A JP6337604 A JP 6337604A JP 33760494 A JP33760494 A JP 33760494A JP H07211897 A JPH07211897 A JP H07211897A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 表面電界の凹凸を改良し、セル間ピッチを減
少した高電圧用半導体素子を提供する。 【構成】 半導体基板１２と、前記半導体基板１２下に
形成された第１導電材料層３４と、前記基板１２上に形
成される第１導電型の半導体材料の本体１４と、開口２
９を有する第２導電材料層２８と、前記本体１４内に形
成され、Ｐ型の領域１６と、前記領域１６は、前記主表
面に伸びるチャネル部分１８を有し、前記チャネル部分
１８は、前記開口２９の外側に形成され、領域１６内に
形成されるＰ型の第１不純物領域２２と、前記領域１６
内に形成され、Ｎ型のソース領域２０，２１と、前記第
２導電性材料層２８の上に形成された絶縁材料層３０
と、前記絶縁材料層３０の上に形成され、前記第１不純
物領域２２と前記ソース領域２０，２１と導通状態に形
成された第３導電材料３２とからなる。
少した高電圧用半導体素子を提供する。 【構成】 半導体基板１２と、前記半導体基板１２下に
形成された第１導電材料層３４と、前記基板１２上に形
成される第１導電型の半導体材料の本体１４と、開口２
９を有する第２導電材料層２８と、前記本体１４内に形
成され、Ｐ型の領域１６と、前記領域１６は、前記主表
面に伸びるチャネル部分１８を有し、前記チャネル部分
１８は、前記開口２９の外側に形成され、領域１６内に
形成されるＰ型の第１不純物領域２２と、前記領域１６
内に形成され、Ｎ型のソース領域２０，２１と、前記第
２導電性材料層２８の上に形成された絶縁材料層３０
と、前記絶縁材料層３０の上に形成され、前記第１不純
物領域２２と前記ソース領域２０，２１と導通状態に形
成された第３導電材料３２とからなる。
Description
【０００１】
【産業上の利用分野】本発明は高電圧半導体素子に関
し、特に、セルピッチを減少し、素子内の固有の浮遊バ
イポーラ接合の活性化に対し電界の凹凸を増加させ、セ
ルのピッチを減少させるようなＭＯＳＦＥＴの半導体素
子に関する。特に、本発明は二重拡散金属酸化物半導体
素子（ＤＭＯＳ）と絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）に応用した技術に関する。
し、特に、セルピッチを減少し、素子内の固有の浮遊バ
イポーラ接合の活性化に対し電界の凹凸を増加させ、セ
ルのピッチを減少させるようなＭＯＳＦＥＴの半導体素
子に関する。特に、本発明は二重拡散金属酸化物半導体
素子（ＤＭＯＳ）と絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）に応用した技術に関する。
【０００２】
【従来の技術】半導体素子のある種のものにおいては、
Ｐ型とＮ型の導電型の領域を近接して持つものがある。
例えば、このようなものの例としては、ＭＯＳＦＥＴ、
ＤＭＯＳ、ＩＧＢＴ等である。これらの素子は、その製
造工程において、ある種の条件で動作する時に、トリガ
されるような好ましくないバイポーラ（２個の極性）の
影響を有し、それは、素子の浮遊ＮＰＮ（またはＰＮＰ
接合）に起因する。このような素子が高電圧で動作し、
浮遊ＮＰＮ（またはＰＮＰ）の接合が活性化すると、こ
のような素子はブレークダウンし、それにより、望まし
くない電流が流れ、破壊にいたる。
Ｐ型とＮ型の導電型の領域を近接して持つものがある。
例えば、このようなものの例としては、ＭＯＳＦＥＴ、
ＤＭＯＳ、ＩＧＢＴ等である。これらの素子は、その製
造工程において、ある種の条件で動作する時に、トリガ
されるような好ましくないバイポーラ（２個の極性）の
影響を有し、それは、素子の浮遊ＮＰＮ（またはＰＮＰ
接合）に起因する。このような素子が高電圧で動作し、
浮遊ＮＰＮ（またはＰＮＰ）の接合が活性化すると、こ
のような素子はブレークダウンし、それにより、望まし
くない電流が流れ、破壊にいたる。
【０００３】このような問題を解決するために、幾つか
の特許が存在し、これらの特許が浮遊ＮＰＮ（またはＰ
ＮＰ）接合の活性化を阻止するように、電界が凹凸を有
するような半導体素子の形成方法を開示している。言い
換えると、これらの特許で開示された技術は、浮遊バイ
ポーラの影響が現れて、素子が高電圧で、オフ状態に留
まる前に、素子の安全な動作領域を増加しようとするも
のである。例えば、この特許の一例としては、米国特許
第４８１０６６５号が挙げられる。この特許はリング上
のＮ＋ソース領域（Ｎチャネル素子に対し）の中央部分
に形成された深く拡散したＰ＋領域（主表面内に拡散さ
れる）を有するような凹凸の電界を有するＭＯＳＦＥＴ
を形成する方法を開示している。この中央部のＰ＋領域
は、この素子の浮遊ＮＰＮのエミッタ領域とベース領域
（ソースと本体）とを分離（short out）している。そ
れにより、この素子は高電圧で動作することができるよ
うになる。さらに、このソース接点は、この素子の主表
面上のＮ＋領域とＰ＋領域の両方と導通状態にあり、そ
の結果、エミッタ領域とベース領域とは主表面上で短絡
する。
の特許が存在し、これらの特許が浮遊ＮＰＮ（またはＰ
ＮＰ）接合の活性化を阻止するように、電界が凹凸を有
するような半導体素子の形成方法を開示している。言い
換えると、これらの特許で開示された技術は、浮遊バイ
ポーラの影響が現れて、素子が高電圧で、オフ状態に留
まる前に、素子の安全な動作領域を増加しようとするも
のである。例えば、この特許の一例としては、米国特許
第４８１０６６５号が挙げられる。この特許はリング上
のＮ＋ソース領域（Ｎチャネル素子に対し）の中央部分
に形成された深く拡散したＰ＋領域（主表面内に拡散さ
れる）を有するような凹凸の電界を有するＭＯＳＦＥＴ
を形成する方法を開示している。この中央部のＰ＋領域
は、この素子の浮遊ＮＰＮのエミッタ領域とベース領域
（ソースと本体）とを分離（short out）している。そ
れにより、この素子は高電圧で動作することができるよ
うになる。さらに、このソース接点は、この素子の主表
面上のＮ＋領域とＰ＋領域の両方と導通状態にあり、そ
の結果、エミッタ領域とベース領域とは主表面上で短絡
する。
【０００４】ＮチャネルＭＯＳＦＥＴ素子の電界の凹凸
が存在しない理由の１つは、この素子が高電圧で動作す
る時に、より低いゲインのソース接点の近傍にホールが
存在することである。前掲の特許は、このようなホール
をより低位の電位のソース接点から取り除くことを提案
してはいない。加えて、深く拡散したＰ＋領域を必要と
することにより、素子のセルピッチは、深く拡散したＰ
＋領域から得られた側面方向の拡散が、その素子の活性
領域内に入り込み、これにより、素子特性を劣化させる
ために、素子のピッチを減少させてしまう。
が存在しない理由の１つは、この素子が高電圧で動作す
る時に、より低いゲインのソース接点の近傍にホールが
存在することである。前掲の特許は、このようなホール
をより低位の電位のソース接点から取り除くことを提案
してはいない。加えて、深く拡散したＰ＋領域を必要と
することにより、素子のセルピッチは、深く拡散したＰ
＋領域から得られた側面方向の拡散が、その素子の活性
領域内に入り込み、これにより、素子特性を劣化させる
ために、素子のピッチを減少させてしまう。
【０００５】
【発明が解決しようとする課題】別の米国特許第４５８
７７１３号は、浮遊バイポーラ影響に対する電界の凹凸
を改善したＭＯＳＦＥＴ素子を開示している。この特許
の素子は前掲の特許の素子と同様に、リング状のソース
領域を組み込み、その補助領域を利用して、浮遊ＮＰＮ
（またはＰＮＰ）のベース領域とエミッタ領域を分離
（short out）している。しかし、この補助領域は、形
成することが難しく、かくして、この素子を実際に製造
することが不可能である。さらに、前記特許第４５８７
７１３号に開示された素子は、前掲の特許第４８１０６
６５号に開示された素子と同様に、エミッタ接点の下の
領域を横切らずに、生成されたホールをソース接点から
除去していない。そして、このエミッタの下の領域は、
十分な電圧降下を生成し、浮遊ＮＰＮのエミッタ−ベー
ス接合に順方向バイアスをかけ、これにより、浮遊ＮＰ
Ｎを活性化し、素子がオフ状態になった時に、電流を流
してしまうことにより、素子を劣化させる。そのため
に、この浮遊バイポーラの影響を活性化させないよう電
界の凹凸を維持して、セルのセルピッチを減少させるよ
うな半導体素子を提供することが好ましい。
７７１３号は、浮遊バイポーラ影響に対する電界の凹凸
を改善したＭＯＳＦＥＴ素子を開示している。この特許
の素子は前掲の特許の素子と同様に、リング状のソース
領域を組み込み、その補助領域を利用して、浮遊ＮＰＮ
（またはＰＮＰ）のベース領域とエミッタ領域を分離
（short out）している。しかし、この補助領域は、形
成することが難しく、かくして、この素子を実際に製造
することが不可能である。さらに、前記特許第４５８７
７１３号に開示された素子は、前掲の特許第４８１０６
６５号に開示された素子と同様に、エミッタ接点の下の
領域を横切らずに、生成されたホールをソース接点から
除去していない。そして、このエミッタの下の領域は、
十分な電圧降下を生成し、浮遊ＮＰＮのエミッタ−ベー
ス接合に順方向バイアスをかけ、これにより、浮遊ＮＰ
Ｎを活性化し、素子がオフ状態になった時に、電流を流
してしまうことにより、素子を劣化させる。そのため
に、この浮遊バイポーラの影響を活性化させないよう電
界の凹凸を維持して、セルのセルピッチを減少させるよ
うな半導体素子を提供することが好ましい。
【０００６】
【課題を解決するための手段】従って、本発明の目的
は、ＤＭＯＳ素子、あるいは、ＩＧＢＴ素子のような半
導体素子に対し、素子の特性を劣化せずに、浮遊バイポ
ーラの影響を阻止するような電界の凹凸を増加して、セ
ルピッチを減少するような素子を提供することである。
は、ＤＭＯＳ素子、あるいは、ＩＧＢＴ素子のような半
導体素子に対し、素子の特性を劣化せずに、浮遊バイポ
ーラの影響を阻止するような電界の凹凸を増加して、セ
ルピッチを減少するような素子を提供することである。
【０００７】
【実施例】図１−３に本発明のＮ−チャネルＤＭＯＳ素
子１０が図示されている。同図において、第１不純物Ｐ
＋領域２２は、ゲート電極２８と導通状態の部分を有す
る。この実施例においては、第１不純物Ｐ＋領域２２
は、中央の細長部分（図１の点線１２４、１２５で示し
てある）と、その両端の拡大部分（細長部分の両端で実
線３８、３９で示してある）とを有する。かくして、こ
の実施例においては、Ｎ＋ソースは、２つのソース領域
２０と２１とに分割され、一方のソース領域２０は、点
線１２４から第１不純物Ｐ＋領域２２を離れる方向に実
線１２１へ伸び、他方のソース領域２１は、点線１２５
から第１不純物Ｐ＋領域２２から離れる方向に実線１１
９に伸びる（図１）。
子１０が図示されている。同図において、第１不純物Ｐ
＋領域２２は、ゲート電極２８と導通状態の部分を有す
る。この実施例においては、第１不純物Ｐ＋領域２２
は、中央の細長部分（図１の点線１２４、１２５で示し
てある）と、その両端の拡大部分（細長部分の両端で実
線３８、３９で示してある）とを有する。かくして、こ
の実施例においては、Ｎ＋ソースは、２つのソース領域
２０と２１とに分割され、一方のソース領域２０は、点
線１２４から第１不純物Ｐ＋領域２２を離れる方向に実
線１２１へ伸び、他方のソース領域２１は、点線１２５
から第１不純物Ｐ＋領域２２から離れる方向に実線１１
９に伸びる（図１）。
【０００８】図２において、本発明のＮ−チャネルＤＭ
ＯＳ素子１０は、Ｎ＋の基板１２を有し、この基板１２
は、上部表面と底部表面とを有する。第１導電性材料層
であるドレイン領域３４が底部表面に形成されている。
Ｎ−型のシリコン材料製の本体１４が基板１２の上に形
成される。これにより、主表面１５が形成され、この主
表面１５の上にゲート絶縁（酸化物）層２６が形成され
る。第２導電材料層であるゲート電極２８がゲート絶縁
（酸化物）層２６の上に形成され、その中に形成される
ウィンドウは内側エッジ２９を有する。第１不純物領
域、すなわち、Ｐ型シリコン材料領域１６を有する領域
が本体１４内にこのウィンドウを介して形成され、第３
不純物領域と第４不純物領域はソース領域２０と２１を
形成する。このソース領域２０と２１はオーバラップ
（２５）し、第１不純物Ｐ＋領域２２がその中に形成さ
れている。チャネル部分１８が主表面１５に沿って、ゲ
ート電極２８の下に形成される。
ＯＳ素子１０は、Ｎ＋の基板１２を有し、この基板１２
は、上部表面と底部表面とを有する。第１導電性材料層
であるドレイン領域３４が底部表面に形成されている。
Ｎ−型のシリコン材料製の本体１４が基板１２の上に形
成される。これにより、主表面１５が形成され、この主
表面１５の上にゲート絶縁（酸化物）層２６が形成され
る。第２導電材料層であるゲート電極２８がゲート絶縁
（酸化物）層２６の上に形成され、その中に形成される
ウィンドウは内側エッジ２９を有する。第１不純物領
域、すなわち、Ｐ型シリコン材料領域１６を有する領域
が本体１４内にこのウィンドウを介して形成され、第３
不純物領域と第４不純物領域はソース領域２０と２１を
形成する。このソース領域２０と２１はオーバラップ
（２５）し、第１不純物Ｐ＋領域２２がその中に形成さ
れている。チャネル部分１８が主表面１５に沿って、ゲ
ート電極２８の下に形成される。
【０００９】オーバラップ領域２４、２５は、図１の点
線１２４，１２５に対応し、主表面１５に沿って伸び、
チャネル部分１８内に垂直方向に伸びる。かくして、こ
のオーバラップ領域２４、２５は、図１の実線１２４，
１２５に囲まれて、主表面１５からＰ型シリコン材料領
域１６の垂直下方に伸び、その深さはソース領域２０、
２１の深さに少なくとも等しい。このように構成するこ
とにより、２つの利点がある。まず、主表面１５上のオ
ーバラップ領域２４、２５に等しい量だけセル間ピッチ
を減少することができる。次に、このようにして増加し
たオーバラップ領域２４、２５は、この素子の浮遊ＮＰ
Ｎのエミッタ−ベース接合をさらに短くすることができ
る。かくして、素子の電界の凹凸が増加する。さらに、
オーバラップ領域２４、２５が主表面１５まで増加する
と、素子の全体のセル間ピッチは、横方向に拡散した領
域であるオーバラップ領域２４、２５の表面領域の増加
量だけ減少する。
線１２４，１２５に対応し、主表面１５に沿って伸び、
チャネル部分１８内に垂直方向に伸びる。かくして、こ
のオーバラップ領域２４、２５は、図１の実線１２４，
１２５に囲まれて、主表面１５からＰ型シリコン材料領
域１６の垂直下方に伸び、その深さはソース領域２０、
２１の深さに少なくとも等しい。このように構成するこ
とにより、２つの利点がある。まず、主表面１５上のオ
ーバラップ領域２４、２５に等しい量だけセル間ピッチ
を減少することができる。次に、このようにして増加し
たオーバラップ領域２４、２５は、この素子の浮遊ＮＰ
Ｎのエミッタ−ベース接合をさらに短くすることができ
る。かくして、素子の電界の凹凸が増加する。さらに、
オーバラップ領域２４、２５が主表面１５まで増加する
と、素子の全体のセル間ピッチは、横方向に拡散した領
域であるオーバラップ領域２４、２５の表面領域の増加
量だけ減少する。
【００１０】図１と３を参照すると、第１不純物Ｐ＋領
域２２は細長部分と拡大部分とを有する。この第１不純
物Ｐ＋領域２２の拡大部分は、ゲート電極２８の内側エ
ッジ２９を超えて伸びる（図１の点線で示す）。第１不
純物Ｐ＋領域２２がゲート電極２８の方向に伸びること
により、この素子の中に形成されたホール用の小抵抗パ
スが形成され、素子のオフ状態の間、この拡張領域が存
在しないために、ホールはソース領域２０、２１の下に
蓄積し、素子の浮遊ＮＰＮを活性化する。かくして、第
１不純物Ｐ＋領域２２のこのような形状により、生成し
たホールが低いポテンシャル領域ソース領域２０、２１
からゲート電極２８の方向に移行し、これにより、この
生成したホールをソース領域２０、２１の下から取り除
き、これにより、Ｎ−チャネルＤＭＯＳ素子１０の電界
の凹凸をさらに増加させる。
域２２は細長部分と拡大部分とを有する。この第１不純
物Ｐ＋領域２２の拡大部分は、ゲート電極２８の内側エ
ッジ２９を超えて伸びる（図１の点線で示す）。第１不
純物Ｐ＋領域２２がゲート電極２８の方向に伸びること
により、この素子の中に形成されたホール用の小抵抗パ
スが形成され、素子のオフ状態の間、この拡張領域が存
在しないために、ホールはソース領域２０、２１の下に
蓄積し、素子の浮遊ＮＰＮを活性化する。かくして、第
１不純物Ｐ＋領域２２のこのような形状により、生成し
たホールが低いポテンシャル領域ソース領域２０、２１
からゲート電極２８の方向に移行し、これにより、この
生成したホールをソース領域２０、２１の下から取り除
き、これにより、Ｎ−チャネルＤＭＯＳ素子１０の電界
の凹凸をさらに増加させる。
【００１１】本発明の素子のこの電界の凹凸は、従来技
術に比較して非常に増加しているが、それは図２に示す
ように、主表面１５上のソース領域２０、２１と第１不
純物Ｐ＋領域２２の表面領域のより大きな部分がソース
電極３２と接触しているからである。かくして、主表面
１５に沿った浮遊エミッタ−ベース接合は、従来技術に
比較して、より短縮される。
術に比較して非常に増加しているが、それは図２に示す
ように、主表面１５上のソース領域２０、２１と第１不
純物Ｐ＋領域２２の表面領域のより大きな部分がソース
電極３２と接触しているからである。かくして、主表面
１５に沿った浮遊エミッタ−ベース接合は、従来技術に
比較して、より短縮される。
【００１２】次に、図４−６に本発明の他の実施例を示
す。同図に示すように、ソース領域２０’はＣ字型の形
状しており、キーホール形状の第１不純物Ｐ＋領域２
２’を部分的に包囲している。かくして、第１不純物Ｐ
＋領域２２’は、図１の第１不純物Ｐ＋領域２２と同様
に、パッチを形成し、このパッチ内で生成されたホール
は、ソース領域２０’から離れた方向へ導かれ、図３に
示すＮ−チャネルＤＭＯＳ素子１０に堆積する。図４の
断面図を図５、６に示し、同図において、第１不純物Ｐ
＋領域２２’はゲート電極２８の方向に伸び、オーバラ
ップ領域２４’はソース領域２０’と少なくとも同じ深
さを有する。
す。同図に示すように、ソース領域２０’はＣ字型の形
状しており、キーホール形状の第１不純物Ｐ＋領域２
２’を部分的に包囲している。かくして、第１不純物Ｐ
＋領域２２’は、図１の第１不純物Ｐ＋領域２２と同様
に、パッチを形成し、このパッチ内で生成されたホール
は、ソース領域２０’から離れた方向へ導かれ、図３に
示すＮ−チャネルＤＭＯＳ素子１０に堆積する。図４の
断面図を図５、６に示し、同図において、第１不純物Ｐ
＋領域２２’はゲート電極２８の方向に伸び、オーバラ
ップ領域２４’はソース領域２０’と少なくとも同じ深
さを有する。
【００１３】図７に本発明のＩＧＢＴの形状を示す。こ
のＩＧＢＴと図１の素子との大きな相違点は、基板１２
がＰ＋基板である点である。ＩＧＢＴ素子の通常の動作
においては、ホールが基板１２により本体１４内に注入
される。過剰なホールがＩＧＢＴをラッチアップして、
この素子を制御可能にする。従って、これらホールをソ
ース領域２０、２１から取り除くことが重要である。第
１不純物Ｐ＋領域２２の形状はＩＧＢＴの特性を改良す
るのに利点があり、それはこのホールを除去することに
より、素子のラッチ電流が増加するからである。
のＩＧＢＴと図１の素子との大きな相違点は、基板１２
がＰ＋基板である点である。ＩＧＢＴ素子の通常の動作
においては、ホールが基板１２により本体１４内に注入
される。過剰なホールがＩＧＢＴをラッチアップして、
この素子を制御可能にする。従って、これらホールをソ
ース領域２０、２１から取り除くことが重要である。第
１不純物Ｐ＋領域２２の形状はＩＧＢＴの特性を改良す
るのに利点があり、それはこのホールを除去することに
より、素子のラッチ電流が増加するからである。
【００１４】次に、上記の素子の製造方法について説明
する。この実施例ではＮ−チャネル素子について説明す
るが、Ｐ−チャネル素子についても容易に実施できるこ
とが明きらかである。
する。この実施例ではＮ−チャネル素子について説明す
るが、Ｐ−チャネル素子についても容易に実施できるこ
とが明きらかである。
【００１５】このＮ−チャネルＤＭＯＳ素子１０は高濃
度にドープした基板１２を有し、この基板１２は、その
上部表面と下部表面を有し、その下部表面に沿って蒸着
等によりドレイン領域３４が形成されている。このドレ
イン領域３４は金属、好ましくはアルミ製である。ドレ
イン領域３４は図２、３、５−７には、基板１２底部表
面に形成されるよう図示しているが、ドレイン領域３４
は同様に、主表面１５の表面に形成することも可能であ
る。次に、本体１４がエピタキシャル成長でもって成長
し、主表面１５が形成される。その後、酸化物性の絶縁
層が成長し、その所望の厚さは１μｍで、この用いられ
る絶縁材料層はＳｉＯ2である。その後、酸化物を主表
面１５に沿って、ソースとゲートが形成される領域で、
エッチングで除去される。そして、ゲート絶縁（酸化
物）層２６は、その厚さは４００から１０００オングス
トロームとなる。第２導電材料層が、その後、主表面１
５の上に堆積されて、ゲート電極２８を形成し、その中
にウィンドウが形成され、素子のＰ型シリコン材料領域
１６を有する第１不純物領域がそのウィンドウを介して
形成される。第２導電材料層は、多結晶シリコン（ポリ
シリコン）で、Ｐ、Ａｓのようなドーパントを用いて、
Ｎ＋にドープされている。ゲート電極２８の厚さは０．
５μｍが好ましい。
度にドープした基板１２を有し、この基板１２は、その
上部表面と下部表面を有し、その下部表面に沿って蒸着
等によりドレイン領域３４が形成されている。このドレ
イン領域３４は金属、好ましくはアルミ製である。ドレ
イン領域３４は図２、３、５−７には、基板１２底部表
面に形成されるよう図示しているが、ドレイン領域３４
は同様に、主表面１５の表面に形成することも可能であ
る。次に、本体１４がエピタキシャル成長でもって成長
し、主表面１５が形成される。その後、酸化物性の絶縁
層が成長し、その所望の厚さは１μｍで、この用いられ
る絶縁材料層はＳｉＯ2である。その後、酸化物を主表
面１５に沿って、ソースとゲートが形成される領域で、
エッチングで除去される。そして、ゲート絶縁（酸化
物）層２６は、その厚さは４００から１０００オングス
トロームとなる。第２導電材料層が、その後、主表面１
５の上に堆積されて、ゲート電極２８を形成し、その中
にウィンドウが形成され、素子のＰ型シリコン材料領域
１６を有する第１不純物領域がそのウィンドウを介して
形成される。第２導電材料層は、多結晶シリコン（ポリ
シリコン）で、Ｐ、Ａｓのようなドーパントを用いて、
Ｎ＋にドープされている。ゲート電極２８の厚さは０．
５μｍが好ましい。
【００１６】このウィンドウはプラズマエッチングによ
り、ゲート電極２８内に形成される。そして、このウィ
ンドウの形状は図１または図４に示すようなものである
が、他の形状も本発明を実現するためには可能である。
そして、ウィンドウはゲート電極２８の内側エッジ２９
により規定される境界を有する。Ｐ型シリコン材料領域
１６を有する第１不純物領域がウィンドウを介して、次
に拡散されて、その後、素子は適当な方法により加熱処
理されて、Ｐ型シリコン材料領域１６の外側端部は、主
表面１５に沿ってゲート電極２８の下の位置まで拡散し
て、チャネル部分１８となる。
り、ゲート電極２８内に形成される。そして、このウィ
ンドウの形状は図１または図４に示すようなものである
が、他の形状も本発明を実現するためには可能である。
そして、ウィンドウはゲート電極２８の内側エッジ２９
により規定される境界を有する。Ｐ型シリコン材料領域
１６を有する第１不純物領域がウィンドウを介して、次
に拡散されて、その後、素子は適当な方法により加熱処
理されて、Ｐ型シリコン材料領域１６の外側端部は、主
表面１５に沿ってゲート電極２８の下の位置まで拡散し
て、チャネル部分１８となる。
【００１７】図１を参照すると、その後、このウィンド
ウは点線（１２４）に沿って、フォトレジスト技術を用
いてマスクされ、その結果、細長い第１不純物Ｐ＋領域
２２が露出し、残りのウィンドウ領域はこのマスクによ
りブロックされる。主表面１５上のマスクの境界は、図
２の境界４１と４３で示す。その後、第１不純物Ｐ＋領
域２２は高濃度のボロン、または他の同様な元素をドー
パントとして用いて、イオン注入される。次に、このフ
ォトレジストマスクが除去されて、他のフォトレジスト
マスクを用いて、ソース領域２０、２１にイオン注入す
る。
ウは点線（１２４）に沿って、フォトレジスト技術を用
いてマスクされ、その結果、細長い第１不純物Ｐ＋領域
２２が露出し、残りのウィンドウ領域はこのマスクによ
りブロックされる。主表面１５上のマスクの境界は、図
２の境界４１と４３で示す。その後、第１不純物Ｐ＋領
域２２は高濃度のボロン、または他の同様な元素をドー
パントとして用いて、イオン注入される。次に、このフ
ォトレジストマスクが除去されて、他のフォトレジスト
マスクを用いて、ソース領域２０、２１にイオン注入す
る。
【００１８】この素子内の浮遊ベース−エミッタ接合を
短くするために、既に形成された第１不純物Ｐ＋領域２
２をＮ＋ソース拡散からシールドするために用いられる
フォトレジストマスクは、ソース領域２０、２１をＰ＋
ソース拡散からシールドするのに用いられるマスクとは
逆のものである。言い換えると、Ｐ＋フォトレジストマ
スクとＮ＋フォトレジストマスクは両方とも図１の点線
１２４、１２５に沿って、それぞれの境界を有するが、
一方のフォトレジストマスクは、第１不純物Ｐ＋領域２
２内の拡散を許容し、ソース領域２０、２１内の拡散を
阻止する。そして、他方のフォトレジストマスクは第１
不純物Ｐ＋領域２２内の拡散を阻止しながら、ソース領
域２０、２１内の拡散を許容する。この第１不純物Ｐ＋
領域２２とソース領域２０、２１のマスク形状により、
側面方向の拡散領域は、領域２４−２５のようにオーバ
ラップする。一旦、ソース領域２０、２１が形成される
と、絶縁材料領域３０がポリシリコン製のゲート電極２
８の上に堆積される。ＳｉＯ2製の絶縁材料領域３０
は、その後、エッチングで除去されて、ウィンドウ領域
が露出する。その後、ソース電極３２がこの露出したウ
ィンドウ領域の上に、ソース領域２０、２１と第１不純
物Ｐ＋領域２２と導通状態を保ちながら堆積される。そ
して、このソース電極３２はソース電極として機能す
る。この導電性材料は、好ましくは金属、さらに好まし
い例としてはアルミである。最後に、プラズマ亜硝酸塩
製の保護層がこの素子の上に堆積される。
短くするために、既に形成された第１不純物Ｐ＋領域２
２をＮ＋ソース拡散からシールドするために用いられる
フォトレジストマスクは、ソース領域２０、２１をＰ＋
ソース拡散からシールドするのに用いられるマスクとは
逆のものである。言い換えると、Ｐ＋フォトレジストマ
スクとＮ＋フォトレジストマスクは両方とも図１の点線
１２４、１２５に沿って、それぞれの境界を有するが、
一方のフォトレジストマスクは、第１不純物Ｐ＋領域２
２内の拡散を許容し、ソース領域２０、２１内の拡散を
阻止する。そして、他方のフォトレジストマスクは第１
不純物Ｐ＋領域２２内の拡散を阻止しながら、ソース領
域２０、２１内の拡散を許容する。この第１不純物Ｐ＋
領域２２とソース領域２０、２１のマスク形状により、
側面方向の拡散領域は、領域２４−２５のようにオーバ
ラップする。一旦、ソース領域２０、２１が形成される
と、絶縁材料領域３０がポリシリコン製のゲート電極２
８の上に堆積される。ＳｉＯ2製の絶縁材料領域３０
は、その後、エッチングで除去されて、ウィンドウ領域
が露出する。その後、ソース電極３２がこの露出したウ
ィンドウ領域の上に、ソース領域２０、２１と第１不純
物Ｐ＋領域２２と導通状態を保ちながら堆積される。そ
して、このソース電極３２はソース電極として機能す
る。この導電性材料は、好ましくは金属、さらに好まし
い例としてはアルミである。最後に、プラズマ亜硝酸塩
製の保護層がこの素子の上に堆積される。
【００１９】上記の説明において、Ｐドープシリコン領
域とＮドープシリコン領域とは置き換えて形成すること
も可能であり、さらに、第１不純物Ｐ＋領域２２とソー
ス領域２０、２１の他の形状を形成することも当業者に
は容易である。
域とＮドープシリコン領域とは置き換えて形成すること
も可能であり、さらに、第１不純物Ｐ＋領域２２とソー
ス領域２０、２１の他の形状を形成することも当業者に
は容易である。
【００２０】
【発明の効果】以上述べたように、本発明の構成の半導
体素子は、電界の凹凸を増加させ、セル間のピッチを減
少することができる。
体素子は、電界の凹凸を増加させ、セル間のピッチを減
少することができる。
【図１】ソース電極と酸化物層を取り除いた状態の本発
明の一実施例によるＤＭＯＳ上面図。
明の一実施例によるＤＭＯＳ上面図。
【図２】図１の線２−２に沿ったソース電極と酸化物層
を含んだ状態の断面図。
を含んだ状態の断面図。
【図３】図１の線３−３に沿ったソース電極と酸化物層
を含んだ状態の断面図。
を含んだ状態の断面図。
【図４】ソース電極と酸化物層を取り除いた状態の本発
明の他の実施例によるＤＭＯＳ上面図。
明の他の実施例によるＤＭＯＳ上面図。
【図５】図４の線５−５に沿ったソース電極と酸化物層
を含んだ状態の断面図。
を含んだ状態の断面図。
【図６】図１の線６−６に沿ったソース電極と酸化物層
を含んだ状態の断面図。
を含んだ状態の断面図。
【図７】ソース電極と酸化物層を含んだ状態の本発明の
一実施例によるＩＧＢＴ断面図。
一実施例によるＩＧＢＴ断面図。
１０ Ｎ−チャネルＤＭＯＳ素子 １２ 基板 １５ 主表面 １６ Ｐ型シリコン材料領域 １８ チャネル部分 ２０、２１ ソース領域 ２２ 第１不純物Ｐ＋領域 ２４、２５ オーバラップ領域 ２６ ゲート絶縁（酸化物）層 ２８ ゲート電極 ２９ 内側エッジ ３０ 絶縁材料領域 ３２ ソース電極 ３４ ドレイン電極 ３８、３９ 実線 ４１、４３ 境界 １２４、１２５ 点線
Claims (5)
- 【請求項１】 （Ａ）第１導電型（Ｎ）で第１ドーピン
グ濃度の半導体基板（１２）と、 （Ｂ）前記半導体基板（１２）と導通状態に形成された
第１導電材料層（３４）と、 （Ｃ）前記基板（１２）上に形成され、主表面（１５）
を規定する第１導電型で、前記第１ドーピング濃度以下
の濃度の半導体材料の本体（１４）と、 （Ｄ）前記主表面（１５）上に形成され、そこに開口
（２９）を規定する第２導電材料層（２８）と、 （Ｅ）前記本体（１４）内に形成され、第２導電型
（Ｐ）で、第２ドーピング濃度の領域（１６）と、前記
領域（１６）は、前記主表面に伸びるチャネル部分（１
８）を有し、前記チャネル部分（１８）は、前記開口
（２９）の外側に形成され、前記第２導電材料層（２
８）とゲート酸化物層（２６）を介して対向しており、 （Ｆ）第２導電型（Ｐ）で、前記領域（１６）よりも高
濃度のドーピング濃度を有し、前記領域（１６）内に形
成され、前記主表面（１５）から所定の深さと表面領域
を有する第１不純物領域（２２）と、 （Ｇ）前記領域（１６）内に形成され、第１導電型
（Ｎ）で、前記本体（１４）のドーピング濃度以上のド
ーピング濃度で、所定の深さを有するソース領域（２０
または２１）と、 前記ソース領域（２０または２１）は、前記チャネル部
分（１８）と接触する部分を有し、 （Ｈ）前記第２導電性材料層（２８）の上に形成された
絶縁材料層（３０）と、 （Ｉ）前記絶縁材料層（３０）の上に形成され、前記第
１不純物領域（２２）と前記ソース領域（２０または２
１）と導通状態に形成された第３導電材料（３２）とか
らなることを特徴とする高電圧用半導体素子。 - 【請求項２】 前記第ソース領域（２０または２１）の
所定の深さは、前記第１不純物領域（２２）の所定の深
さと少なくとも同じ深さであることを特徴とする請求項
１の半導体素子。 - 【請求項３】 （Ａ）第１導電型（Ｎ）で第１ドーピン
グ濃度の半導体基板（１２）と、 （Ｂ）前記半導体基板（１２）と導通状態に形成された
第１導電材料層（３４）と、 （Ｃ）前記基板（１２）上に形成され、主表面（１５）
を規定する第１導電型で、前記第１ドーピング濃度以下
の濃度の半導体材料の本体（１４）と、 （Ｄ）前記主表面（１５）上に形成され、そこに開口
（２９）を規定する第２導電材料層（２８）と、 （Ｅ）前記本体（１４）内に形成され、第２導電型
（Ｐ）で、第２ドーピング濃度の領域（１６）と、前記
領域（１６）は、前記主表面に伸びるチャネル部分（１
８）を有し、前記チャネル部分（１８）は、前記開口
（２９）の外側に形成され、前記第２導電材料層（２
８）とゲート酸化物層（２６）を介して対向しており、 （Ｆ）第２導電型（Ｐ）で、前記領域（１６）よりも高
濃度のドーピング濃度を有し、前記領域（１６）内に形
成され、前記主表面（１５）から所定の深さと表面領域
を有する第１不純物領域（２２）と、 （Ｇ）前記領域（１６）内で第１不純物領域（２２）の
周囲に形成され、第１導電型（Ｎ）で、前記本体（１
４）のドーピング濃度以上のドーピング濃度で、所定の
深さを有するソース領域（２０、２１）と、 前記ソース領域（２０，２１）は、前記第１不純物領域
（２２）の前記チャネル部分（１８）と接触する部分を
有し、 （Ｈ）前記第２導電性材料層（２８）の上に形成された
絶縁材料層（３０）と、 （Ｉ）前記絶縁材料層（３０）の上に形成され、前記第
１不純物領域（２２）と前記ソース領域（２０，２１）
導通状態に形成された第３導電材料（３２）とからなる
ことを特徴とする高電圧用半導体素子。 - 【請求項４】 前記第１不純物領域（２２）は、中央部
分に細長部分（１２４，１２５）とその両端に拡大部分
（３９）とを有し、 前記ソース領域（２０、２１）は、前記中央部分側およ
び前記第１不純物領域の細長部分の何れかの上に形成さ
れ、 前記チャネル部分と導通状態にある前記第１不純物領域
の部分は、前記拡大部分であることを特徴とする請求項
３の半導体素子。 - 【請求項５】 前記拡大部分は２個有り、その内の１つ
の拡大部分は、前記拡大部分の一端に配置され、他の１
つの拡大部分は前記拡大部分の他端に配置されることを
特徴とする請求項４の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17494193A | 1993-12-28 | 1993-12-28 | |
| US174941 | 1993-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211897A true JPH07211897A (ja) | 1995-08-11 |
Family
ID=22638153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6337604A Pending JPH07211897A (ja) | 1993-12-28 | 1994-12-28 | 高電圧用半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5541429A (ja) |
| EP (1) | EP0661755A1 (ja) |
| JP (1) | JPH07211897A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2654607B2 (ja) * | 1994-09-22 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6740573B2 (en) * | 1995-02-17 | 2004-05-25 | Micron Technology, Inc. | Method for forming an integrated circuit interconnect using a dual poly process |
| US5777362A (en) * | 1995-06-07 | 1998-07-07 | Harris Corporation | High efficiency quasi-vertical DMOS in CMOS or BICMOS process |
| JP3528420B2 (ja) * | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP3692684B2 (ja) | 1997-02-17 | 2005-09-07 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US6303961B1 (en) | 1998-04-29 | 2001-10-16 | Aqere Systems Guardian Corp. | Complementary semiconductor devices |
| US6346726B1 (en) * | 1998-11-09 | 2002-02-12 | International Rectifier Corp. | Low voltage MOSFET power device having a minimum figure of merit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
| US4639762A (en) * | 1984-04-30 | 1987-01-27 | Rca Corporation | MOSFET with reduced bipolar effects |
| US4639754A (en) * | 1985-02-25 | 1987-01-27 | Rca Corporation | Vertical MOSFET with diminished bipolar effects |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| EP0229362B1 (en) * | 1986-01-10 | 1993-03-17 | General Electric Company | Semiconductor device and method of fabrication |
| JPH07120794B2 (ja) * | 1986-07-09 | 1995-12-20 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH0834311B2 (ja) * | 1987-06-10 | 1996-03-29 | 日本電装株式会社 | 半導体装置の製造方法 |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| EP0416805B1 (en) * | 1989-08-30 | 1996-11-20 | Siliconix, Inc. | Transistor with voltage clamp |
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US5182222A (en) * | 1991-06-26 | 1993-01-26 | Texas Instruments Incorporated | Process for manufacturing a DMOS transistor |
-
1994
- 1994-12-09 EP EP94309175A patent/EP0661755A1/en not_active Withdrawn
- 1994-12-28 JP JP6337604A patent/JPH07211897A/ja active Pending
-
1995
- 1995-06-27 US US08/495,292 patent/US5541429A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661755A1 (en) | 1995-07-05 |
| US5541429A (en) | 1996-07-30 |
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