WO2019012875A1 - 半導体装置の製造方法 - Google Patents

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semiconductor substrate
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resist protective
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吉村　尚
博 瀧下
宮原　清一
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富士電機株式会社
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Definitions

  • the present invention relates to a method of manufacturing a semiconductor device.
  • the front surface of the semiconductor wafer is protected by a resist film, and the back surface of the semiconductor wafer is protected. It is known to perform each process for forming a diffusion region in a layer (see, for example, Patent Documents 1 and 2 below). Further, in forming a diffusion region in the surface layer on the back surface of a semiconductor wafer, it is known to activate the impurity ion-implanted on the back surface of the semiconductor wafer by heat treatment by laser annealing (for example, Patent Documents 1 to 3 below) reference.).
  • FIG. 15 is a flowchart showing an outline of a conventional method of manufacturing a semiconductor device.
  • a diffusion region such as ap + -type anode region is formed on the front surface side of the semiconductor wafer (step S101).
  • a front surface electrode electrically connected to the p + -type anode region is formed on the front surface of the semiconductor wafer (step S102).
  • a passivation film such as a polyimide protective film is formed to cover the edge termination area in each area to be a semiconductor chip (step S103).
  • a resist protective film covering the surface electrode and the polyimide protective film is formed, and the front surface of the semiconductor wafer is protected by the resist protective film (step S104).
  • a protective tape hereinafter, referred to as a BG tape
  • BG Back Grinding
  • the semiconductor wafer is ground from the back side (back side grinding) to reduce the thickness of the semiconductor wafer (step S106).
  • the BG tape is peeled off (step S107).
  • a diffusion region such as an n + -type cathode region is formed by ion implantation on the back surface side of the semiconductor wafer after grinding (step S108).
  • a laser is irradiated from the back surface of the semiconductor wafer to heat the surface layer on the back surface of the semiconductor wafer (laser annealing), thereby activating the impurity implanted in step S108 (step S109).
  • the resist protective film on the front surface of the semiconductor wafer is removed (step S110).
  • a back surface electrode electrically connected to the n + -type cathode region is formed on the back surface of the semiconductor wafer (step S111). Thereafter, the semiconductor wafer is cut and separated into chips, whereby a conventional semiconductor device is completed.
  • the laser annealing (step S109) of the above-described conventional semiconductor device manufacturing method heats one main surface (here, the back surface) of the semiconductor wafer at a high temperature for a short time.
  • the temperature of the other main surface (here, the front surface) of the semiconductor wafer not irradiated with the laser can be maintained low. Therefore, the resist protective film protecting the other main surface of the semiconductor wafer was not adversely affected by the heat generated by the laser annealing on the one main surface of the semiconductor wafer.
  • the temperature of the other principal surface of the semiconductor wafer not irradiated with the laser also increases when performing laser annealing on one principal surface of the semiconductor wafer.
  • the resist protective film on the other main surface of the semiconductor wafer is degraded or peeled off, and the shape thereof is deformed.
  • Such a problem that occurs in the resist protective film appears notably because the irradiation energy and the number of times of laser irradiation increase as the diffusion region for impurity activation by laser annealing is formed deeper from the laser irradiation surface.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device which can suppress peeling and deformation.
  • the method for manufacturing a semiconductor device has the following features. First, a first formation step of forming an element structure on the front surface of the semiconductor substrate is performed. Next, a resist protective film is formed on the front surface of the semiconductor substrate, and a second forming step of protecting the element structure with the resist protective film is performed. Next, a third formation process is performed in which an impurity is introduced from the back surface of the semiconductor substrate to form a diffusion region on the back surface side of the semiconductor substrate. Next, a laser annealing process is performed to activate the impurities by irradiating a laser from the back surface of the semiconductor substrate to heat the back surface side of the semiconductor substrate.
  • the removal process of removing the said resist protective film is performed. Furthermore, before the laser annealing step, a baking step of evaporating the water in the resist protective film by heating the resist protective film at a temperature of 100 ° C. or more is performed.
  • the baking step is performed after the third forming step in the above-described invention.
  • the resist protective film is heated at a temperature lower than the heat resistance temperature of the resist protective film.
  • the resist protective film is heated at a temperature of 200 ° C. or less in the baking step.
  • the semiconductor substrate is further ground from the back surface before the third forming step after the second forming step, and the semiconductor substrate is Perform a thinning process to reduce the thickness of In the third forming step, the impurity is introduced from the back surface of the semiconductor substrate after grinding.
  • a resist is applied to the front surface of the semiconductor substrate to form the resist protective film. I do.
  • a pre-baking step of heating the resist protective film to evaporate the solvent in the resist protective film is performed.
  • the heating of the resist protective film in the baking step is performed under the same conditions as the heating of the resist protective film in the prebaking step. I assume.
  • a protective tape is attached to the entire upper surface of the resist protective film.
  • the step of flattening the protective tape is performed.
  • the semiconductor substrate is ground from the back surface to reduce the thickness of the semiconductor substrate.
  • the protective tape is peeled off before the baking step.
  • the resist protective film on the front surface of the semiconductor substrate is heated at the time of laser annealing on the back surface of the semiconductor substrate, moisture which is bumped by this heat is substantially contained in the resist protective film. not exist. For this reason, at the time of laser annealing on the back surface of the semiconductor substrate, it is possible to suppress the deterioration of the resist protective film and the inclusion of air bubbles in the resist protective film.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2A is a flowchart schematically illustrating a method of manufacturing a semiconductor device according to the first embodiment (part 1).
  • FIG. 2B is a flowchart schematically illustrating a method of manufacturing a semiconductor device according to the first embodiment (part 2).
  • FIG. 3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2A is a flowchart schematically illustrating a method of manufacturing
  • FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9 is a cross-sectional view showing another example of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the third embodiment.
  • FIG. 13 is a table showing the effects of prebaking the resist protective film by the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 14 is a chart showing the effect of prebaking the resist protective film by the method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 15 is a flowchart showing an outline of a conventional method of manufacturing a semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment shown in FIG. 1 is a floating (electrically floating) p-type at a position deeper than the n + -type cathode region 3 from the back surface of the n ⁇ -type semiconductor substrate (semiconductor chip) 10.
  • 6 is an FWD (reflux diode) having a region 4;
  • the p + -type anode region 2 is selectively provided in the surface layer of the front surface of the n ⁇ -type semiconductor substrate 10 to be the n ⁇ -type drift region 1. There is.
  • the p + -type anode region 2 is provided, for example, on the entire surface of the semiconductor substrate 10 in the active region 11.
  • the p + -type anode region 2 may extend from the active region 11 to the edge termination region 12.
  • a plurality of unit cells may be arranged adjacent to the active region 11.
  • the active region 11 is a region through which a main current flows when the element (FWD) is on, and is a region exposed to the opening of the polyimide protective film 8.
  • the edge termination region 12 is a region between the active region 11 and the side surface of the semiconductor substrate 10, and relaxes the electric field on the front surface side of the n ⁇ type drift region 1 to maintain the withstand voltage (withstand voltage).
  • Area for The breakdown voltage is a limit voltage at which the device does not malfunction or break down.
  • a pressure-resistant structure in which a guard ring, a field plate, and a resurf are combined is disposed.
  • n + -type cathode region 3 is provided on the surface layer on the back surface of the semiconductor substrate 10 from the active region 11 to the edge termination region 12.
  • the p-type region 4 is selectively provided at a position deeper than the n + -type cathode region 3 from the back surface of the semiconductor substrate 10.
  • a plurality of p-type regions 4 are arranged at predetermined intervals in a direction parallel to the back surface of the semiconductor substrate 10.
  • the p-type region 4 is disposed apart from the back surface electrode 9 described later, and is floating (electrically floating).
  • the p-type region 4 may be in contact with the n + -type cathode region 3.
  • a portion of the semiconductor substrate 10 other than the p + -type anode region 2, the n + -type cathode region 3 and the p-type region 4 is an n ⁇ -type drift region 1.
  • an n type field stop (FS: Field Stop) region 5 is provided inside the n ⁇ type drift region 1.
  • the n-type FS region 5 is disposed closer to the n + -type cathode region 3.
  • the n-type FS region 5 is disposed at a position deeper than the p-type region 4 from the back surface of the semiconductor substrate 10.
  • the n-type FS region 5 may be in contact with the n + -type cathode region 3 or the p-type region 4.
  • the n-type FS region 5 is a hydrogen donor layer containing hydrogen atoms formed by ionizing (donorizing) hydrogen atoms introduced into the semiconductor substrate 10 by proton (H + ) injection.
  • the n-type FS region 5 shows a peak value (maximum value) of the impurity concentration higher than the impurity concentration of the semiconductor substrate 10 at the depth position of the range Rp of proton implantation.
  • a plurality of n-type FS regions 5 may be arranged at different depths from the back surface of the semiconductor substrate 10. In this case, the peak of the impurity concentration of each n-type FS region 5 is located at a position distant from the other n-type FS region 5 (hereinafter referred to as peak position).
  • an n-type FS region 5 is disposed apart from the p-type region 4 and four n-type FS regions 5 are disposed, and reference numerals 5a to 5d are attached in order from the back surface side of the semiconductor substrate 10 The same applies to 10 to 12).
  • Each of the n-type FS regions 5a to 5d is formed from the back surface of the semiconductor substrate 10 by proton implantation with a different range Rp.
  • n - -type drift region 1 whole uniformly electron beam (EB: Electron Beam) to crystal defects may be introduced by irradiation, n - the cathode-side portion 1a of the type drift region 1 a helium (He) injection Crystal defects may be introduced by In FIG. 1, the portion 1a on the cathode side of the n ⁇ -type drift region 1 into which crystal defects have been introduced by helium injection is hatched thinner than the n-type FS region 5 (the same applies to FIGS. 10 and 12).
  • EB Electron Beam
  • He helium
  • Interlayer insulating film 6 covers the front surface of semiconductor substrate 10 in edge termination region 12.
  • the front surface (that is, the p + -type anode region 2) of the semiconductor substrate 10 in the active region 11 is exposed to the contact hole 6 a which is an opening of the interlayer insulating film 6.
  • the surface electrode 7 is disposed so as to fill the contact hole 6 a, is in contact with the p + -type anode region 2, and is electrically connected to the p + -type anode region 2. That is, the surface electrode 7 functions as an anode electrode.
  • the surface electrode 7 may extend on the interlayer insulating film 6.
  • the polyimide protective film 8 covers the end of the surface electrode 7 and the interlayer insulating film 6 in the edge termination region 12.
  • the polyimide protective film 8 is a passivation film that protects the semiconductor chip from the penetration of mechanical stress and impurities.
  • the interlayer insulating film 6 and the polyimide protective film 8 surround the periphery of the active region 11.
  • Backside electrode 9 is provided on the entire back surface of the semiconductor substrate 10 in contact with the n + -type cathode region 3 is electrically connected to the n + -type cathode region 3. That is, the back surface electrode 9 functions as a cathode electrode.
  • FIGS. 3 to 8 are cross-sectional views showing the semiconductor device according to the first embodiment in the process of being manufactured.
  • the diffusion region such as the p + -type anode region 2 on the front surface side of the semiconductor substrate 10 is not shown.
  • the interlayer insulating film 6 and the surface electrode 7 on the front surface of the semiconductor substrate 10 are illustrated by one layer 21.
  • n - the type drift region 1 n - providing a semiconductor substrate (semiconductor wafer) 10 of the mold.
  • step S1 a diffusion region to be the p + -type anode region 2 is formed by ion implantation (step S1).
  • step S1 a withstand voltage structure such as a guard ring (p-type region) may be formed in the edge termination region 12, for example.
  • the front surface of the semiconductor substrate 10 is covered with the interlayer insulating film 6.
  • a portion of the interlayer insulating film 6 corresponding to the active region 11 is removed to form a contact hole 6a, and the p + -type anode region 2 is exposed in the contact hole 6a.
  • the surface electrode 7 is formed on the front surface of the semiconductor substrate 10 and the interlayer insulating film 6 so as to be embedded in the contact hole 6a (step S2).
  • the surface electrode 7 is patterned to leave a portion of the surface electrode 7 extending from the inside of the contact hole 6 a onto the interlayer insulating film 6.
  • a polyimide protective film 8 covering the edge termination area 12 is formed on the front surface (on the interlayer insulating film 6) of the semiconductor substrate 10 (step S3).
  • the polyimide protective film 8 protrudes from the surface electrode 7 (corresponding to the layer 21 in FIG. 3) on the front surface of the semiconductor substrate 10 at a predetermined height h. For this reason, unevenness is generated on the front surface of the semiconductor substrate 10 by the surface electrode 7 and the polyimide protective film 8 (see FIG. 3).
  • a resist protective film 22 is formed on the front surface of the semiconductor substrate 10 by a general method, and the front surface of the semiconductor substrate 10 (the surface of the surface electrode 7 and the polyimide protective film 8) ) Is protected (step S4). Irregularities corresponding to the irregularities of the surface electrode 7 and the polyimide protective film 8 are generated on the surface of the resist protective film 22.
  • the conditions of the heat treatment (pre-baking) for evaporating the solvent contained in the resist protective film 22 may be, for example, about 30 minutes at about 150 ° C., or about 60 minutes at about 150 ° C. It may be.
  • the reason why the front surface of the semiconductor substrate 10 is protected by the resist protective film 22 is that components of the manufacturing apparatus are in contact with the front surface of the semiconductor substrate 10 in a later step (holding the semiconductor substrate 10 with a transport hand, stage When the semiconductor substrate 10 is placed on the semiconductor substrate 10), the front surface of the semiconductor substrate 10 is contaminated.
  • the resist protective film 22 has a function to prevent the front surface of the semiconductor substrate 10 from being contaminated, scratched or damaged in a process performed after peeling off a BG tape 23 described later from the front surface of the semiconductor substrate 10. Have.
  • the thickness of the resist protective film 22 is preferably a thickness that can completely cover the surface electrode 7 and the polyimide protective film 8, and may be, for example, 1 ⁇ m or more, and practically 3 ⁇ m or more. Is preferred. Further, as the thickness of the resist protective film 22 is increased, the protective function of the front surface of the semiconductor substrate 10 by the resist protective film 22 can be improved, but it is preferable, but the amount of applied resist and the prebake time increase. The cost increases due to the need for a special coating device or peeling device. Therefore, the upper limit of the thickness of the resist protective film 22 is preferably about 50 ⁇ m in consideration of the cost.
  • a back grind (BG) tape 23 is attached to the front surface (the surface of the resist protective film 22) of the semiconductor substrate 10 (step S5).
  • irregularities are generated on the surface of the BG tape 23 in accordance with the irregularities of the surface electrode 7 and the polyimide protective film 8 (see FIG. 4).
  • the BG tape 23 is ground, for example, to remove the surface layer of the BG tape 23, thereby flattening the surface of the BG tape 23 (step S6: see FIG. 5).
  • the back surface of the semiconductor substrate 10 has a corrugated shape according to the unevenness of the front surface of the semiconductor substrate 10 when the back surface of the semiconductor substrate 10 described later is ground. It is possible to prevent the semiconductor substrate 10 from being cracked.
  • the BG tape 23 is a pressure-sensitive adhesive tape having a two-layer structure of at least a pressure-sensitive adhesive layer and a base material layer, and is attached to the resist protective film 22 by using, for example, self-adhesiveness of the pressure-sensitive adhesive layer.
  • the BG tape 23 protects the front surface of the semiconductor substrate 10 at the time of back grinding (back grinding) of the semiconductor substrate 10 described later, and grinding dust at the time of back grinding of the semiconductor substrate 10 or between the grindstone and the grinding surface
  • the front surface of the semiconductor substrate 10 is prevented from being soiled by water (hereinafter referred to as grinding water) or the like supplied.
  • the thickness of the BG tape 23 is preferably as large as possible, but as it becomes thicker as it becomes thicker, it may be, for example, about 50 ⁇ m to 300 ⁇ m in consideration of cost.
  • the semiconductor substrate 10 is ground (rear surface grinding) from the rear surface side to the position of the product thickness t used as a semiconductor device (step S7: see FIG. 6).
  • the BG tape 23 is peeled off to expose the surface (surface of the resist protective film 22) not contaminated with grinding dust or grinding water on the front surface of the semiconductor substrate 10 (step S8).
  • the carrying-in of dust such as grinding dust of the semiconductor substrate 10 in the subsequent steps (for example, the ion implantation step and the laser annealing step).
  • a diffusion region to be the n + -type cathode region 3 is formed in the surface layer of the back surface 10a of the semiconductor substrate 10 after grinding by ion implantation of n-type impurities (step S9).
  • a resist mask (not shown) is formed in which a portion corresponding to the formation region of the floating p-type region 4 is opened (step S10).
  • p-type impurities are ion-implanted using this resist mask as a mask to form a diffusion region to be a floating p-type region 4 at a position deeper than the back surface 10 a of the semiconductor substrate 10 than the n + -type cathode region 3 Step S11). Then, the resist mask used to form the p-type region 4 is removed.
  • the resist protective film 22 absorbs the cleaning water (H 2 O) used in the cleaning process of the substrate 10.
  • the amount of water in the resist protective film 22 returns to about the same amount as the amount of solvent contained in the resist protective film 22 before prebaking performed during the process of step S4.
  • a heat treatment (bake) for evaporating water in the resist protective film 22 is performed immediately before laser annealing described later (step S12: see FIG. 7).
  • the resist protective film 22 after baking is indicated by reference numeral 22 '.
  • Reference numeral 24 denotes a heat treatment furnace for baking the resist protective film 22.
  • the baking temperature of the resist protective film 22 is equal to or higher than the boiling point (100 ° C.) of water and less than the heat resistant temperature of the resist protective film 22.
  • the heat resistance temperature of the resist protective film 22 varies depending on the composition of the resist protective film 22, but specifically, the baking temperature of the resist protective film 22 may be, for example, about 100 ° C. or more and 200 ° C. or less.
  • the baking time of the resist protective film 22 may be, for example, about 1 minute to 2 hours, and preferably about 30 minutes to 60 minutes. By setting the baking time of the resist protective film 22 to 2 hours or less, an increase in cost can be suppressed and productivity can be improved.
  • the baking time of the resist protective film 22 can be shortened by using an expensive baking furnace (heat treatment furnace) having high temperature controllability.
  • the atmosphere for baking the resist protective film 22 may be any atmosphere other than a high humidity atmosphere, and may be an air atmosphere (no gas supply), an oxygen (O 2 ) atmosphere, or an inert atmosphere such as argon (Ar). It may be a gas atmosphere.
  • the baking of the resist protective film 22 and the prebaking of the resist protective film 22 performed in step S4 may be performed under the same conditions. When the baking of the resist protective film 22 is performed for a long time near the heat resistance temperature of the resist protective film 22, the resist protective film 22 is deteriorated and hardly peeled off. For this reason, it is preferable to set the baking temperature and baking time of the resist protective film 22 on the conditions to such an extent that the resist protective film 22 does not deteriorate.
  • the surface layer of the back surface 10 a of the semiconductor substrate 10 is heated (laser annealing) by irradiating the laser 25 from the back surface 10 a of the semiconductor substrate 10 to activate the impurities ion-implanted in steps S 9 and S 11 ( Step S13: See FIG. 8). That is, only the surface layer on the back surface 10 a of the semiconductor substrate 10 is heated by this laser annealing, and only the n + -type cathode region 3 and the p-type region 4 on the back surface 10 a side of the semiconductor substrate 10 are activated.
  • the temperature on the back surface 10 a side of the semiconductor substrate 10 rises to about 1200 ° C. to 3000 ° C. Therefore, as the product thickness t of the semiconductor substrate 10 is smaller, the temperature on the front surface side of the semiconductor substrate 10 is higher, and the resist protective film 22 on the front surface of the semiconductor substrate 10 is heated.
  • the resist protective film moisture in the resist protective film is bumped in the conventional method for manufacturing a semiconductor device (see FIG. 15). This causes problems such as deterioration of the resist protective film and generation of bubbles in the resist protective film caused by foaming of the resist protective film.
  • the resist protective film 22 by baking the resist protective film 22 before laser annealing on the back surface 10 a of the semiconductor substrate 10, the resist from the time after the pre-baking of the resist protective film 22 to the time before the laser annealing The water absorbed in the protective film 22 is evaporated. Since substantially no moisture is present in the resist protective film 22 'after baking, even if the resist protective film 22' is heated in subsequent laser annealing on the back surface 10a of the semiconductor substrate 10, deterioration of the resist protective film 22 ' Also, the generation of air bubbles in the resist protective film 22 'is suppressed.
  • the laser 25 is scanned parallel to, for example, the back surface 10a of the semiconductor substrate 10, and irradiated at an overlap ratio of 50% or more (ratio of the area of the overlapping portion of the laser 25). It is also good. That is, the laser 25 may be irradiated on each section obtained by dividing the back surface 10a of the semiconductor substrate 10 in a lattice shape twice or more each (total four times or more).
  • the laser 25 may be, for example, the second harmonic (wavelength: 537 nm) of YAG2 ⁇ (YAG (Yttrium Aluminum Garnet) laser) or the second harmonic (wavelength: 532 nm) of YLF (Yttrium Lithium Fluoride: YLiF 4 ) laser. It is also good.
  • the pulse width of the laser 25 may be, for example, about 100 ns or more and 300 ns or less in half width.
  • the energy density of the laser 25 may be two irradiations of 1.6 J / cm 2 or more and 2.0 J / cm 2 or less with a delay time of 100 ns or more and 500 ns or less.
  • the frequency of the laser 25 may be, for example, about 1 kHz to 3 kHz.
  • step S14 hydrogen atoms are introduced into the semiconductor substrate 10 by proton injection from the back surface 10a of the semiconductor substrate 10 to a position deeper than the p-type region 4 (step S14).
  • step S14 proton injection may be repeatedly performed at a plurality of stages (a plurality of times) with different ranges Rp.
  • step S15 the resist protective film 22 'on the front surface of the semiconductor substrate 10 is removed by, for example, a solution treatment with a chemical solution, an ashing treatment, or the like.
  • step S16 hydrogen atoms introduced into the semiconductor substrate 10 in step S14 are ionized (donated) by heat treatment (hereinafter referred to as proton annealing) (step S16).
  • proton annealing n-type FS regions 5 (5a to 5d) which are hydrogen donor layers are formed at the depth position of the range Rp of proton implantation.
  • helium is injected from the back surface 10 a of the semiconductor substrate 10 to introduce a crystal defect in the portion 1 a on the cathode side of the n ⁇ -type drift region 1 (step S 17).
  • an electron beam is irradiated from the front or back surface 10 a of the semiconductor substrate 10 to introduce crystal defects (for example, point defects) into the n ⁇ -type drift region 1 (step S 18).
  • the semiconductor substrate 10 is heated (hereinafter referred to as electron beam annealing), and the amount of crystal defects in the n ⁇ -type drift region 1 is adjusted (step S19).
  • Electron beam annealing may not be performed if the amount of crystal defects formed inside the n ⁇ -type drift region 1 by helium injection and electron beam irradiation is appropriate.
  • the back surface electrode 9 electrically connected to the n + -type cathode region 3 is formed on the back surface 10a of the semiconductor substrate 10 (step S20). Thereafter, the semiconductor substrate 10 is cut (diced) into chips, and the FWD of FIG. 1 is completed.
  • FIG. 9 is a cross-sectional view showing another example of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • the FWD shown in FIG. 9 differs from the FWD shown in FIG. 1 in that the n-type FS region 5 and the p-type region 4 are not provided and that the n ⁇ -type drift region 1 is not implanted with helium.
  • steps S11, S14, S16, and S17 are omitted in the method of manufacturing a semiconductor device according to the first embodiment described above (see FIGS. 2A and 2B).
  • steps S11, S14, S16, and S17 are omitted in the method of manufacturing a semiconductor device according to the first embodiment described above (see FIGS. 2A and 2B).
  • only the n + -type cathode region 3 may be activated.
  • FIG. 10 is a cross-sectional view showing another example of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment.
  • the FWD shown in FIG. 10 has a p-type cathode region 15 in the n + -type cathode region 3 and a p impurity concentration lower than that of the p + -type anode region 2 in place of the p + -type anode region 2 in FIG. This is different from the FWD shown in FIG. 1 in that the mold anode region 16 is provided.
  • the portion of the semiconductor substrate 10 other than the p-type anode region 16, the n + -type cathode region 3 and the p-type cathode region 15 is an n ⁇ -type drift region 1.
  • the p-type cathode region 15 is provided in parallel to the n + -type cathode region 3 in a direction parallel to the back surface of the semiconductor substrate 10 in the surface layer on the back surface of the semiconductor substrate 10 and in contact with the n ⁇ -type drift region 1.
  • the p-type cathode region 15 is provided from the back surface of the semiconductor substrate 10 at the same depth as, for example, the n + -type cathode region 3.
  • the back surface electrode 9 is in contact with the n + -type cathode region 3 and the p-type cathode region 15, and is electrically connected to the n + -type cathode region 3 and the p-type cathode region 15.
  • the impurity concentration at the time of forming the anode region in step S1 is lowered to p-type.
  • An anode region 16 is formed.
  • the diffusion region of the n + -type cathode region 3 and the diffusion region of the p-type cathode region 15 are formed.
  • the n + -type cathode region 3 and the p-type cathode region 15 may be activated in the laser annealing in step S13.
  • the resist protection film for protecting the front surface of the semiconductor substrate is baked to protect the resist Evaporate the water in the membrane.
  • the resist protective film on the front surface of the semiconductor substrate is heated at the time of laser annealing on the back surface of the semiconductor substrate, substantially no water bumped by this heat is present in the resist protective film. Therefore, even if the product thickness of the semiconductor substrate is reduced, it is possible to suppress the deterioration of the resist protective film and the inclusion of air bubbles in the resist protective film when performing laser annealing on the back surface of the semiconductor substrate.
  • the product thickness of the semiconductor substrate can be reduced, and the incidence of defective chips can be reduced.
  • the product thickness of the semiconductor substrate is the same as that of the conventional method of manufacturing a semiconductor device, the impurity activity of the diffusion region formed deeper from the back surface of the semiconductor substrate as compared to the conventional method of manufacturing a semiconductor device. Can be done. Further, according to the first embodiment, it is useful when an inexpensive resist with high water absorption is used as a material for the resist protective film.
  • the method for manufacturing a semiconductor device according to the second embodiment is a method for manufacturing an IGBT to which the method for manufacturing a semiconductor device according to the first embodiment is applied.
  • a structure of a semiconductor device manufactured (manufactured) by the method of manufacturing a semiconductor device according to the second embodiment is shown in FIG.
  • FIG. 11 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the second embodiment.
  • the semiconductor device according to the second embodiment shown in FIG. 11 is a trench gate type IGBT having an n-type FS region 5.
  • n - -type a drift region 1 n - the surface layer of the front surface of the type semiconductor substrate 10 are provided p-type base region 31 ing.
  • the portion of the semiconductor substrate 10 other than the p-type base region 31 and the p + -type collector region 38 described later is the n ⁇ -type drift region 1.
  • n-type FS regions 5 (5a to 5d) are provided from the active region 11 to the edge termination region 12 inside the n ⁇ -type drift region 1.
  • the n-type FS region 5 is disposed closer to the p + -type collector region 38.
  • the n-type FS region 5 may be in contact with the p + -type collector region 38.
  • n + -type emitter region 32 and a p + -type contact region 33 are selectively provided inside the p-type base region 31 .
  • Trench 34 penetrates n + -type emitter region 32 and p-type base region 31 in the depth direction from the front surface of semiconductor substrate 10 to reach n ⁇ -type drift region 1.
  • the p-type base region 31 is separated into a plurality of regions (mesa portions) by a plurality of trenches 34.
  • One unit cell of the IGBT is configured by a portion sandwiched between the centers of adjacent mesa portions. In the mesa portion, an n + -type emitter region 32 and a p + -type contact region 33 are provided, respectively.
  • a gate electrode 36 is provided via a gate insulating film 35.
  • the n + -type emitter region 32 faces the gate electrode 36 with the gate insulating film 35 on the side wall of the trench 34 interposed therebetween.
  • p + -type contact region 33 than the n + -type emitter region 32 disposed on the central portion of the mesa, and in contact with the n + -type emitter region 32.
  • the p-type base region 31, the n + -type emitter region 32, the p + -type contact region 33, the trench 34, the gate insulating film 35 and the gate electrode 36 constitute a MOS gate 30 having a trench gate structure.
  • An interlayer insulating film 6 ′ is provided on the front surface of the semiconductor substrate 10 so as to cover the gate electrode 36. Further, the interlayer insulating film 6 ′ covers the front surface of the semiconductor substrate 10 in the edge termination region 12 as in the first embodiment.
  • the interlayer insulating film 6 ′ is provided with a plurality of contact holes 6a ′.
  • the front surface of the semiconductor substrate 10 that is, the n + -type emitter region 32 and the p + -type contact region 33
  • the surface electrode 37 is disposed to fill the contact hole 6 a ′ and is in contact with the n + -type emitter region 32 and the p + -type contact region 33.
  • the surface electrode 37 is electrically connected to the n + -type emitter region 32 and the p + -type contact region 33.
  • the surface electrode 37 is electrically insulated from the gate electrode 36 by the interlayer insulating film 6 ′ and functions as an emitter electrode.
  • the surface electrode 37 may extend on the interlayer insulating film 6 ′ in the edge termination region 12.
  • a p + -type collector region 38 is provided on the surface layer of the back surface 10 a of the semiconductor substrate 10 from the active region 11 to the edge termination region 12.
  • Back surface electrode 39 is in contact with p + -type collector region 38 and is electrically connected to p + -type collector region 38.
  • steps S11 and S17 to S19 may be omitted in the method of manufacturing a semiconductor device (see FIGS. 2A and 2B) according to the first embodiment described above.
  • the MOS gate 30 is formed on the front surface side of the semiconductor substrate 10 by a general method.
  • the p + -type collector region 38 is formed on the surface layer of the back surface 10a of the semiconductor substrate 10 by ion implantation of p-type impurities. Then, only the p + -type collector region 38 may be activated in the laser annealing in step S13.
  • the same effect as that of the first embodiment can be obtained by baking the resist protective film before laser annealing.
  • the method of manufacturing a semiconductor device according to the third embodiment is a method of manufacturing RC-IGBT (Reverse Conducting-IGBT: reverse conducting IGBT) to which the method of manufacturing the semiconductor device according to the first and second embodiments is applied.
  • FIG. 12 shows the structure of a semiconductor device manufactured (manufactured) by the method of manufacturing a semiconductor device according to the third embodiment.
  • FIG. 12 is a cross-sectional view showing an example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment shown in FIG. 12 is a trench gate RC-IGBT having an n-type FS region 5.
  • the IGBT portion 41 in which the IGBT is disposed and the FWD are disposed on the same n ⁇ -type semiconductor substrate 10 to be the n ⁇ -type drift region 1.
  • An FWD unit 42 is provided.
  • the FWD of the FWD unit 42 is connected in anti-parallel to the IGBT of the IGBT unit 41.
  • MOS gate 30, interlayer insulating film 6 'and surface electrode 37 are provided on the front surface side of semiconductor substrate 10 in IGBT portion 41 as in the second embodiment.
  • an n-type FS region 5 (5a to 5d), ap + -type collector region 38 and a back surface electrode 39 are provided on the back surface side of the semiconductor substrate 10.
  • the p-type base region 31, the trench 34, the gate insulating film 35, the gate electrode 36, the interlayer insulating film 6 ′ and the surface electrode 37 are formed on the front surface side of the semiconductor substrate 10 in the FWD portion 42 similarly to the IGBT portion 41. Is provided.
  • the p-type base region 31 and the surface electrode 37 extend from the IGBT portion 41 to the FWD portion 42.
  • the p-type base region 31 and the surface electrode 37 double as a p-type anode region and an anode electrode in the FWD portion 42, respectively.
  • Trench 34 is arranged in a stripe-like layout extending in the direction orthogonal to the direction in which IGBT portion 41 and FWD portion 42 are arranged in a planar manner, for example, as viewed from the front surface of semiconductor substrate 10 over the entire active region 11. It is done.
  • the n-type FS region 5 (5a to 5d), the n + -type cathode region 3 'and the back surface electrode 39 are provided on the rear surface side of the semiconductor substrate 10 as in the first embodiment. . n + -type cathode region 3 'are arranged in parallel to the p + -type collector region 38, in contact with the p + -type collector region 38.
  • the n-type FS region 5 and the back surface electrode 39 extend from the IGBT portion 41 to the FWD portion 42.
  • the back surface electrode 39 doubles as a cathode electrode in the FWD portion 42.
  • the n + -type emitter region 32 and the p + -type contact region 33 are not provided.
  • the polyimide protective film on the front surface side of the semiconductor substrate 10 is not shown in FIG. 12, the polyimide protective film is provided as in the first embodiment.
  • Crystal defects due to helium injection may be introduced from the IGBT portion 41 to the FWD portion 42 in the collector-cathode side portion 1 a ′ of the n ⁇ -type drift region 1.
  • a crystal defect by helium injection may be introduced from the IGBT portion 41 to the FWD portion 42 in the portion 1 b on the emitter-anode side of the n ⁇ type drift region 1.
  • FIG 12 n - -type drift region 1 of the collector-cathode side, a portion 1a 'where crystal defects are introduced by helium implantation, n - emitter anode type drift region 1, crystal defects due to helium implantation
  • the portion 1 b into which is introduced is hatched thinner than the n-type FS region 5.
  • steps S11, S18, and S19 may be omitted in the method of manufacturing a semiconductor device (see FIGS. 2A and 2B) according to the first embodiment described above.
  • step S1 the MOS gate 30 of the IGBT portion 41 is formed on the front surface side of the semiconductor substrate 10 as in the second embodiment, and the p-type base region 31 of the FWD portion 42, the trench 34, the gate The insulating film 35 and the gate electrode 36 are formed.
  • step S9 the p + -type collector region 38 of the IGBT portion 41 is formed in the surface layer of the back surface 10a of the semiconductor substrate 10 in the same manner as in the second embodiment, and the n + -type in the FWD portion 42 as in the first embodiment.
  • the cathode region 3 ' is formed. Then, only the p + -type collector region 38 and the n + -type cathode region 3 'may be activated in the laser annealing in step S13.
  • n - -type drift region 1 of the collector-cathode-side portion 1a ', n - and portion 1b of the emitter anode type drift region 1, the helium injected into may be introduced crystal defects .
  • the same effect as the first and second embodiments can be obtained by baking the resist protective film before laser annealing. be able to.
  • Example 2 Next, the effect obtained by baking the resist protective film 22 (hereinafter, referred to as pre-baking: step S12 in FIG. 2B) before laser annealing (step S13 in FIG. 2B) was verified.
  • 13 and 14 are tables showing the effects of pre-baking the resist protective film by the method of manufacturing a semiconductor device according to the first and second embodiments, respectively.
  • an FWD is manufactured on an n ⁇ -type semiconductor substrate (semiconductor wafer) 10 (hereinafter referred to as Examples 1 and 2).
  • Examples 1 and 2 a plurality of samples were manufactured by changing the product thickness (thickness after backside grinding) t of the semiconductor substrate 10 respectively.
  • the thickness of the resist protective film 22 was 3 ⁇ m.
  • the pre-baking of the resist protective film 22 was performed at a temperature of 150 ° C. for 30 minutes.
  • the laser annealing of the back surface 10a of the semiconductor substrate 10 uses a YLF laser as the laser 25, an energy density of 1.8 J / cm 2 , a half width of the pulse width of 200 ns, and a delay of two irradiations of 300 ns.
  • the laser 25 was irradiated at an overlap ratio of 50% in each of the vertical and horizontal directions, with 1 kHz as the 1 kHz. When the overlap ratio is set to 50% in each of the vertical and horizontal directions, the laser 25 is applied to each section obtained by dividing the back surface 10a of the semiconductor substrate 10 in a grid shape twice in each of the vertical and horizontal directions (four times in total).
  • Example 2 the thickness of the resist protective film 22 and the prebaking conditions of the resist protective film 22 are the same as in Example 1.
  • the laser annealing conditions for the back surface 10 a of the semiconductor substrate 10 are as in Example 1 except that the half width of the pulse width of the laser 25 is 200 ns, the delay time of the two irradiations is 500 ns, and the overlap ratio is 66% each. Is the same as When the overlap ratio is 66% in each of the vertical and horizontal directions, the laser 25 is irradiated on each section obtained by dividing the back surface 10a of the semiconductor substrate 10 in a grid shape three times in each of the vertical and horizontal directions (nine times in total).
  • FIGS. 13 and 14 it is shown in FIGS. 13 and 14 whether or not the resist protective film 22 is altered or peeled off or deformed in shape during laser annealing (described as “pre-baked” in FIGS. 13 and 14). . As a comparison, it is also shown in FIGS. 13 and 14 whether or not the resist protective film is denatured, peeled off or deformed when the FWD is manufactured according to the conventional method of manufacturing a semiconductor device (see FIG. 15) 1 and 2). In Conventional Examples 1 and 2, the FWD is manufactured under the same conditions as in Examples 1 and 2 except that pre-baking of the resist protective film is not performed (described as "pre-baking not performed” in FIGS. 13 and 14).
  • Example 1 As shown in FIG. 13, in Example 1, it was confirmed that when the product thickness t of the semiconductor substrate 10 is 50 ⁇ m or more, the resist protective film 22 is not deteriorated or peeled off and the shape is not deformed ( ⁇ mark). On the other hand, in the prior art example 1, when the product thickness t of the semiconductor substrate was less than 70 ⁇ m, it was confirmed that the resist protective film was degraded or peeled off, and the shape was deformed (x mark). Although not shown, it has been confirmed that in the case of the product thickness t of the semiconductor substrate is 70 ⁇ m or more, neither deterioration nor peeling of the resist protective film nor deformation of the resist protective film occurs in both Example 1 and Conventional Example 1.
  • Example 2 it was confirmed that the resist protective film 22 was not deteriorated or peeled off and its shape was not deformed when the product thickness t of the semiconductor substrate 10 was 70 ⁇ m or more. ( ⁇ ).
  • Conventional Example 2 it was confirmed that if the product thickness t of the semiconductor substrate is less than 90 ⁇ m, the resist protective film is degraded or peeled off, and the shape is deformed (x mark).
  • the product thickness t of the semiconductor substrate 10 is made thinner by about 20 ⁇ m than that of Conventional Examples 1 and 2 by pre-baking the resist protective film 22. I know that I can do it.
  • the lower limit value of the product thickness t of the semiconductor substrate 10 for preventing the adverse effect of the laser annealing on the resist protective film 22 is different by variously changing the prebaking condition and the laser annealing condition of the resist protective film 22.
  • the product thickness of the semiconductor substrate 10 is greater than the conventional method of manufacturing a semiconductor device in which the conditions other than the prebaking are the same as the present invention. It was confirmed that t can be made thinner.
  • the product thickness t of the semiconductor substrate 10 of Example 1 described above is less than 50 ⁇ m
  • the product thickness t of the semiconductor substrate 10 of Example 2 is less than 70 ⁇ m
  • deterioration or peeling of the resist protective film 22 occurs.
  • the results of the examples 1 and 2 are the results obtained by performing baking of the resist protective film 22 and laser annealing under the above-mentioned conditions.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
  • FWD, IGBT and RC-IGBT are manufactured (manufactured)
  • the present invention is not limited thereto. It is applicable to various elements which perform impurity activation by laser annealing to a diffusion region formed in a surface layer on the back surface of a semiconductor wafer in a protected state.
  • the present invention is also applied to the case where the impurity region is activated by laser annealing on the diffusion region formed in the surface layer of the front surface of the semiconductor wafer while the back surface of the semiconductor wafer is protected by the resist protective film. It is possible. Further, according to the present invention, silicon (Si) or a semiconductor having a wider band gap than silicon (eg, silicon carbide (SiC), gallium nitride (GaN), or the like) can be used as a semiconductor material. Further, the present invention is similarly applicable even when the conductivity type (n type, p type) is reversed.
  • the method of manufacturing a semiconductor device according to the present invention is useful for a semiconductor device having a thin product thickness of a semiconductor substrate, and is particularly suitable for a semiconductor device having a product thickness of less than 100 ⁇ m.

Abstract

表面電極（７）およびポリイミド保護膜（８）の表面をレジスト保護膜（２２）で保護する。次に、レジスト保護膜（２２）にＢＧテープ（２３）を貼り付けた状態で、半導体基板（１０）を裏面研削して製品厚さ（ｔ）まで薄くする。次に、ＢＧテープ（２３）を剥離した後、半導体基板（１０）の研削後の裏面の表面層に所定の拡散領域を形成する。次に、レジスト保護膜（２２）を１００℃以上の温度で加熱して、レジスト保護膜（２２）中の水を蒸発させる。次に、半導体基板（１０）の裏面からレーザー（２５）を照射して、半導体基板（１０）を裏面側の拡散領域の不純物活性化を行う。次に、半導体基板（１０）のおもて面のレジスト保護膜（２２'）を除去する。これによって、半導体ウエハの一方の主面への不純物活性化のための熱処理時に、半導体ウエハの他方の主面を保護するレジスト保護膜（２２'）の変質や剥がれ、形状くずれを抑制することができる。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関する。
　従来、ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を作製（製造）するにあたって、半導体ウエハのおもて面の素子構造をレジスト膜で保護した状態で、半導体ウエハの裏面の表面層に拡散領域を形成するための各工程を行うことが公知である（例えば、下記特許文献１，２参照。）。また、半導体ウエハの裏面の表面層に拡散領域を形成するにあたって、半導体ウエハの裏面にイオン注入した不純物を、レーザーアニールによる熱処理により活性化することが公知である（例えば、下記特許文献１～３参照。）。
　従来の半導体装置の製造方法について、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ：還流ダイオード）を作製する場合を例に説明する。図１５は、従来の半導体装置の製造方法の概要を示すフローチャートである。まず、半導体ウエハのおもて面側に、ｐ+型アノード領域等の拡散領域を形成する（ステップＳ１０１）。次に、半導体ウエハのおもて面に、ｐ+型アノード領域に電気的に接続する表面電極を形成する（ステップＳ１０２）。次に、半導体ウエハのおもて面に、半導体チップとなる各領域においてエッジ終端領域を覆うポリイミド保護膜等のパッシベーション膜を形成する（ステップＳ１０３）。
　次に、表面電極およびポリイミド保護膜を覆うレジスト保護膜を形成し、当該レジスト保護膜により半導体ウエハのおもて面を保護する（ステップＳ１０４）。次に、後述する裏面研削（バックグラインド（ＢＧ：Ｂａｃｋ　Ｇｒｉｎｄｉｎｇ））時に半導体ウエハのおもて面を異物等から保護するための保護テープ（以下、ＢＧテープとする）を、半導体ウエハのおもて面（レジスト保護膜の表面）に貼り付ける（ステップＳ１０５）。次に、半導体ウエハを裏面側から研削（裏面研削）して、半導体ウエハの厚さを薄くする（ステップＳ１０６）。次に、ＢＧテープを剥離する（ステップＳ１０７）。
　次に、半導体ウエハの研削後の裏面側に、イオン注入によりｎ+型カソード領域等の拡散領域を形成する（ステップＳ１０８）。次に、半導体ウエハの裏面からレーザーを照射して半導体ウエハの裏面の表面層を加熱（レーザーアニール）することで、ステップＳ１０８でイオン注入された不純物を活性化させる（ステップＳ１０９）。次に、半導体ウエハのおもて面のレジスト保護膜を除去する（ステップＳ１１０）。次に、半導体ウエハの裏面に、ｎ+型カソード領域に電気的に接続する裏面電極を形成する（ステップＳ１１１）。その後、半導体ウエハを切断してチップ状に個片化することで、従来の半導体装置が完成する。
特開２０１７－０１１０００号公報 国際公開第２０１３／１０８９１１号 特開２００４－１０３８４１号公報
　上述した従来の半導体装置の製造方法（図１５参照）のレーザーアニール（ステップＳ１０９）は、半導体ウエハの一方の主面（ここでは裏面）を高温・短時間で加熱する。この半導体ウエハの一方の主面へのレーザーアニール時、半導体ウエハの、レーザーを照射しない他方の主面（ここではおもて面）の温度は低いまま維持可能である。このため、半導体ウエハの他方の主面を保護するレジスト保護膜に、半導体ウエハの一方の主面へのレーザーアニールによって生じる熱の悪影響が及ぶことはなかった。
　しかしながら、半導体ウエハの厚さが薄くなるほど、半導体ウエハの一方の主面へのレーザーアニール時、半導体ウエハの、レーザーを照射しない他方の主面の温度も高くなる。これによって、半導体ウエハの他方の主面のレジスト保護膜に変質や剥がれ、形状くずれが生じる。このようなレジスト保護膜に生じる問題は、レーザーアニールによる不純物活性化を行う拡散領域がレーザー照射面から深い位置に形成されているほど、レーザーの照射エネルギーおよび照射回数が増すため、顕著にあらわれる。
　レジスト保護膜が変質した場合、レジスト保護膜を剥離しにくくなり、レジスト残りが生じたチップが不良チップ（不良品）になってしまう。レジスト保護膜が剥がれた場合、その後の工程において、レジスト保護膜が剥がれた箇所で半導体基板のおもて面に汚れや傷が生じる虞があり、汚れや傷が生じた箇所によっては不良チップが発生してしまう。また、レジスト保護膜が発泡した場合、飛び散ったレジストがパーティクル発生源となり、不良チップが発生する虞がある。
　この発明は、上述した従来技術による問題点を解消するため、半導体ウエハの一方の主面への不純物活性化のための熱処理時に、半導体ウエハの他方の主面を保護するレジスト保護膜の変質や剥がれ、形状くずれを抑制することができる半導体装置の製造方法を提供することを目的とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板のおもて面に素子構造を形成する第１形成工程を行う。次に、前記半導体基板のおもて面にレジスト保護膜を形成して、前記レジスト保護膜で前記素子構造を保護する第２形成工程を行う。次に、前記半導体基板の裏面から不純物を導入して、前記半導体基板の裏面側に拡散領域を形成する第３形成工程を行う。次に、前記半導体基板の裏面からレーザーを照射して前記半導体基板の裏面側を加熱することで前記不純物を活性化させるレーザーアニール工程を行う。次に、前記レジスト保護膜を除去する除去工程を行う。さらに、前記レーザーアニール工程の前に、前記レジスト保護膜を１００℃以上の温度で加熱して、前記レジスト保護膜中の水を蒸発させるベーク工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３形成工程の後に、前記ベーク工程を行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ベーク工程では、前記レジスト保護膜を、前記レジスト保護膜の耐熱温度未満の温度で加熱することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ベーク工程では、前記レジスト保護膜を２００℃以下の温度で加熱することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記第２形成工程の後、前記第３形成工程の前に、前記半導体基板を裏面から研削して、前記半導体基板の厚さを薄くする薄板化工程を行う。前記第３形成工程では、前記半導体基板の研削後の裏面から前記不純物を導入することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、まず、前記半導体基板のおもて面にレジストを塗布して前記レジスト保護膜を形成する塗布工程を行う。次に、前記レジスト保護膜を加熱して前記レジスト保護膜中の溶媒を蒸発させるプリベーク工程を行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ベーク工程での前記レジスト保護膜の加熱は、前記プリベーク工程での前記レジスト保護膜の加熱と同じ条件で行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記薄板化工程は、まず、前記レジスト保護膜の上面全面に保護テープを貼りつける工程を行う。次に、前記保護テープを平坦化する工程を行う。そして、前記半導体基板を裏面から研削して、前記半導体基板の厚さを薄くすることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記保護テープは、前記ベーク工程の前に剥離することを特徴とする。
　上述した発明によれば、半導体基板の裏面へのレーザーアニール時に、半導体基板のおもて面のレジスト保護膜が加熱されたとしても、この熱により突沸してしまう水分がレジスト保護膜中にほぼ存在しない。このため、半導体基板の裏面へのレーザーアニール時に、レジスト保護膜の変質や、レジスト保護膜中への気泡の混入を抑制することができる。
　本発明にかかる半導体装置の製造方法によれば、半導体ウエハの一方の主面への不純物活性化のための熱処理時に、半導体ウエハの他方の主面を保護するレジスト保護膜の変質や剥がれ、形状くずれを抑制することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図２Ａは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである（その１）。 図２Ｂは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである（その２）。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。 図１０は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。 図１１は、実施の形態２にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図１２は、実施の形態３にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図１３は、実施例１にかかる半導体装置の製造方法によるレジスト保護膜の前ベークによる効果を示す図表である。 図１４は、実施例２にかかる半導体装置の製造方法によるレジスト保護膜の前ベークによる効果を示す図表である。 図１５は、従来の半導体装置の製造方法の概要を示すフローチャートである。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　まず、実施の形態１にかかる半導体装置の製造方法により作製（製造）される半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ｎ-型の半導体基板（半導体チップ）１０の裏面からｎ+型カソード領域３よりも深い位置に、フローティング（電気的に浮遊）のｐ型領域４を有するＦＷＤ（還流ダイオード）である。
　具体的には、図１に示すように、ｎ-型ドリフト領域１となるｎ-型の半導体基板１０のおもて面の表面層に、ｐ+型アノード領域２が選択的に設けられている。ｐ+型アノード領域２は、例えば、活性領域１１において、半導体基板１０のおもて面全面に設けられている。ｐ+型アノード領域２は、活性領域１１からエッジ終端領域１２に延在していてもよい。図１には、ＦＷＤの１つの単位セル（素子の構成単位）のみを示すが、活性領域１１に隣接するように複数の単位セルが配置されていてもよい。
　活性領域１１は、素子（ＦＷＤ）のオン時に主電流が流れる領域であり、ポリイミド保護膜８の開口部に露出された領域である。エッジ終端領域１２は、活性領域１１と半導体基板１０の側面との間の領域であり、ｎ-型ドリフト領域１の、基板おもて面側の電界を緩和し耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域１２には、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造が配置される。
　半導体基板１０の裏面の表面層には、活性領域１１からエッジ終端領域１２にわたって、ｎ+型カソード領域３が設けられている。また、半導体基板１０の裏面の表面層には、半導体基板１０の裏面からｎ+型カソード領域３よりも深い位置に、ｐ型領域４が選択的に設けられている。ｐ型領域４は、半導体基板１０の裏面に平行な方向に所定の間隔を空けて複数配置されている。ｐ型領域４は、後述する裏面電極９から離して配置され、フローティング（電気的に浮遊）となっている。ｐ型領域４は、ｎ+型カソード領域３に接していてもよい。
　半導体基板１０の、ｐ+型アノード領域２、ｎ+型カソード領域３およびｐ型領域４以外の部分がｎ-型ドリフト領域１である。ｎ-型ドリフト領域１の内部には、活性領域１１からエッジ終端領域１２にわたって、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ　Ｓｔｏｐ）領域５が設けられている。ｎ型ＦＳ領域５は、ｎ+型カソード領域３寄りに配置されている。また、ｎ型ＦＳ領域５は、半導体基板１０の裏面からｐ型領域４よりも深い位置に配置されている。ｎ型ＦＳ領域５は、ｎ+型カソード領域３やｐ型領域４と接していてもよい。
　ｎ型ＦＳ領域５は、プロトン（Ｈ+）注入により半導体基板１０の内部に導入された水素原子をイオン化（ドナー化）して形成された水素原子を含む水素ドナー層である。ｎ型ＦＳ領域５は、プロトン注入の飛程Ｒｐの深さ位置で、半導体基板１０の不純物濃度よりも高い不純物濃度のピーク値（最大値）を示す。ｎ型ＦＳ領域５は、半導体基板１０の裏面から異なる深さで複数配置されていてもよい。この場合、各ｎ型ＦＳ領域５の不純物濃度のピークは、他のｎ型ＦＳ領域５から離れた位置（以下、ピーク位置とする）にある。
　図１には、ｐ型領域４と離してｎ型ＦＳ領域５を配置し、かつ４つのｎ型ＦＳ領域５を配置し、それぞれ半導体基板１０の裏面側から順に符号５ａ～５ｄを付す（図１０～１２においても同様）。各ｎ型ＦＳ領域５ａ～５ｄは、半導体基板１０の裏面から飛程Ｒｐの異なるプロトン注入により形成される。各ｎ型ＦＳ領域５ａ～５ｄは、プロトン注入の飛程Ｒｐを中心に飛程Ｒｐのストラグリング（プロトン注入時のエネルギー損失等の確率的過程による飛程Ｒｐのばらつき（分散））ΔＲｐの幅で最大濃度の半値以上の不純物濃度となる部分をハッチングで示す。
　各ｎ型ＦＳ領域５ａ～５ｄのハッチング部分に挟まれた部分、および、ｎ型ＦＳ領域５ａのハッチング部分とｎ+型カソード領域３とに挟まれた部分は、ディスオーダーを少なくした部分である。ディスオーダーとは、プロトン注入で残された、半導体基板１０よりも不純物濃度が大きく低下した部分である。ｎ-型ドリフト領域１全体に一様に電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）照射による結晶欠陥が導入されていてもよいし、ｎ-型ドリフト領域１のカソード側の部分１ａにヘリウム（Ｈｅ）注入により結晶欠陥が導入されていてもよい。図１には、ｎ-型ドリフト領域１のカソード側の、ヘリウム注入による結晶欠陥が導入された部分１ａをｎ型ＦＳ領域５よりも薄いハッチングで示す（図１０，１２においても同様）。
　層間絶縁膜６は、エッジ終端領域１２において半導体基板１０のおもて面を覆う。層間絶縁膜６の開口部であるコンタクトホール６ａには、活性領域１１における半導体基板１０のおもて面（すなわちｐ+型アノード領域２）が露出されている。表面電極７は、コンタクトホール６ａを埋め込むように配置されてｐ+型アノード領域２に接し、ｐ+型アノード領域２に電気的に接続されている。すなわち、表面電極７は、アノード電極として機能する。表面電極７は、層間絶縁膜６上に延在していてもよい。
　ポリイミド保護膜８は、エッジ終端領域１２において、表面電極７の端部および層間絶縁膜６を覆う。ポリイミド保護膜８は、半導体チップを機械的応力や不純物の侵入から保護するパッシベーション膜である。層間絶縁膜６およびポリイミド保護膜８は、活性領域１１の周囲を囲む。裏面電極９は、半導体基板１０の裏面全面に設けられてｎ+型カソード領域３に接し、ｎ+型カソード領域３に電気的に接続されている。すなわち、裏面電極９は、カソード電極として機能する。
　次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２Ａ，２Ｂは、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。図３～８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３～８では、半導体基板１０のおもて面側のｐ+型アノード領域２等の拡散領域を図示省略する。また、図３～８では、半導体基板１０のおもて面上の層間絶縁膜６および表面電極７を１つの層２１で図示する。まず、ｎ-型ドリフト領域１となるｎ-型の半導体基板（半導体ウエハ）１０を用意する。
　次に、半導体基板１０のおもて面側に、イオン注入によりｐ+型アノード領域２となる拡散領域を形成する（ステップＳ１）。ステップＳ１において、エッジ終端領域１２に例えばガードリング（ｐ型領域）等の耐圧構造を形成してもよい。次に、半導体基板１０のおもて面を層間絶縁膜６で覆う。次に、層間絶縁膜６の、活性領域１１に対応する部分を除去してコンタクトホール６ａを形成し、当該コンタクトホール６ａにｐ+型アノード領域２を露出させる。次に、半導体基板１０のおもて面および層間絶縁膜６の上に、コンタクトホール６ａに埋め込むように表面電極７を形成する（ステップＳ２）。
　次に、例えば表面電極７をパターニングして、表面電極７の、コンタクトホール６ａの内部から層間絶縁膜６上に延在する部分を残す。次に、半導体チップとなる各領域２０において、半導体基板１０のおもて面（層間絶縁膜６上）に、エッジ終端領域１２を覆うポリイミド保護膜８を形成する（ステップＳ３）。ポリイミド保護膜８は、半導体基板１０のおもて面の表面電極７（図３では層２１に相当）から所定高さｈで突出している。このため、半導体基板１０のおもて面には、表面電極７とポリイミド保護膜８とにより凹凸が生じる（図３参照）。
　次に、半導体基板１０のおもて面に一般的な方法によりレジスト保護膜２２を形成して、レジスト保護膜２２で半導体基板１０のおもて面（表面電極７およびポリイミド保護膜８の表面）を保護する（ステップＳ４）。レジスト保護膜２２の表面には、表面電極７とポリイミド保護膜８との凹凸に応じた凹凸が生じる。ステップＳ４において、レジスト保護膜２２中に含まれる溶媒を蒸発させるための熱処理（プリベーク）の条件は、例えば、１５０℃程度で３０分程度であってもよいし、１５０℃程度で６０分程度であってもよい。
　半導体基板１０のおもて面をレジスト保護膜２２で保護する理由は、後の工程において半導体基板１０のおもて面に製造装置の構成部品が接触（運搬ハンドで半導体基板１０を保持、ステージに半導体基板１０を載置など）することで、半導体基板１０のおもて面に汚れが生じるからである。レジスト保護膜２２は、半導体基板１０のおもて面から後述するＢＧテープ２３を剥がした後に行う工程において、半導体基板１０のおもて面に汚れや傷、破損が生じることを防止する機能を有する。
　レジスト保護膜２２の厚さは、表面電極７およびポリイミド保護膜８を完全に覆うことができる厚さ以上であることが好ましく、例えば１μｍ以上であってもよく、実用的には３μｍ以上であることが好ましい。また、レジスト保護膜２２の厚さは厚くするほど、レジスト保護膜２２による半導体基板１０のおもて面の保護機能を向上させることができるため好ましいが、レジスト塗布量やプリベーク時間が増加したり、特殊な塗布装置や剥離装置を必要とする等によりコストが増大する。このため、レジスト保護膜２２の厚さの上限値は、コスト面を考慮して５０μｍ程度であることがよい。
　次に、半導体基板１０のおもて面（レジスト保護膜２２の表面）に、バックグラインド（ＢＧ）テープ２３を貼り付ける（ステップＳ５）。このとき、ＢＧテープ２３の表面には、表面電極７とポリイミド保護膜８との凹凸に応じて凹凸が発生する（図４参照）。このため、次に、ＢＧテープ２３を例えば研削してＢＧテープ２３の表面層を除去することで、ＢＧテープ２３の表面を平坦化する（ステップＳ６：図５参照）。ＢＧテープ２３の表面を平坦化することで、後述する半導体基板１０の裏面研削時に、半導体基板１０のおもて面の凹凸に応じて半導体基板１０の裏面が波打った形状となることや、半導体基板１０に割れが生じることを防止することができる。
　ＢＧテープ２３は、少なくとも粘着層と基材層との２層構造をなす粘着テープであり、粘着層の例えば自己粘着性を利用してレジスト保護膜２２に貼り付けられる。ＢＧテープ２３は、後述する半導体基板１０の裏面研削（バックグラインド）時に半導体基板１０のおもて面を保護して、半導体基板１０の裏面研削時に研削塵や、砥石と研削面との間に供給される水（以下、研削水とする）等で半導体基板１０のおもて面が汚れることを防止する。ＢＧテープ２３の厚さは厚いほど好ましいが、厚くするほど高価になるため、コスト面を考慮して例えば５０μｍ以上３００μｍ以下程度としてもよい。
　次に、半導体基板１０を裏面側から研削（裏面研削）していき、半導体装置として用いる製品厚さｔの位置まで研削する（ステップＳ７：図６参照）。次に、ＢＧテープ２３を剥離することで、半導体基板１０のおもて面に研削塵や研削水で汚れていない面（レジスト保護膜２２の表面）を露出させる（ステップＳ８）。ステップＳ８においてＢＧテープ２３を剥離することで、その後の工程（例えばイオン注入工程やレーザーアニール工程）に半導体基板１０の研削塵等のごみの持ち込みを防止することができる。
　次に、半導体基板１０の研削後の裏面１０ａの表面層に、ｎ型不純物のイオン注入によりｎ+型カソード領域３となる拡散領域を形成する（ステップＳ９）。次に、半導体基板１０の裏面１０ａに、フローティングのｐ型領域４の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する（ステップＳ１０）。次に、このレジストマスクをマスクとしてｐ型不純物をイオン注入し、半導体基板１０の裏面１０ａからｎ+型カソード領域３よりも深い位置に、フローティングのｐ型領域４となる拡散領域を形成する（ステップＳ１１）。そして、ｐ型領域４の形成に用いたレジストマスクを除去する。
　これらのステップＳ７～Ｓ１１の処理の雰囲気（大気やガス雰囲気）中やこれらの処理間に半導体基板１０を待機させる大気中の水（Ｈ2Ｏ）、またはステップＳ７～Ｓ１１の処理間に行う半導体基板１０の洗浄処理で用いる洗浄水（Ｈ2Ｏ）を、レジスト保護膜２２が吸収してしまう。例えば、半導体基板１０を大気中に２４時間放置した場合に、レジスト保護膜２２中の水分量がステップＳ４の処理中に行うプリベーク前のレジスト保護膜２２に含まれる溶媒量と同程度にまで戻ってしまうことが発明者により確認されている。このため、後述するレーザーアニールの直前に、レジスト保護膜２２中の水を蒸発させるための熱処理（ベーク）を行う（ステップＳ１２：図７参照）。すなわち、レジスト保護膜２２のベーク後、水を使う処理を挟まずに、かつ可能な限り時間を空けずに、後述するレーザーアニールを行うことが好ましい。図７には、ベーク後のレジスト保護膜２２を符号２２’で示す。符号２４は、レジスト保護膜２２をベークするための熱処理炉である。
　ステップＳ１２において、レジスト保護膜２２のベーク温度は、水の沸点（１００℃）以上で、かつレジスト保護膜２２の耐熱温度未満である。レジスト保護膜２２の耐熱温度はレジスト保護膜２２の組成によって異なるが、具体的には、レジスト保護膜２２のベーク温度は、例えば１００℃以上２００℃以下程度であってもよい。レジスト保護膜２２のベーク時間は、例えば１分間以上２時間以下程度であることがよく、好ましくは３０分間以上６０分間以下程度であることがよい。レジスト保護膜２２のベーク時間を２時間以下とすることで、コストの増加を抑制することができ、かつ生産性を向上させることができる。なお、レジスト保護膜２２のベーク時間は、温度制御性の高い高価なベーク炉（熱処理炉）を用いることで時短可能である。レジスト保護膜２２のベークを行う雰囲気は、高湿度雰囲気以外であればよく、大気雰囲気（ガス供給なし）であってもよいし、酸素（Ｏ2）雰囲気や、アルゴン（Ａｒ）等の不活性ガス雰囲気であってもよい。また、レジスト保護膜２２のベークと、ステップＳ４で行うレジスト保護膜２２のプリベークと、を同じ条件で行ってもよい。なお、レジスト保護膜２２のベークをレジスト保護膜２２の耐熱温度付近で長時間行うと、レジスト保護膜２２が変質して剥離しにくくなる。このため、レジスト保護膜２２のベーク温度やベーク時間は、レジスト保護膜２２が変質しない程度の条件に設定することが好ましい。
　次に、半導体基板１０の裏面１０ａからレーザー２５を照射して半導体基板１０の裏面１０ａの表面層を加熱（レーザーアニール）することで、ステップＳ９，Ｓ１１でイオン注入された不純物を活性化させる（ステップＳ１３：図８参照）。すなわち、このレーザーアニールにより半導体基板１０の裏面１０ａの表面層のみを加熱して、半導体基板１０の裏面１０ａ側のｎ+型カソード領域３およびｐ型領域４のみを活性化させる。
　このレーザーアニール時、半導体基板１０の裏面１０ａ側の温度は１２００℃～３０００℃程度まで上昇する。このため、半導体基板１０の製品厚さｔが薄いほど、半導体基板１０のおもて面側の温度が高くなり、半導体基板１０のおもて面のレジスト保護膜２２が加熱される。レジスト保護膜が加熱されることで、従来の半導体装置の製造方法（図１５参照）では、レジスト保護膜中の水分が突沸する。これによって、レジスト保護膜が変質したり、レジスト保護膜が発泡して生じる気泡がレジスト保護膜中に発生する、などの問題が生じる。それに対して、本発明においては、半導体基板１０の裏面１０ａへのレーザーアニール前に、レジスト保護膜２２をベークすることで、レジスト保護膜２２のプリベーク後から当該レーザーアニール前までの間に当該レジスト保護膜２２中に吸収された水分を蒸発させている。ベーク後のレジスト保護膜２２’中には水分がほぼ存在しないため、その後の半導体基板１０の裏面１０ａへのレーザーアニールにおいてレジスト保護膜２２’が加熱されたとしても、レジスト保護膜２２’の変質や、レジスト保護膜２２’中への気泡の発生が抑制される。
　ステップＳ１３のレーザーアニールにおいては、レーザー２５を例えば半導体基板１０の裏面１０ａに平行に走査して縦横それぞれ例えば５０％以上ずつのオーバーラップ率（レーザー２５の重なり合う部分の面積の割合）で照射してもよい。すなわち、半導体基板１０の裏面１０ａを格子状に区分けした各区分にそれぞれ縦横２回ずつ以上（計４回以上）重ねてレーザー２５を照射してもよい。レーザー２５には、例えばＹＡＧ２ω（ＹＡＧ（Ｙｔｔｒｉｕｍ　Ａｌｕｍｉｎｕｍ　Ｇａｒｎｅｔ）レーザーの第２高調波、波長：５３７ｎｍ）や、ＹＬＦ（Ｙｔｔｒｉｕｍ　Ｌｉｔｈｉｕｍ　Ｆｌｕｏｒｉｄｅ：ＹＬｉＦ4）レーザーの第２高調波（波長：５３２ｎｍ）を用いてもよい。レーザー２５のパルス幅は、例えば半値幅で１００ｎｓ以上３００ｎｓ以下程度であってもよい。レーザー２５のエネルギー密度は、１．６Ｊ／ｃｍ2以上２．０Ｊ／ｃｍ2以下を遅延時間１００ｎｓ以上５００ｎｓ以下で２回照射であってもよい。レーザー２５の周波数は、例えば１ｋＨｚ～３ｋＨｚ程度であってもよい。
　次に、半導体基板１０の裏面１０ａからｐ型領域４よりも深い位置へのプロトン注入により、半導体基板１０の内部に水素原子を導入する（ステップＳ１４）。ステップＳ１４においては、飛程Ｒｐの異なる複数段（複数回）のプロトン注入を繰り返し行ってもよい。次に、例えば薬液による溶解処理やアッシング（灰化）処理等により、半導体基板１０のおもて面のレジスト保護膜２２’を除去する（ステップＳ１５）。
　次に、ステップＳ１４で半導体基板１０の内部に導入された水素原子を、熱処理（以下、プロトンアニールとする）によりイオン化（ドナー化）する（ステップＳ１６）。このプロトンアニールにより、プロトン注入の飛程Ｒｐの深さ位置に水素ドナー層であるｎ型ＦＳ領域５（５ａ～５ｄ）が形成される。次に、半導体基板１０の裏面１０ａからヘリウムを注入して、ｎ-型ドリフト領域１のカソード側の部分１ａに結晶欠陥を導入する（ステップＳ１７）。
　次に、半導体基板１０のおもて面または裏面１０ａから電子線を照射し、ｎ-型ドリフト領域１の内部に結晶欠陥（例えば点欠陥）を導入する（ステップＳ１８）。次に、半導体基板１０を加熱して（以下、電子線アニールとする）、ｎ-型ドリフト領域１の内部の結晶欠陥の量を調整する（ステップＳ１９）。電子線アニールは、ヘリウム注入および電子線照射によりｎ-型ドリフト領域１の内部に形成された結晶欠陥の量が適正であれば行わなくてよい。
　次に、半導体基板１０の裏面１０ａに、ｎ+型カソード領域３に電気的に接続する裏面電極９を形成する（ステップＳ２０）。その後、半導体基板１０を切断（ダイシング）してチップ状に個片化することで、図１のＦＷＤが完成する。
　上述した実施の形態１にかかる半導体装置の製造方法は、図９に示すｎ型ＦＳ領域５やフローティングのｐ型領域４を有していない一般的なＦＷＤにも適用可能である。図９は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。図９に示すＦＷＤは、ｎ型ＦＳ領域５およびｐ型領域４を有していない点、および、ｎ-型ドリフト領域１にヘリウム注入を行わない点が図１に示すＦＷＤと異なる。
　図９に示すＦＷＤの製造方法は、上述した実施の形態１にかかる半導体装置の製造方法（図２Ａ，２Ｂ参照）において、ステップＳ１１，Ｓ１４，Ｓ１６，Ｓ１７を省略し、かつステップＳ１３のレーザーアニールにおいてｎ+型カソード領域３のみを活性化させればよい。
　上述した実施の形態１にかかる半導体装置の製造方法は、図１０に示すｎ+型カソード領域３にｐ型カソード領域１５を備えるＦＷＤにも適用可能である。図１０は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。図１０に示すＦＷＤは、ｎ+型カソード領域３にｐ型カソード領域１５を備える点、および、図１のｐ+型アノード領域２に代えて当該ｐ+型アノード領域２より不純物濃度が低いｐ型アノード領域１６を備える点が図１に示すＦＷＤと異なる。
　半導体基板１０の、ｐ型アノード領域１６、ｎ+型カソード領域３およびｐ型カソード領域１５以外の部分がｎ-型ドリフト領域１である。ｐ型カソード領域１５は、半導体基板１０の裏面の表面層において、半導体基板１０の裏面に平行な方向にｎ+型カソード領域３に並列に設けられ、ｎ-型ドリフト領域１に接する。ｐ型カソード領域１５は、半導体基板１０の裏面から例えばｎ+型カソード領域３と同じ深さで設けられている。裏面電極９は、ｎ+型カソード領域３およびｐ型カソード領域１５に接し、ｎ+型カソード領域３およびｐ型カソード領域１５に電気的に接続されている。
　図１０に示すＦＷＤの製造方法は、上述した実施の形態１にかかる半導体装置の製造方法（図２Ａ、２Ｂ参照）において、ステップＳ１においてアノード領域を形成する際の不純物濃度を低くしてｐ型アノード領域１６を形成する。また、ステップＳ９の拡散領域の形成においてｎ+型カソード領域３の拡散領域とｐ型カソード領域１５の拡散領域とを形成する。さらに、ステップＳ１３のレーザーアニールにおいてｎ+型カソード領域３およびｐ型カソード領域１５を活性化させればよい。
　以上、説明したように、実施の形態１によれば、半導体基板（半導体ウエハ）の裏面へのレーザーアニール前に、半導体基板のおもて面を保護するレジスト保護膜をベークして当該レジスト保護膜中の水を蒸発させる。これにより、半導体基板の裏面へのレーザーアニール時に、半導体基板のおもて面のレジスト保護膜が加熱されたとしても、この熱により突沸してしまう水がレジスト保護膜中にほぼ存在しない。このため、半導体基板の製品厚さを薄くしたとしても、半導体基板の裏面へのレーザーアニール時に、レジスト保護膜の変質や、レジスト保護膜中への気泡の混入を抑制することができる。また、レジスト保護膜中への気泡の混入が抑制されることで、レジスト保護膜の剥がれや形状くずれを抑制することができる。したがって、従来の半導体装置の製造方法（図１５参照）と比べて、半導体基板の製品厚さを薄くすることができるとともに、不良チップの発生率を減少させることができる。または、半導体基板の製品厚さが従来の半導体装置の製造方法と同じである場合、従来の半導体装置の製造方法と比べて、半導体基板の裏面からより深い位置に形成された拡散領域の不純物活性化を行うことができる。また、実施の形態１によれば、レジスト保護膜の材料として吸水性の高い安価なレジストを用いた場合に有用である。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法を適用したＩＧＢＴの製造方法である。実施の形態２にかかる半導体装置の製造方法により作製（製造）される半導体装置の構造を図１１に示す。図１１は、実施の形態２にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図１１に示す実施の形態２にかかる半導体装置は、ｎ型ＦＳ領域５を有するトレンチゲート型ＩＧＢＴである。
　具体的には、図１１に示すように、活性領域１１において、ｎ-型ドリフト領域１となるｎ-型の半導体基板１０のおもて面の表面層に、ｐ型ベース領域３１が設けられている。半導体基板１０の、ｐ型ベース領域３１および後述するｐ+型コレクタ領域３８以外の部分がｎ-型ドリフト領域１である。ｎ-型ドリフト領域１の内部には、実施の形態１と同様に、活性領域１１からエッジ終端領域１２にわたってｎ型ＦＳ領域５（５ａ～５ｄ）が設けられている。ｎ型ＦＳ領域５は、ｐ+型コレクタ領域３８寄りに配置されている。ｎ型ＦＳ領域５は、ｐ+型コレクタ領域３８に接していてもよい。
　ｐ型ベース領域３１の内部には、ｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３がそれぞれ選択的に設けられている。トレンチ３４は、半導体基板１０のおもて面から深さ方向にｎ+型エミッタ領域３２およびｐ型ベース領域３１を貫通してｎ-型ドリフト領域１に達する。ｐ型ベース領域３１は、複数のトレンチ３４によって複数の領域（メサ部）に分離されている。隣り合うメサ部の中心間に挟まれた部分でＩＧＢＴの１つの単位セルが構成される。このメサ部に、それぞれｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３が設けられている。
　トレンチ３４の内部には、ゲート絶縁膜３５を介してゲート電極３６が設けられている。ｎ+型エミッタ領域３２は、トレンチ３４の側壁のゲート絶縁膜３５を挟んでゲート電極３６に対向する。ｐ+型コンタクト領域３３は、ｎ+型エミッタ領域３２よりもメサ部の中央部側に配置され、かつｎ+型エミッタ領域３２に接する。これらｐ型ベース領域３１、ｎ+型エミッタ領域３２、ｐ+型コンタクト領域３３、トレンチ３４、ゲート絶縁膜３５およびゲート電極３６でトレンチゲート構造のＭＯＳゲート３０が構成される。
　半導体基板１０のおもて面上には、ゲート電極３６を覆うように層間絶縁膜６’が設けられている。また、層間絶縁膜６’は、実施の形態１と同様に、エッジ終端領域１２において半導体基板１０のおもて面を覆う。層間絶縁膜６’には、複数のコンタクトホール６ａ’が設けられている。各コンタクトホール６ａ’には、各メサ部における半導体基板１０のおもて面（すなわちｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３）がそれぞれ露出される。表面電極３７は、コンタクトホール６ａ’を埋め込むように配置されてｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３に接する。
　表面電極３７は、ｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３に電気的に接続されている。表面電極３７は、層間絶縁膜６’によりゲート電極３６と電気的に絶縁され、エミッタ電極として機能する。表面電極３７は、エッジ終端領域１２における層間絶縁膜６’上に延在していてもよい。半導体基板１０の裏面１０ａの表面層には、活性領域１１からエッジ終端領域１２にわたってｐ+型コレクタ領域３８が設けられている。裏面電極３９は、ｐ+型コレクタ領域３８に接し、ｐ+型コレクタ領域３８に電気的に接続されている。
　実施の形態２にかかる半導体装置の製造方法は、上述した実施の形態１にかかる半導体装置の製造方法（図２Ａ，２Ｂ参照）において、ステップＳ１１，Ｓ１７～Ｓ１９を省略すればよい。このとき、ステップＳ１において、半導体基板１０のおもて面側に一般的な方法によりＭＯＳゲート３０を形成する。ステップＳ９において、半導体基板１０の裏面１０ａの表面層にｐ型不純物のイオン注入によりｐ+型コレクタ領域３８を形成する。そして、ステップＳ１３のレーザーアニールにおいてｐ+型コレクタ領域３８のみを活性化させればよい。
　以上、説明したように、実施の形態２によれば、ＩＧＢＴを作製する場合においても、レーザーアニール前にレジスト保護膜をベークすることで、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３にかかる半導体装置の製造方法は、実施の形態１，２にかかる半導体装置の製造方法を適用したＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ－ＩＧＢＴ：逆導通型ＩＧＢＴ）の製造方法である。実施の形態３にかかる半導体装置の製造方法により作製（製造）される半導体装置の構造を図１２に示す。図１２は、実施の形態３にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図１２に示す実施の形態３にかかる半導体装置は、ｎ型ＦＳ領域５を有するトレンチゲート型のＲＣ－ＩＧＢＴである。
　具体的には、図１２に示すように、活性領域１１において、ｎ-型ドリフト領域１となる同一のｎ-型の半導体基板１０上に、ＩＧＢＴを配置したＩＧＢＴ部４１と、ＦＷＤを配置したＦＷＤ部４２と、が設けられている。ＦＷＤ部４２のＦＷＤは、ＩＧＢＴ部４１のＩＧＢＴに逆並列に接続されている。より具体的には、ＩＧＢＴ部４１において半導体基板１０のおもて面側には、実施の形態２と同様に、ＭＯＳゲート３０、層間絶縁膜６’および表面電極３７が設けられている。半導体基板１０の裏面側には、実施の形態２と同様に、ｎ型ＦＳ領域５（５ａ～５ｄ）、ｐ+型コレクタ領域３８および裏面電極３９が設けられている。
　ＦＷＤ部４２において半導体基板１０のおもて面側には、ＩＧＢＴ部４１と同様に、ｐ型ベース領域３１、トレンチ３４、ゲート絶縁膜３５、ゲート電極３６、層間絶縁膜６’および表面電極３７が設けられている。ｐ型ベース領域３１および表面電極３７は、ＩＧＢＴ部４１からＦＷＤ部４２にわたって延在している。ｐ型ベース領域３１および表面電極３７は、それぞれＦＷＤ部４２においてｐ型アノード領域およびアノード電極を兼ねる。トレンチ３４は、活性領域１１全体に、例えば、半導体基板１０のおもて面から見て平面的に、ＩＧＢＴ部４１とＦＷＤ部４２とが並ぶ方向と直交する方向に延びるストライプ状のレイアウトで配置されている。
　また、ＦＷＤ部４２において半導体基板１０の裏面側には、実施の形態１と同様に、ｎ型ＦＳ領域５（５ａ～５ｄ）、ｎ+型カソード領域３’および裏面電極３９が設けられている。ｎ+型カソード領域３’は、ｐ+型コレクタ領域３８に並列に配置され、ｐ+型コレクタ領域３８に接する。ｎ型ＦＳ領域５および裏面電極３９は、ＩＧＢＴ部４１からＦＷＤ部４２にわたって延在している。裏面電極３９は、ＦＷＤ部４２においてカソード電極を兼ねる。ＦＷＤ部４２には、ｎ+型エミッタ領域３２およびｐ+型コンタクト領域３３は設けられていない。図１２では、半導体基板１０のおもて面側のポリイミド保護膜を図示省略するが、ポリイミド保護膜は実施の形態１と同様に設けられている。
　ｎ-型ドリフト領域１のコレクタ・カソード側の部分１ａ’に、ＩＧＢＴ部４１からＦＷＤ部４２にわたって、ヘリウム注入による結晶欠陥が導入されていてもよい。ｎ-型ドリフト領域１のエミッタ・アノード側の部分１ｂに、ＩＧＢＴ部４１からＦＷＤ部４２にわたって、ヘリウム注入による結晶欠陥が導入されていてもよい。図１２には、ｎ-型ドリフト領域１のコレクタ・カソード側の、ヘリウム注入による結晶欠陥が導入された部分１ａ’と、ｎ-型ドリフト領域１のエミッタ・アノード側の、ヘリウム注入による結晶欠陥が導入された部分１ｂと、をｎ型ＦＳ領域５よりも薄いハッチングで示す。
　実施の形態３にかかる半導体装置の製造方法は、上述した実施の形態１にかかる半導体装置の製造方法（図２Ａ，２Ｂ参照）において、ステップＳ１１，Ｓ１８，Ｓ１９を省略すればよい。このとき、ステップＳ１において、半導体基板１０のおもて面側に、実施の形態２と同様にＩＧＢＴ部４１のＭＯＳゲート３０を形成し、ＦＷＤ部４２のｐ型ベース領域３１、トレンチ３４、ゲート絶縁膜３５およびゲート電極３６を形成する。ステップＳ９において、半導体基板１０の裏面１０ａの表面層に、実施の形態２と同様にＩＧＢＴ部４１のｐ+型コレクタ領域３８を形成し、実施の形態１と同様にＦＷＤ部４２のｎ+型カソード領域３’を形成する。そして、ステップＳ１３のレーザーアニールにおいてｐ+型コレクタ領域３８およびｎ+型カソード領域３’のみを活性化させればよい。また、ステップＳ１７において、ｎ-型ドリフト領域１のコレクタ・カソード側の部分１ａ’と、ｎ-型ドリフト領域１のエミッタ・アノード側の部分１ｂと、にヘリウム注入により結晶欠陥を導入すればよい。
　以上、説明したように、実施の形態２によれば、ＲＣ－ＩＧＢＴを作製する場合においても、レーザーアニール前にレジスト保護膜をベークすることで、実施の形態１，２と同様の効果を得ることができる。
（実施例）
　次に、レーザーアニール（図２ＢのステップＳ１３）前に、レジスト保護膜２２をベーク（以下、前ベークとする：図２ＢのステップＳ１２）することで得られる効果について検証した。図１３，１４は、それぞれ実施例１，２にかかる半導体装置の製造方法によるレジスト保護膜の前ベークによる効果を示す図表である。上述した実施の形態にかかる半導体装置の製造方法（図２Ａ，２Ｂ参照）にしたがい、ｎ-型の半導体基板（半導体ウエハ）１０にＦＷＤを作製した（以下、実施例１，２とする）。実施例１，２は、それぞれ半導体基板１０の製品厚さ（裏面研削後の厚さ）ｔを変更して複数の試料を作製した。
　実施例１において、レジスト保護膜２２の厚さを３μｍとした。レジスト保護膜２２の前ベークは、１５０℃の温度で３０分間行った。半導体基板１０の裏面１０ａへのレーザーアニールは、レーザー２５としてＹＬＦレーザーを用い、エネルギー密度を１．８Ｊ／ｃｍ2とし、パルス幅の半値幅を２００ｎｓ、２回照射の遅延時間を３００ｎｓとし、周波数を１ｋＨｚとして、縦横それぞれ５０％ずつのオーバーラップ率でレーザー２５を照射した。オーバーラップ率を縦横それぞれ５０％ずつとした場合、半導体基板１０の裏面１０ａを格子状に区分けした各区分にそれぞれ縦横２回ずつ（計４回）重ねてレーザー２５を照射した。
　実施例２において、レジスト保護膜２２の厚さやレジスト保護膜２２の前ベーク条件は、実施例１と同様である。半導体基板１０の裏面１０ａへのレーザーアニール条件は、レーザー２５のパルス幅の半値幅を２００ｎｓ、２回照射の遅延時間を５００ｎｓとし、オーバーラップ率を縦横それぞれ６６％ずつにした以外は実施例１と同様である。オーバーラップ率を縦横それぞれ６６％ずつとした場合、半導体基板１０の裏面１０ａを格子状に区分けした各区分にそれぞれ縦横３回ずつ（計９回）重ねてレーザー２５を照射している。
　これら実施例１，２において、レーザーアニール時にレジスト保護膜２２に変質や剥がれ、形状くずれが生じるか否かをそれぞれ図１３，１４に示す（図１３，１４には「前ベークあり」と記載）。比較として、従来の半導体装置の製造方法（図１５参照）にしたがってＦＷＤを作製した場合に、レジスト保護膜に変質や剥がれ、形状くずれが生じるか否かも図１３，１４に示す（以下、従来例１，２とする）。従来例１，２は、レジスト保護膜の前ベークを行わない以外はそれぞれ実施例１，２と同条件でＦＷＤを作製している（図１３，１４には「前ベークなし」と記載）。
　図１３に示すように、実施例１においては、半導体基板１０の製品厚さｔが５０μｍ以上であるときに、レジスト保護膜２２に変質や剥がれ、形状くずれが生じないことが確認された（○印）。それに対して、従来例１では、半導体基板の製品厚さｔが７０μｍ未満では、レジスト保護膜に変質や剥がれ、形状くずれが生じてしまうことが確認された（×印）。図示省略するが、半導体基板の製品厚さｔが７０μｍ以上である場合には、実施例１および従来例１ともに、レジスト保護膜に変質や剥がれ、形状くずれが生じないことが確認されている。
　また、図１４に示すように、実施例２においては、半導体基板１０の製品厚さｔが７０μｍ以上であるときに、レジスト保護膜２２に変質や剥がれ、形状くずれが生じないことが確認された（○印）。それに対して、従来例２では、半導体基板の製品厚さｔが９０μｍ未満では、レジスト保護膜に変質や剥がれ、形状くずれが生じてしまうことが確認された（×印）。図示省略するが、半導体基板の製品厚さｔが９０μｍ以上である場合には、実施例２および従来例２ともに、レジスト保護膜に変質や剥がれ、形状くずれが生じないことが確認されている。
　すなわち、図１３，１４の結果から、実施例１，２ともに、レジスト保護膜２２の前ベークを行うことで、それぞれ従来例１，２よりも半導体基板１０の製品厚さｔを２０μｍ程度薄くすることができることがわかる。このように、レジスト保護膜２２の前ベーク条件およびレーザーアニール条件を種々変更することで、レーザーアニールによる悪影響をレジスト保護膜２２に与えないための半導体基板１０の製品厚さｔの下限値が異なってくるが、本発明にかかる半導体装置の製造方法おいては、前ベークを行わない以外の条件をそれぞれ本発明と同条件とした従来の半導体装置の製造方法よりも半導体基板１０の製品厚さｔを薄くすることができることが確認された。
　また、上述した実施例１の半導体基板１０の製品厚さｔが５０μｍ未満である場合、実施例２の半導体基板１０の製品厚さｔが７０μｍ未満の場合に、レジスト保護膜２２に変質や剥がれ、形状くずれが生じているが（×印）、これら実施例１，２の結果は、レジスト保護膜２２のベークやレーザーアニールを上述した諸条件で行うことで得られた結果である。実際には、レジスト保護膜２２の厚さや耐熱温度、レーザーアニール条件を変えることで、半導体基板１０の製品厚さｔを実施例１，２で得られた結果よりも薄くすることが可能である。
　図示省略するが、実施の形態２，３にかかる半導体装置の製造方法を用いた場合においても、上述した実施例１，２と同様の効果が得られることが発明者により確認されている。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＦＷＤ、ＩＧＢＴおよびＲＣ－ＩＧＢＴを作製（製造）する場合を例に説明しているが、これに限らず、半導体ウエハのおもて面をレジスト保護膜で保護した状態で、半導体ウエハの裏面の表面層に形成した拡散領域に対してレーザーアニールによる不純物活性化を行う様々な素子に適用可能である。
　また、本発明は、半導体ウエハの裏面をレジスト保護膜で保護した状態で、半導体ウエハのおもて面の表面層に形成した拡散領域に対してレーザーアニールによる不純物活性化を行う場合にも適用可能である。また、本発明は、半導体材料として、シリコン（Ｓｉ）や、シリコンよりもバンドギャップの広い半導体（例えば炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）など）を用いることができる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置の製造方法は、半導体基板の製品厚さの薄い半導体装置に有用であり、特に半導体基板の製品厚さを１００μｍ未満とした半導体装置に適している。
　１　ｎ-型ドリフト領域
　１ａ　ｎ-型ドリフト領域のカソード側の部分
　１ａ’　ｎ-型ドリフト領域のコレクタ・カソード側の部分
　１ｂ　ｎ-型ドリフト領域のエミッタ・アノード側の部分
　２　ｐ+型アノード領域
　３，３’　ｎ+型カソード領域
　４　フローティングのｐ型領域
　５，５ａ～５ｄ　ｎ型ＦＳ領域
　６，６’　層間絶縁膜
　６ａ，６ａ’　コンタクトホール
　７，３７　表面電極
　８　ポリイミド保護膜
　９，３９　裏面電極
　１０　半導体基板
　１０ａ　半導体基板の研削後の裏面
　１１　活性領域
　１２　エッジ終端領域
　１５　ｐ型カソード領域
　１６　ｐ型アノード領域
　２０　半導体基板（半導体ウエハ）の半導体チップとなる各領域
　２１　半導体基板のおもて面上の層間絶縁膜および表面電極等の層
　２２，２２’　レジスト保護膜
　２３　ＢＧテープ
　２４　熱処理炉（ベーク炉）
　２５　レーザー
　３０　ＭＯＳゲート
　３１　ｐ型ベース領域
　３２　ｎ+型エミッタ領域
　３３　ｐ+型コンタクト領域
　３４　トレンチ
　３５　ゲート絶縁膜
　３６　ゲート電極
　３８　ｐ+型コレクタ領域
　４１　ＩＧＢＴ部
　４２　ＦＷＤ部
　ｈ　ポリイミド保護膜の、表面電極からの高さ
　ｔ　半導体基板の製品厚さ

Claims (9)

  1. 　半導体基板のおもて面に素子構造を形成する第１形成工程と、
    　前記半導体基板のおもて面にレジスト保護膜を形成して、前記レジスト保護膜で前記素子構造を保護する第２形成工程と、
    　前記半導体基板の裏面から不純物を導入して、前記半導体基板の裏面側に拡散領域を形成する第３形成工程と、
    　前記半導体基板の裏面からレーザーを照射して前記半導体基板の裏面側を加熱することで前記不純物を活性化させるレーザーアニール工程と、
    　前記レジスト保護膜を除去する除去工程と、
    　を含み、
    　前記レーザーアニール工程の前に、前記レジスト保護膜を１００℃以上の温度で加熱して、前記レジスト保護膜中の水を蒸発させるベーク工程をさらに含むことを特徴とする半導体装置の製造方法。
  2. 　前記第３形成工程の後に、前記ベーク工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記ベーク工程では、前記レジスト保護膜を、前記レジスト保護膜の耐熱温度未満の温度で加熱することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記ベーク工程では、前記レジスト保護膜を２００℃以下の温度で加熱することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　前記第２形成工程の後、前記第３形成工程の前に、前記半導体基板を裏面から研削して、前記半導体基板の厚さを薄くする薄板化工程をさらに含み、
    　前記第３形成工程では、前記半導体基板の研削後の裏面から前記不純物を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第２形成工程は、
    　前記半導体基板のおもて面にレジストを塗布して前記レジスト保護膜を形成する塗布工程と、
    　前記レジスト保護膜を加熱して前記レジスト保護膜中の溶媒を蒸発させるプリベーク工程と、
    　を含むことを特徴とする請求項１～５いずれか一つに記載の半導体装置の製造方法。
  7. 　前記ベーク工程での前記レジスト保護膜の加熱は、前記プリベーク工程での前記レジスト保護膜の加熱と同じ条件で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記薄板化工程は、
    　前記レジスト保護膜の上面全面に保護テープを貼りつける工程と、
    　前記保護テープを平坦化する工程と、を行い、
    　前記半導体基板を裏面から研削して、前記半導体基板の厚さを薄くすることを特徴とする請求項５に記載の半導体装置の製造方法。
  9. 　前記保護テープは、前記ベーク工程の前に剥離することを特徴とする請求項８に記載の半導体装置の製造方法。
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