JPS62299071A - メサ型半導体装置の製造方法 - Google Patents
メサ型半導体装置の製造方法Info
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- JPS62299071A JPS62299071A JP14339386A JP14339386A JPS62299071A JP S62299071 A JPS62299071 A JP S62299071A JP 14339386 A JP14339386 A JP 14339386A JP 14339386 A JP14339386 A JP 14339386A JP S62299071 A JPS62299071 A JP S62299071A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、メサ型半導体装置、特に超高周波ダイオード
の製造方法に関する。
の製造方法に関する。
本発明は化合物半導体、特に砒化ガリウム（以下ＧａＡ
ｓと称す）のように割れ易い材料のウェーハを用いた半
導体装置の製造方法に関するものである。ＧａＡｓなど
は、材料として特に高周波数領域における特性が優れて
いるので、超高周波装置に専ら用いらｎている。ＧａＡ
Ｓを用いたガンダイオード、バラクタダイオードなどの
メサ形ダイオードの製造工程を第２図で説明する。
ｓと称す）のように割れ易い材料のウェーハを用いた半
導体装置の製造方法に関するものである。ＧａＡｓなど
は、材料として特に高周波数領域における特性が優れて
いるので、超高周波装置に専ら用いらｎている。ＧａＡ
Ｓを用いたガンダイオード、バラクタダイオードなどの
メサ形ダイオードの製造工程を第２図で説明する。
先ず、ウェーハ基板ｌを最終の半導体素子の４爆にまで
研磨して薄くし、その−面（表面）に半導体素子の機能
を決める主要層２を例えば気相成長法で形成する。次に
同図（ａ）に示すように、蒸着法により表電極層３とＩ
Ａ電極層４とを順次形成した後、ホトレジスト法により
同図（ｂｌの表電極５を各半導体素子ごとべ対応した位
置に設ける。さらにホトレジスト法により、同図（Ｃ）
に示すようにウェーハ基板１を前記表電極５を含むメサ
形にエツチングして各半４体素子に分離する。以下ウェ
ーハ基板１を分割してペレットとする６第３図がペレッ
トの構造で、６が機能主壁部、７が半導体素子の基板、
８が裏電極である。
研磨して薄くし、その−面（表面）に半導体素子の機能
を決める主要層２を例えば気相成長法で形成する。次に
同図（ａ）に示すように、蒸着法により表電極層３とＩ
Ａ電極層４とを順次形成した後、ホトレジスト法により
同図（ｂｌの表電極５を各半導体素子ごとべ対応した位
置に設ける。さらにホトレジスト法により、同図（Ｃ）
に示すようにウェーハ基板１を前記表電極５を含むメサ
形にエツチングして各半４体素子に分離する。以下ウェ
ーハ基板１を分割してペレットとする６第３図がペレッ
トの構造で、６が機能主壁部、７が半導体素子の基板、
８が裏電極である。
しかし、従来の方法では下記の問題が生ずる。
（１） ウェーハ処理工程の最初の工程でウェーハを
薄くするのでウェーハが割ｎやすくウェーハ歩留低下の
原因となっていた。化合物半導体のウェーハは、特に材
質的に割ｎやすいことと、超高周波ダイオードにおいて
は半導体素子の厚さを薄くしなけｎばならないことかラ
ウエーハの取扱い等による割九が問題になるのである。
薄くするのでウェーハが割ｎやすくウェーハ歩留低下の
原因となっていた。化合物半導体のウェーハは、特に材
質的に割ｎやすいことと、超高周波ダイオードにおいて
は半導体素子の厚さを薄くしなけｎばならないことかラ
ウエーハの取扱い等による割九が問題になるのである。
（２） ウェーハが薄いためにウェーハ割ｎ防止のた
めに石英板にアビニシンワックスでウェーハを貼りつけ
て化学的蝕刻を行なわざる金得ず、このアビニシンワッ
クスで貼りつけたりはがしたり、有機溶剤にて洗浄する
等の工数が多くかかる。
めに石英板にアビニシンワックスでウェーハを貼りつけ
て化学的蝕刻を行なわざる金得ず、このアビニシンワッ
クスで貼りつけたりはがしたり、有機溶剤にて洗浄する
等の工数が多くかかる。
（３） このアビニシンワックスは有機溶剤で除去す
るが、附看力が大きく簡単に除去しないためワックス残
存による素子への悪影響が残る。
るが、附看力が大きく簡単に除去しないためワックス残
存による素子への悪影響が残る。
本発明の目的は、上記の欠点を除去し、ウェーハ割ｎを
防ぐこと、化学的蝕刻の工数を低減すること、ワックス
残存による素子への悪影響を防ぐことによって、歩留同
上と素子の信頼度の向上とを図ることにある。
防ぐこと、化学的蝕刻の工数を低減すること、ワックス
残存による素子への悪影響を防ぐことによって、歩留同
上と素子の信頼度の向上とを図ることにある。
本発明の製造方法はウェーハ段階の工程において、基板
表面に半導体装置の王懺層を形成する工程と、該主壁層
上に各半４体素子の表電極を形成する工程と、各半導体
素子ＶＣ分離するメサ成形工程と、前記処理を終えた基
板表面を粘度の高いホトレジスト部材で塗布しベーク後
、裏面研磨を行なう工程と、基板裏面に裏電極層を形成
する工程とを含むものである。
表面に半導体装置の王懺層を形成する工程と、該主壁層
上に各半４体素子の表電極を形成する工程と、各半導体
素子ＶＣ分離するメサ成形工程と、前記処理を終えた基
板表面を粘度の高いホトレジスト部材で塗布しベーク後
、裏面研磨を行なう工程と、基板裏面に裏電極層を形成
する工程とを含むものである。
以下、図面を参照して、本発明の一実施例につき説明す
る。第１図はガンダイオードの場合のウェーハ処理工程
を示す断面図である。同図ｔａ）に示すようにウェーハ
基板１０の上面に気相成長法によりバッファ一層１１．
アクティブ層１２．コンタクト層１３を順次形成する。
る。第１図はガンダイオードの場合のウェーハ処理工程
を示す断面図である。同図ｔａ）に示すようにウェーハ
基板１０の上面に気相成長法によりバッファ一層１１．
アクティブ層１２．コンタクト層１３を順次形成する。
その後同図（ｂｌのように、Ａ 、Ｖ法とホトレジスト
法によりオーミック性の表電極１４を形成し熱処理を加
えてオーミックコンタクト分とった後、同図（Ｃ）のよ
うにホトレジスト法と化学的蝕刻によってメサ部１５を
形成する。９〜１０ ＧＨｚで動作するガンダイオード
の場合各層１１ 、１２ 、１３の総合の厚さは１２〜
１５μｍ程反となるので、メサ部１５の高さは１８〜加
μｍにする。このま−裏面研磨をすると、メサ部１５０
Ｍがくだけたり、クラックが入ったりして歩留が低下す
る。そこで同図（ｄ）のよりに上面全面をホトレジスト
１６でおおい、ベークして裏面研磨を行ない所望の厚さ
にする。
法によりオーミック性の表電極１４を形成し熱処理を加
えてオーミックコンタクト分とった後、同図（Ｃ）のよ
うにホトレジスト法と化学的蝕刻によってメサ部１５を
形成する。９〜１０ ＧＨｚで動作するガンダイオード
の場合各層１１ 、１２ 、１３の総合の厚さは１２〜
１５μｍ程反となるので、メサ部１５の高さは１８〜加
μｍにする。このま−裏面研磨をすると、メサ部１５０
Ｍがくだけたり、クラックが入ったりして歩留が低下す
る。そこで同図（ｄ）のよりに上面全面をホトレジスト
１６でおおい、ベークして裏面研磨を行ない所望の厚さ
にする。
このときに使うホトレジストとしては粘度の高いもの、
例えで’ｒ’１０ Ｍ Ｒ（商品名）レジストの３００
ｃｐＯものを用い、１５００ ｒｐｍで回転し、間に
９０°Ｃベーク全人ｎて再塗布した後１６０Ｃでベーク
して固める。マスク処理に用いるホトレジストは、薄く
一様に層形成をするため、ｃｐは３０〜６０と低粘度性
のものを使用するが、この実施例でＶｉ裏面研磨の際に
、研磨板の衝撃を吸収する目的であるから、高粘度のも
のを使用する。高粘度性であるから、ホトレジストは比
較的厚く形成可能で充分上記目的にかなう。
例えで’ｒ’１０ Ｍ Ｒ（商品名）レジストの３００
ｃｐＯものを用い、１５００ ｒｐｍで回転し、間に
９０°Ｃベーク全人ｎて再塗布した後１６０Ｃでベーク
して固める。マスク処理に用いるホトレジストは、薄く
一様に層形成をするため、ｃｐは３０〜６０と低粘度性
のものを使用するが、この実施例でＶｉ裏面研磨の際に
、研磨板の衝撃を吸収する目的であるから、高粘度のも
のを使用する。高粘度性であるから、ホトレジストは比
較的厚く形成可能で充分上記目的にかなう。
しかも塗布の際、流動性も良いので、メサ部１５の肩部
をすきまなく埋めることができる。さらに同図（ｅ）の
ように、裏面に蒸着層を形成し、熱処理を加えることに
よってオーミックコンタクト性の裏電極層１７を形成す
る。
をすきまなく埋めることができる。さらに同図（ｅ）の
ように、裏面に蒸着層を形成し、熱処理を加えることに
よってオーミックコンタクト性の裏電極層１７を形成す
る。
以上、説明したように、本発明は次の効果がある。
＋１１ ウェーハを厚いまメ、例えば３５０μｍの厚
さで各工程を終るので、ウェーハ割れによる歩留低下を
防ぐことができる。
さで各工程を終るので、ウェーハ割れによる歩留低下を
防ぐことができる。
（２）ウェーハが厚いので、メサ部形成のときの化学的
蝕刻に際し、従来のようにアビニシンワックスなどで石
英板に貼りつけ、はがし。
蝕刻に際し、従来のようにアビニシンワックスなどで石
英板に貼りつけ、はがし。
洗浄するなどの工数金省くことができる。
（３）上記のようにアビニシンワックスと使用しないの
で、ワックス残存による素子への悪影響がない。
で、ワックス残存による素子への悪影響がない。
したがって、半導体装置のコストダウンと信頼性向上の
利点が大きい。
利点が大きい。
第１図は本発明の一実施例を示す工程順の図、第２図は
従来例を示す図、第３図はメサ型ダイオードの構造を示
す図である。 １０・・・ウェーハ基板、１１・・・バッファ層、１２
・・・アクティブ層、１３・・・コレクタ層、１４・・
・表電極、１５・・・メサ部、１６・・・ホトレジスト
、１７・・・裏電極層。 オ １ 図 一＼−、１Ｑつ、−へ婆坂 一＼−１０
従来例を示す図、第３図はメサ型ダイオードの構造を示
す図である。 １０・・・ウェーハ基板、１１・・・バッファ層、１２
・・・アクティブ層、１３・・・コレクタ層、１４・・
・表電極、１５・・・メサ部、１６・・・ホトレジスト
、１７・・・裏電極層。 オ １ 図 一＼−、１Ｑつ、−へ婆坂 一＼−１０
Claims (1)
- メサ型半導体装置のウェーハ処理段階の工程において基
板表面に半導体装置の主要層を形成する工程と、該主要
層上に各半導体素子の表電極を形成する工程と、各半導
体素子に分離するメサ成形工程と、前記処理を終えた基
板表面を粘度の高いホトレジスト部材で塗布しベーク後
、裏面研磨を行なう工程と、基板裏面に裏電極層を形成
する工程とを含むことを特徴とするメサ型半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14339386A JPS62299071A (ja) | 1986-06-18 | 1986-06-18 | メサ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14339386A JPS62299071A (ja) | 1986-06-18 | 1986-06-18 | メサ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62299071A true JPS62299071A (ja) | 1987-12-26 |
Family
ID=15337718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14339386A Pending JPS62299071A (ja) | 1986-06-18 | 1986-06-18 | メサ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62299071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235185B2 (en) * | 2005-07-29 | 2007-06-26 | Touch Micro-System Technology Inc. | Method of protecting wafer front pattern and method of performing double-sided process |
| WO2019012875A1 (ja) * | 2017-07-12 | 2019-01-17 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1986
- 1986-06-18 JP JP14339386A patent/JPS62299071A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235185B2 (en) * | 2005-07-29 | 2007-06-26 | Touch Micro-System Technology Inc. | Method of protecting wafer front pattern and method of performing double-sided process |
| WO2019012875A1 (ja) * | 2017-07-12 | 2019-01-17 | 富士電機株式会社 | 半導体装置の製造方法 |
| JPWO2019012875A1 (ja) * | 2017-07-12 | 2019-11-07 | 富士電機株式会社 | 半導体装置の製造方法 |
| US10522355B2 (en) | 2017-07-12 | 2019-12-31 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
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