CN117080271A - 功率半导体装置及功率半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的是针对功率半导体装置，不依赖于载流子寿命控制方法，一边实现折衷特性的高速侧区域的动作一边对折衷特性进行控制。pin二极管(1001)的半导体衬底(20)具有：n‑漂移层(7)；n缓冲层(8)，在有源单元区域(R1)设置于n‑漂移层与第二金属层(14)间；及n+阴极层(90)，在有源单元区域的n缓冲层与第二金属层间与两者接触地设置。n+阴极层包含：第一n+阴极层(91)，与第二金属层接触；及第二n+阴极层(92)，在第一n+阴极层(91)与n缓冲层间与两者接触地设置。第一n+阴极层的晶体缺陷密度高于第二n+阴极层的晶体缺陷密度。n+阴极层没有设置于中间区域(R2)及末端区域(R3)。

Description

功率半导体装置及功率半导体装置的制造方法
技术领域
本发明涉及功率半导体装置。
背景技术
在专利文献1中公开了在衬底表面形成有槽，在槽之间设置有p型的阳极层和n型的载流子注入抑制层的功率二极管。根据该结构，来自阳极侧的载流子注入量被抑制，不进行寿命控制就能够降低输出特性的开启电压，并且无需在末端区域设置n+阴极构造就能够使破坏耐量提高。
专利文献1：日本特开2011-003727号公报
根据专利文献1的功率二极管，与导入了寿命抑制要素的二极管相比，二极管的输出特性的开启电压下降，在额定电流密度下成为相同的接通电压。
但是，为了一边实现接通电压与通断损耗的折衷特性的高速侧动作一边对折衷特性进行控制，需要依赖于载流子寿命控制方法。这里，载流子寿命控制方法例如是指使用了电子束、质子或氦等带电粒子类或铂等重金属类的控制。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于，针对功率半导体装置，不依赖于载流子寿命控制方法，就会一边实现接通电压与通断损耗之间的折衷特性的高速侧区域的动作一边对折衷特性进行控制。
本发明的功率半导体装置在俯视观察时被划分为有源单元区域、将有源单元区域包围的中间区域和将中间区域包围的末端区域，该功率半导体装置具有：半导体衬底，其具有彼此相对的第一主面及第二主面；第一金属层，其设置于半导体衬底的第一主面之上；以及第二金属层，其设置于半导体衬底的第二主面之上。半导体衬底具有：第一导电型的漂移层；第一导电型的缓冲层，其在有源单元区域设置于漂移层与第二金属层之间；以及至少1个第一导电型的阴极层，其在有源单元区域的缓冲层与第二金属层之间，与两者接触地设置。第一导电型的阴极层包含：第一阴极层，其具有1个杂质浓度峰值点且与第二金属层接触；以及第二阴极层，其具有1个杂质浓度峰值点且在第一阴极层与缓冲层之间与两者接触地设置。第一阴极层的晶体缺陷密度高于第二阴极层的晶体缺陷密度，第一导电型的阴极层没有设置于中间区域及末端区域。
发明的效果
根据本发明的功率半导体装置，不依赖于载流子寿命控制方法，就能够一边实现接通电压与通断损耗之间的折衷特性的高速侧区域的动作一边对折衷特性进行控制。
附图说明
图1是功率半导体装置的俯视图。
图2是沿图1的A-A′线的以往的pin二极管的剖视图。
图3是沿图1的A-A′线的实施方式1涉及的pin二极管的剖视图。
图4是表示沿图3的C-C′线的实施方式1涉及的pin二极管的杂质浓度的图。
图5是表示通过PL法对以往的n+阴极层和实施方式1的第一n+阴极层进行解析时的PL光谱的图。
图6是对在实施方式1涉及的pin二极管中构成半导体衬底的第二主面的3个扩散层的PL强度进行比较的图。
图7是针对以往及实施方式1涉及的pin二极管示出接通电压与通断损耗之间的折衷特性的图。
图8是表示以往及实施方式1涉及的pin二极管的由模拟得到的恢复波形的图。
图9是表示图8的Point B处的以往的pin二极管的电流密度分布的图。
图10是表示图8的Point B处的实施方式1涉及的pin二极管的电流密度分布的图。
图11是表示图8的Point B处的以往的pin二极管的温度分布的图。
图12是表示图8的Point B处的实施方式1涉及的pin二极管的温度分布的图。
图13是表示图8的Point A处的以往的pin二极管的载流子浓度分布的图。
图14是表示图8的Point A处的实施方式1涉及的pin二极管的载流子浓度分布的图。
图15是表示图8的Point B处的以往的pin二极管的载流子浓度分布的图。
图16是表示图8的Point B处的实施方式1涉及的pin二极管的载流子浓度分布的图。
图17是表示以往及实施方式1涉及的pin二极管的Point B处的电场强度分布的图。
图18是表示以往及实施方式1涉及的pin二极管的恢复动作时的最大功率密度与正向电流密度之间的关系的图。
图19是表示实施方式2涉及的pin二极管的图1的A-A′剖面的图。
图20是表示实施方式3涉及的pin二极管的图1的A-A′剖面的图。
图21是表示实施方式4涉及的pin二极管的图1的A-A′剖面的图。
图22是表示实施方式5涉及的pin二极管的图1的A-A′剖面的图。
图23是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图24是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图25是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图26是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图27是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图28是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图29是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图30是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图31是表示实施方式1涉及的pin二极管的制造方法的剖视图。
图32是表示实施方式1、4、5涉及的pin二极管的第二主面侧的制造工序的流程图。
图33是表示实施方式2涉及的pin二极管的第二主面侧的制造工序的流程图。
图34是表示实施方式3涉及的pin二极管的第二主面侧的制造工序的流程图。
图35是表示实施方式9涉及的RC-IGBT的图1的A-A′剖面的图。
图36是表示实施方式9的第1变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图37是表示实施方式9的第2变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图38是表示实施方式9的第3变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图39是表示实施方式9的第4变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图40是表示实施方式9的第5变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图41是表示实施方式9的第6变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图42是表示实施方式9的第7变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图43是表示实施方式9的第8变形例涉及的RC-IGBT的图1的A-A′剖面的图。
图44是表示实施方式9的第9变形例涉及的RC-IGBT的图1的A-A′剖面的图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。此外，附图是示意性地示出的，在不同的附图分别示出的图像的尺寸及位置的相互关系不一定是准确地记载的，可能会适当变更。另外，在以下的说明中，对相同的结构要素标注相同的标号而进行图示，它们的名称及功能也是相同的。因此，有时会省略关于它们的详细说明。
另外，在以下的说明中，有时会使用“上”、“下”、“侧”、“底”、“表”或“背”等表示特定的位置及方向的术语，但这些术语只是为了容易理解实施方式的内容，出于方便起见所使用的，不限定实际实施时的方向。
另外，在以下的说明中，关于半导体的导电型，将第一导电型设为n型，将第二导电型设为p型，但也可以是相反的。
另外，关于半导体的导电型，n-表示与n相比n型杂质浓度小，n+表示与n相比n型杂质浓度大。同样地，p-表示与p相比p型杂质浓度小，p+表示与p相比p型杂质浓度大。
＜A.实施方式1＞
＜A-1.结构＞
在本实施方式中，对功率半导体装置进行说明，该功率半导体装置不使用由以往的带电粒子实现的寿命控制方法，就实现接通电压与通断损耗的折衷特性的高速侧，并且提高高温下的恢复动作时的破坏耐量。本实施方式的功率半导体装置是功率二极管或续流二极管(FWD：
Freewheeling diode)。另外，接通电压VF与通断损耗EREC的折衷特性的高速侧表示表现通过由以往的带电粒子实现的寿命控制而控制的接通电压与通断损耗的折衷特性的折衷曲线(例如，在图7中作为Con.pin二极管的特性而示出的曲线)中的低通断损耗方向。
图1示意性地示出纵型的功率半导体装置的平面构造。如该图所示，在中央部形成多个有源单元区域R1，在2个有源单元区域R1之间设置表面栅极配线部R12，并且在一部分的区域设置栅极焊盘部R11。
将有源单元区域R1、栅极焊盘部R11及表面栅极配线部R12的周边包围而形成中间区域R2，将中间区域R2的周边进一步包围而设置末端区域R3。
上述有源单元区域R1是对功率半导体装置的基本性能进行保障的元件形成区域。并且，由中间区域R2及末端区域R3构成的周边区域是为了包含可靠性方面在内的耐压保持而设置的。其中，中间区域R2是将有源单元区域R1与末端区域R3连接的区域，是对功率半导体的动态动作时的破坏耐量进行保障，对有源单元区域R1的半导体元件的原本的性能进行支撑的区域。另外，末端区域R3是静态(static)状态下的耐压保持、耐压特性的稳定性及可靠性方面的保障，以及抑制动态动作时的破坏耐量的不良，对有源单元区域R1的原本的性能进行支撑。
但是，在功率半导体装置是二极管的情况下，也可以没有表面栅极配线部R12及栅极焊盘部R11。
图2及图3示出了作为功率半导体装置的一个例子的pin二极管的沿图1的A-A′线的剖面结构。图2是以往的pin二极管1000的剖视图，图3是实施方式1涉及的pin二极管1001的剖视图。在图中，有时将以往的pin二极管1000记述为Con.pin diode，将实施方式1涉及的pin二极管1001记述为New pin diode 1。
首先，对以往的pin二极管1000进行说明。pin二极管1000构成为具有半导体衬底20、第一金属层51、52、53、第二金属层14、氧化膜15、TEOS层16、钝化膜12、13。
半导体衬底20具有图2及图3中的上侧的主面即第一主面21和与第一主面21相对的第二主面22。第一金属层51、52、53设置于半导体衬底20的第一主面21之上，第二金属层14设置于半导体衬底20的第二主面22之上。
半导体衬底20构成为具有p阳极层6、n-漂移层7、n缓冲层8、n+阴极层9、p层10及n+层11。p阳极层6在有源单元区域R1设置于n-漂移层7与第一主面21之间。用于将p阳极层6与第一金属层51连接的接触孔的侧壁位于有源单元区域R1与中间区域R2之间的边界处。
p层10在中间区域R2及末端区域R3的一部分处设置于n-漂移层7与第一主面21之间。p阳极层6及p层10的表面构成半导体衬底20的第一主面21。在图2、3中，p层10与p阳极层6的深度不同，但也可以如后述的图23及图24的制造方法所记载的那样，通过相同的离子注入和退火工序而形成，由此两者为相同的深度。
在有源单元区域R1、中间区域R2及末端区域R3，在n-漂移层7与第二主面22之间设置n缓冲层8。在n缓冲层8与第二主面22之间设置n+阴极层9。n+阴极层9的下表面构成半导体衬底20的第二主面22，与第二金属层14接触。
n+层11设置于半导体衬底20的第一主面21侧的末端区域R3的端部。将n+层11也称为第一杂质区域。
在有源单元区域R1、中间区域R2及末端区域R3，包含n+阴极层9在内的纵向的区域即n+阴极层9及其上方的n缓冲层8、n-漂移层7及p阳极层6构成纵向构造29。纵向构造29对总损耗性能、静态状态下的耐压保持、耐压特性的稳定性、高温下的电压保持时的泄漏特性、可靠性方面的保证及动态动作时的控制性及破坏耐量进行保证，对功率半导体的基本性能进行支撑。功率二极管的总损耗是接通状态的损耗、断开状态的损耗及截止状态的损耗的合计值。
另外，将n-漂移层7与第二金属层14之间的结构也称为背面侧构造。即，就pin二极管1000而言，n缓冲层8和n+阴极层9是背面侧构造。
n-漂移层7是使用杂质浓度Cn-大于或等于1.0×1012atoms/cm3而小于或等于1.0×1015atoms/cm3的Si晶片而形成的。即，半导体衬底20是Si衬底。半导体衬底20的厚度即器件厚度tdevice大于或等于40μm而小于或等于700μm。
p阳极层6与第一金属层51接触的表面即第一主面21处的杂质浓度大于或等于1.0×1016atoms/cm3，峰值杂质浓度大于或等于2.0×1016atoms/cm3而小于或等于1.0×1018atoms/cm3，深度大于或等于2.0μm而小于或等于10.0μm。
n缓冲层8的峰值杂质浓度Cnb，p大于或等于1.0×1015atoms/cm3而小于或等于5.0×1016atoms/cm3，深度Xj，nb大于或等于1.2μm而小于或等于50μm。
接下来，对实施方式1涉及的pin二极管1001进行说明。pin二极管1001的背面侧构造与pin二极管1000不同。pin二极管1001具有n+阴极层90来取代以往的n+阴极层9。
n+阴极层90在有源单元区域R1的内部设置于n缓冲层8与第二金属层14之间。n+阴极层90是由第一n+阴极层91及第二n+阴极层92构成的2层阴极层。第一n+阴极层91与第二金属层14接触，第二n+阴极层92与n缓冲层8接触。第一n+阴极层91的图3中的下表面构成半导体衬底20的第二主面22。即，就pin二极管1001而言，n缓冲层8、第一n+阴极层91及第二n+阴极层92构成背面侧构造。
n+阴极层90没有设置于中间区域R2及末端区域R3。在中间区域R2及末端区域R3，n缓冲层8直接与第二金属层14接触。在其它方面，pin二极管1001是与pin二极管1000相同的结构。
以下，有时将第一n+阴极层91称为第一阴极层，将其导电型在图中记述为n+1。另外，有时将第二n+阴极层92称为第二阴极层，将其导电型在图中记述为n+2。
第一n+阴极层91与第二金属层14接触的表面即第二主面22处的杂质浓度大于或等于1.0×1019atoms/cm3而小于或等于1.0×1020atoms/cm3，深度大于或等于0.1μm而小于或等于0.2μm。
第二n+阴极层92的峰值杂质浓度大于或等于1.0×1017atoms/cm3而小于或等于1.0×1018atoms/cm3，深度大于或等于0.3μm而小于或等于0.5μm。
n+阴极层90仅存在于有源单元区域R1的内部。即，n+阴极层90是与有源单元区域R1和中间区域R2之间的边界分离地设置的。在有源单元区域R1中的与中间区域R2之间的边界部未形成n+阴极层90，在该部分，n缓冲层8直接与第二金属层14接触。即，n缓冲层8从有源单元区域R1中的与中间区域R2之间的边界部直至中间区域R2及末端区域R3而直接与第二金属层14接触。
如上所述，pin二极管1001在有源单元区域R1具有2层n+阴极层即第一n+阴极层91及第二n+阴极层92。各层的目的如下所述。
第一n+阴极层91是用于提高与第二金属层14之间的接触性的扩散层。第一n+阴极层91的晶体缺陷密度高于第二n+阴极层92及n缓冲层8的晶体缺陷密度。第二n+阴极层92是用于对pin二极管1001的性能进行控制并且对正常的接通动作进行保证的扩散层。
扩散层的杂质分布和深度可以根据形成扩散层时的退火技术的特征由离子注入时的射程(RP)而决定。这里，射程被定义为从第二主面22至各扩散层的峰值浓度的位置为止的深度。因此，形成第一n+阴极层91及第二n+阴极层92时的离子注入时的射程以各层彼此不干涉的方式由下式(1)确定。
Rn+2/Rn+1＝5.0…(1)
这里，Rn+1、Rn+2分别表示第一n+阴极层91及第二n+阴极层92的射程(m)。
图4示出了沿图3的C-C′线的pin二极管1001的扩散层的杂质浓度。图4的横轴表示从半导体衬底20的第二主面22算起的深度(μm)，纵轴表示杂质浓度(atoms/cm3)。
＜A-2.性能＞
以下，示出实施方式1涉及的pin二极管1001的性能。图5示出了通过光致发光(Photoluminescence，PL)法对以往的pin二极管1000的n+阴极层9和实施方式1涉及的pin二极管1001的第一n+阴极层91进行解析时的PL光谱。PL法是指向半导体照射光，对经由缺陷能级在电子与空穴复合时发出的光进行观测的解析方法。图5的横轴表示光子能量(eV)，图5的纵轴表示通过由PL法检测出的带端的PL强度进行标准化后的物理量。
PL法的解析条件如下所述。使用波长633nm的He-Ne激光。温度设为30K。向样本表面照射的激光的功率设为4.5mW。激光的直径为1.3μm。样本表面处的激光的强度为0.339MW/cm2。
在图5中，虚线表示以往的n+阴极层9的PL光谱，实线表示实施方式1中的第一n+阴极层91的PL光谱。从图5可知，第一n+阴极层91中的PL强度存在2个峰值。第1个峰值是由光子能量0.969eV的陷阱A得到的，第2个峰值是由光子能量：1.018eV的陷阱B得到的。陷阱A及陷阱B分别是由CiCs(G-center)及W-center产生的能级。将陷阱A也称为第一晶格缺陷，将陷阱B也称为第二晶格缺陷。
图6是将在pin二极管1001中构成半导体衬底20的第二主面22的3个扩散层的PL强度进行比较的图。图中的PL强度是通过利用PL光谱检测出的带端的强度进行标准化后的值。图中的PL强度越高，则检测出的晶体缺陷的密度越高。关于陷阱A、B的晶体缺陷密度，构成pin二极管1001的第二主面22的n缓冲层8、第一n+阴极层91及第二n+阴极层92存在(n缓冲层8)＜(第二n+阴极层92)＜(第一n+阴极层91)的关系。该关系是通过使第一n+阴极层91的杂质浓度为与第二n+阴极层92的杂质浓度相比高了大于或等于1个数量级的高浓度和后述的制造方法得到的。
n缓冲层8起到以下作用，即，当在二极管中在向作为主结的p阳极层6及n-漂移层7施加反向偏置时的电压进行保持时，阻止从主结延伸的耗尽层而不到达n+阴极层。其结果，就本实施方式的pin二极管1001而言，构成第二主面22的扩散层之间存在上述这样的晶体缺陷的关系，在n缓冲层8之中没有晶体缺陷。因此，不再存在由晶体缺陷引起的泄漏电流增加，能够得到由高温下的耐压保持时的泄漏电流减小实现的断开时的低损耗化。例如，在向耐压1200V等级的二极管的主结施加了1200V的反向偏置时，损耗从在n缓冲层8中存在晶体缺陷的情况下的2.0W/cm2大幅度地减小至在n缓冲层8中没有晶体缺陷的情况下的0.8W/cm2。断开时的低损耗化从搭载功率半导体的功率模块的热设计方面来看是有效的。
如上所述，在第一n+阴极层91存在2个陷阱。存在2个陷阱的第一n+阴极层91是通过在后述的实施方式6中说明的工艺而形成的。第一n+阴极层91中的晶体缺陷即陷阱A、B是通过下述的步骤与氧、碳或氢等Si中的杂质进行反应而形成的。
步骤A：通过对半导体衬底20的第二主面22进行离子注入而形成空穴(V)及晶格间Si对(Isi)等晶格缺陷。
步骤B：在步骤A中形成的晶格缺陷扩散而发生自聚合，形成V2和晶格间Si对(Isi：W-center)。
步骤C：与步骤B同时地发生在晶格位置处存在的碳原子(Cs)与晶格间Si对(Isi)的置换反应，形成晶格间碳(Ci)。
步骤D：晶格间碳(Ci)和晶格缺陷(空穴(V))扩散，在室温下发生晶格位置置换碳(Cs)及晶格间Si对(Isi)与Si中的杂质(氧、碳、氢)之间的反应，生成杂质缺陷(复合缺陷：CiCs)。
步骤E：通过退火处理，结晶性恢复，但一部分的晶格间Si对(Isi：W-center)及杂质缺陷(复合缺陷：CiCs)残留下来。
这里，下标i表示晶格间(interstitial)，下标s表示晶格位置置换(substitutional)。
如上所述，在第一n+阴极层91之中存在晶体缺陷。以下，通过1200V等级的二极管性能示出如下情况，即，通过该晶体缺陷，pin二极管1001的二极管性能提高，并且得到热稳定性能。
图7是针对以往的pin二极管1000和实施方式1涉及的pin二极管1001各自示出接通电压VF与通断损耗EREC之间的折衷特性。在图7中，pin二极管1001的折衷特性表示为Newpin diode 1。pin二极管1000的折衷特性是通过由带电粒子即电子束实现的寿命控制进行控制得到的结果。图中的Con.pin diode 1是具有由电子束照射实现的寿命控制的pin二极管1000。
就pin二极管1001而言，在实施方式6中通过后述的工艺而形成第一n+阴极层91及第二n+阴极层92，由此第二金属层14的接触性提高。其结果，能够实现pin二极管1001成为接通状态时的来自n+阴极层区域的稳定的电子注入。如图7所示，就pin二极管1001而言，通过2个陷阱的缺陷密度高的第一n+阴极层91而抑制来自n+阴极层区域的电子注入，其结果，不使用寿命控制就能够得到以往的二极管通过由电子束实现的寿命控制而实现的折衷特性的曲线中的高速侧。
图8示出了以往的pin二极管1000及实施方式1涉及的pin二极管1001的由模拟得到的恢复波形。模拟所使用的器件构造具有在298K下能够对2000V的耐压进行保持的末端区域。在图中也绘制了恢复动作时的最高温度。另外，在图中，将接通状态的点表示为PointA，将在恢复动作时成为最高温度的点表示为Point B。
图9示出了以往的pin二极管1000的Point B处的电流密度分布。图10示出了实施方式1涉及的pin二极管1001的Point B处的电流密度分布。图11示出了以往的pin二极管1000的Point B处的温度分布。图12示出了实施方式1涉及的pin二极管1001的Point B处的温度分布。
从图9及图11可知，就以往的pin二极管1000而言，在有源单元区域R1与中间区域R2之间的边界部分存在电流密度局部地增加的点，在该点处局部地产生温度上升。该点的温度超过了Si类器件的pn结消失的临界温度即800K，因此揭示了在以往的pin二极管1000中恢复动作时的破坏耐量下降。
另一方面，从图10及图12可知，就实施方式1涉及的pin二极管1001而言，在有源单元区域R1与中间区域R2之间的边界部分不存在电流密度局部地增加的点，恢复动作时的破坏耐量提高。
图13是表示以往的pin二极管1000的Point A处的载流子浓度分布的图。图14示出了实施方式1涉及的pin二极管1001的Point A处的载流子浓度分布。图15示出了以往的pin二极管1000的Point B处的载流子浓度分布。图16示出了实施方式1涉及的pin二极管1001的Point B处的载流子浓度分布。图13至图16针对电子及空穴而示出了沿图2及图3的B-B′线(Position B)及C-C′线(Position C)的器件深度方向上的载流子浓度分布。
根据图13至图16可知，实施方式1涉及的pin二极管1001与以往的pin二极管1000相比，在接通状态下，有源单元区域R1及中间区域R2的边界部分处的第一主面21侧的载流子浓度低，因此恢复动作时的第一主面21侧的载流子浓度迅速地下降。
图17示出了以往及实施方式1涉及的pin二极管1000、1001的Point B处的电场强度分布。图17示出了沿图2及图3的B-B′线(Position B)及C-C′线(Position C)的器件深度方向上的电场强度分布。
根据图13至图17可知，实施方式1涉及的pin二极管1001示出以下2个特征性的载流子浓度分布。
(1)接通状态的有源单元区域R1示出与以往的pin二极管1000相同的载流子浓度分布。
(2)与以往的pin二极管1000相比，在接通状态下，从有源单元区域R1及中间区域R2的边界部分至末端区域R3为止的第二主面22侧的载流子注入得到抑制，其结果，在接通状态下，有源单元区域R1及中间区域R2的边界部分处的第一主面21侧的载流子浓度比有源单元区域R1低。
其结果，得到如下效果，即，恢复动作中的第一主面21侧的载流子浓度变低，相应部位的耗尽化得到促进，电场强度下降。该举动是以下情况的原因，即，如图9至图12所示，实施方式1涉及的pin二极管1001与以往的pin二极管1000相比，不会导致在有源单元区域R1及中间区域R2的边界部分处由局部的电流集中引起的温度上升。
图18示出了以往及实施方式1涉及的pin二极管1000、1001的恢复动作时的最大功率密度与正向电流密度(JF)之间的关系。在图18的比较中，以往及实施方式1涉及的pin二极管1000、1001的器件厚度tdevice是恒定的。
如果功率密度达到2.5MW/cm2，则以往的pin二极管1000破坏。以往的pin二极管1000破坏时的功率密度是依赖于器件厚度tdevice的物理量。以往的pin二极管1000被认为是由于达到了由tdevice决定的功率密度而发生破坏。
实施方式1涉及的pin二极管1001具有晶体缺陷密度高的第一n+阴极层91，但在n缓冲层8不存在晶体缺陷。因此，也不会妨碍423K这一高温下的动作，与以往的pin二极管1000相比，高电流密度被切断，恢复动作时的破坏耐量提高。另外，就实施方式1涉及的pin二极管1001而言，来自第一n+阴极层91及第二n+阴极层92的电子注入效率得到抑制，因此与以往的pin二极管1000相比，相同电流密度JF下的功率密度下降，其结果，达到器件破坏的临界功率密度的JF值变大，能够实现更高电流密度的切断。
由此，实施方式1涉及的pin二极管1001即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。就该pin二极管1001的性能而言，不仅在半导体衬底20使用通过悬浮区(Floating Zone，FZ)法制造出的Si晶片的情况下，即使在使用了Si材料中的残留氧及碳浓度更高的通过MCZ(Magnetic applied Czochralski)法制造出的Si晶片的情况下，也能够实现。通过MCZ法制造出的Si晶片的氧浓度大于或等于1.0×1017atoms/cm3而小于或等于7.0×1017atoms/cm3左右，碳浓度大于或等于1.0×1014atoms/cm3而小于或等于5.0×1015atoms/cm3左右。这是因为，在pin二极管1001中对二极管性能进行控制的主要的晶体缺陷不是杂质缺陷，而是晶格间Si对，该晶格间Si对是通过制造方法中的离子注入和退火而形成的，而非通过与Si中的残留氧及残留碳之间的反应而形成的。
＜A-3.效果＞
实施方式1涉及的pin二极管1001在俯视观察时被划分为有源单元区域R1、将有源单元区域R1包围的中间区域R2和将中间区域R2包围的末端区域R3。pin二极管1001具有：半导体衬底20，其具有彼此相对的第一主面21及第二主面22；第一金属层51、52、53，其设置于半导体衬底20的第一主面21之上；以及第二金属层14，其设置于半导体衬底20的第二主面22之上。半导体衬底20具有第一导电型的n-漂移层7、在有源单元区域R1设置于n-漂移层7与第二金属层14之间的第一导电型的n缓冲层8、在有源单元区域R1的n缓冲层8与第二金属层14之间与两者接触地设置的至少1个第一导电型的n+阴极层90。n+阴极层90包含：第一n+阴极层91，其具有1个杂质浓度峰值点且与第二金属层14接触；以及第二n+阴极层92，其具有1个杂质浓度峰值点且在第一n+阴极层91与n缓冲层8之间与两者接触地设置。第一n+阴极层91的晶体缺陷密度高于第二n+阴极层92的晶体缺陷密度，第一导电型的n+阴极层91没有设置于中间区域R2及末端区域R3。因此，即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。
＜B.实施方式2＞
＜B-1.结构＞
图19示出了实施方式2涉及的pin二极管1002的沿图1的A-A′线的剖面结构。在以下的图中，有时将实施方式2涉及的pin二极管1002记述为New pin diode 2。pin二极管1002是向实施方式1涉及的pin二极管1001的结构追加了p阴极层31的构造。
p阴极层31在中间区域R2及末端区域R3设置于n缓冲层8与第二金属层14之间。p阴极层31的下表面与第二金属层14接触。即，pin二极管1002具有由n缓冲层8、第一n+阴极层91、第二n+阴极层92及p阴极层31构成的背面侧构造。
与pin二极管1001同样地，就pin二极管1002而言，n+阴极层90也仅存在于有源单元区域R1的内部。在有源单元区域R1中的与中间区域R2之间的边界部不设置n+阴极层90，在该部分处p阴极层31与第二金属层14接触，p阴极层31的下表面构成第二主面22。即，p阴极层31与n+阴极层90的中间区域R2侧端部接触，从有源单元区域R1中的与中间区域R2之间的边界部直至中间区域R2及末端区域R3而直接与第二金属层14接触。
n-漂移层7、p阳极层6、n缓冲层8、第一n+阴极层91及第二n+阴极层92的各种参数与实施方式1相同。p阴极层31与第二金属层14接触的表面即第二主面22处的杂质浓度大于或等于1.0×1017atoms/cm3而小于或等于1.0×1019atoms/cm3，深度大于或等于0.3μm而小于或等于0.5μm。
＜B-2.效果＞
就实施方式2涉及的pin二极管1002而言，n缓冲层8在中间区域R2及末端区域R3设置于n-漂移层7与第二金属层14之间。另外，pin二极管1002在中间区域R2及末端区域R3在n缓冲层8与第二金属层14之间具有与第二金属层14接触地设置的第二导电型的阴极层31。就pin二极管1002而言，通过p阴极层31而抑制二极管的接通状态下的第二主面22侧的载流子注入效率。因此，得到与图9至图16所示的实施方式1涉及的pin二极管1001相同的效果。即，根据pin二极管1002，即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。
＜C.实施方式3＞
＜C-1.结构＞
图20示出了实施方式3涉及的pin二极管1003的沿图1的A-A′线的剖面结构。在以下的图中，有时将实施方式3涉及的pin二极管1003记述为New pin diode 3。pin二极管1003与实施方式1涉及的pin二极管1001的不同点在于，n缓冲层8不存在于中间区域R2及末端区域R3而仅设置于n+阴极层90的正上方。即，pin二极管1003具有由n缓冲层8、第一n+阴极层91及第二n+阴极层92构成的背面侧构造。
与pin二极管1001同样地，就pin二极管1003而言，n+阴极层90也设置于有源单元区域R1的内部，即，避开与中间区域R2之间的边界地设置。在有源单元区域R1中的与中间区域R2之间的边界部不设置n+阴极层90，在该部分处n-漂移层7与第二金属层14接触，n-漂移层7的下表面构成第二主面22。在中间区域R2及末端区域R3，n-漂移层7与第二金属层14接触。即，n-漂移层7与n+阴极层90的中间区域R2侧端部接触，从有源单元区域R1中的与中间区域R2之间的边界部直至中间区域R2及末端区域R3而直接与第二金属层14接触。
n-漂移层7、p阳极层6、n缓冲层8、第一n+阴极层91及第二n+阴极层92的各种参数与实施方式1相同。
＜C-2.效果＞
就实施方式3涉及的pin二极管1003而言，n缓冲层8仅设置于有源单元区域R1，n-漂移层7在中间区域R2及末端区域R3与第二金属层14接触。根据pin二极管1003，在中间区域R2及末端区域R3，n-漂移层7直接与第二金属层14接触，因此，二极管的接通状态下的第二主面22侧的载流子注入效率得到抑制。因此，得到与图9至图16所示的实施方式1涉及的pin二极管1001相同的效果。即，根据pin二极管1003，即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。
＜D.实施方式4＞
＜D-1.结构＞
图21示出了实施方式4涉及的pin二极管1004的沿图1的A-A′线的剖面结构。在以下的图中，有时将实施方式4涉及的pin二极管1004记述为New pin diode 4。pin二极管1004与实施方式1涉及的pin二极管1001的不同点仅在于，2层构造的n+阴极层90也设置于末端区域R3的n+层11的第二主面22侧。即，在俯视观察时，在与n+层11重叠的末端区域R3的区域，在n缓冲层8与第二金属层14之间设置n+阴极层90。在末端区域R3的n+阴极层90，与有源单元区域R1的n+阴极层90同样地，第一n+阴极层91与第二金属层14接触，第二n+阴极层92与n缓冲层8接触。pin二极管1004具有由n缓冲层8、第一n+阴极层91及第二n+阴极层92构成的背面侧构造。
末端区域R3的n+阴极层90的参数与有源单元区域R1的n+阴极层90的参数相同。另外，n-漂移层7、p阳极层6及n缓冲层8的各种参数与实施方式1相同。
＜D-2.效果＞
就实施方式4涉及的pin二极管1004而言，n缓冲层8在中间区域R2及末端区域R3在n-漂移层7与第二金属层14之间，与第二金属层14接触地设置。另外，半导体衬底20具有第一导电型的第一杂质区域即n+层11，该n+层11在末端区域R3的外周端部处设置于包含第一主面21的表层，与n-漂移层7相比杂质浓度高。n+阴极层90在n+层11的正下方也在n缓冲层8与第二金属层14之间，与两者接触地设置。n缓冲层8在末端区域R3中的没有设置n+阴极层90的区域及中间区域R2与第二金属层14接触。即使是这样的构造，在中间区域R2及末端区域R3中的除n+层11的正下方以外的区域，n缓冲层8也与第二金属层14接触，因此，二极管的接通状态下的第二主面22侧的载流子注入效率得到抑制。因此，得到与图9至图16所示的实施方式1涉及的pin二极管1001相同的效果。即，根据pin二极管1004，即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。
＜E.实施方式5＞
＜E-1.结构＞
图22示出了实施方式5涉及的pin二极管1005的沿图1的A-A′线的剖面结构。在以下的图中，有时将实施方式5涉及的pin二极管1005记述为New pin diode 5。pin二极管1005与实施方式1涉及的pin二极管1001的不同点在于，多个n+阴极层90在有源单元区域R1的内部分离地设置。即，pin二极管1005具有由n缓冲层8、第一n+阴极层91及第二n+阴极层92构成的背面侧构造。
各n+阴极层90设置于n缓冲层8与第二金属层14之间。在相邻的2个n+阴极层90之间，n缓冲层8与第二金属层14接触。多个n+阴极层90中的即使是最靠近中间区域R2而配置的n+阴极层90也不和与中间区域R2之间的边界相接触。在有源单元区域R1，在第二金属层14之上未形成n+阴极层90的区域，n缓冲层8与第二金属层14接触。
在图22中，在有源单元区域R1内图示有2个n+阴极层90，但也可以在有源单元区域R1内分离地设置大于或等于3个n+阴极层90。
将n+阴极层90的宽度设为Wn+。并且，将由相邻的n+阴极层90之间的n缓冲层8和1个n+阴极层90构成的单位单元的宽度设为Wcell。此时，通过将Wn+/Wcell在大于或等于0.1而小于1.0的范围设定为任意的值，从而能够如在图7中作为New pin diode 5而示出的那样，实现接通电压VF与通断损耗EREC的折衷特性的高速侧区域和控制的兼顾。其它的n-漂移层7、p阳极层6、n缓冲层8、第一n+阴极层91及第二n+阴极层92的各种参数与实施方式1相同。
＜E-2.效果＞
实施方式5涉及的pin二极管1005在中间区域R2及末端区域R3具有与实施方式1涉及的pin二极管1001相同的背面侧构造。因此，恢复动作时的破坏耐量提高。另外，有源单元区域R1的至少1个第一导电型的n+阴极层90是分离地设置的多个第一导电型的n+阴极层90。因此，通过将Wn+/Wcell在大于或等于0.1而小于1.0的范围设定为任意的值，从而能够如在图7中作为New pin diode 5而示出的那样，不使用以往的寿命控制方法，就会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边热稳定。
＜F.实施方式6＞
＜F-1.制造方法＞
在本实施方式中，对实施方式1涉及的pin二极管1001的制造方法进行说明。图23至图31是表示pin二极管1001的制造方法的剖视图。
pin二极管1001的制造方法的特征如下所述。存在用于形成第一n+阴极层91及第二n+阴极层92的离子注入及退火。此外，在后述的pin二极管1002的制造方法中，在用于形成第一n+阴极层91及第二n+阴极层92的离子注入之前，存在用于形成p阴极层31的离子注入。不存在寿命控制工序。另外，第二金属层14是2层的扩散层构造所用的层。
以下，沿图23至图31对pin二极管1001的制造方法进行说明。在图23中示出了有源单元区域R1和以将有源单元区域R1包围的方式形成的中间区域R2及末端区域R3。首先，准备仅形成有n-漂移层7的半导体衬底20。然后，在中间区域R2及末端区域R3的n-漂移层7的表面选择性地形成多个p层10。多个p层10是通过将预先形成的氧化膜15设为掩模而进行离子注入，然后对半导体衬底20实施退火处理而形成的。此外，在半导体衬底20的第二主面22也形成有氧化膜15形成时的氧化膜68。
接下来，如图24所示，对有源单元区域R1的n-漂移层7的表面实施离子注入及退火处理而形成p阳极层6。此外，p层10与p阳极层6也可以在相同的离子注入和退火工序中形成。
接下来，如图25所示，在半导体衬底20的第一主面21侧的末端区域R3的端部形成n+层11。n+层11的表面的杂质浓度大于或等于1.0×1020atoms/cm-3而小于或等于1.0×1022atoms/cm-3，深度大于或等于1.0μm而小于或等于10μm。接下来，在半导体衬底20的上表面形成TEOS层16。然后，进行将氧化膜68去除而使半导体衬底20的第二主面22露出的处理。然后，以与在半导体衬底20的第二主面22露出的n-漂移层7接触的方式形成掺杂有杂质的掺杂多晶硅层65。掺杂多晶硅层65的杂质例如是磷、砷或锑等能够在Si之中扩散而形成n+层的原子。掺杂多晶硅层65是掺杂有大于或等于1×1019atoms/cm3的高浓度杂质的膜，其膜厚大于或等于500nm。此时，在半导体衬底20的第一主面21也形成掺杂多晶硅层64。
接下来，将半导体衬底20在大于或等于900℃而小于或等于1000℃，并且在氮气氛中进行热退火。然后，保留在氮气氛中将加热温度以任意的降温速度设为大于或等于600℃而小于或等于700℃，进行低温的热退火，由此，如图26所示，使掺杂多晶硅层65的杂质向n-漂移层7的第二主面22侧扩散，在n-漂移层7的第二主面22侧形成具有晶体缺陷和杂质的吸杂层55。然后，实施退火工序，通过吸杂层55来捕获n-漂移层7的金属杂质、污染原子及损伤。由此，在至此为止的晶片工艺中发生了下降的n-漂移层7的载流子寿命得到恢复，实现大于或等于由式(2)决定的τt的值。本工艺除了功率二极管以外，也能够用于IGBT或RC-IGBT。
τt＝1.5×10-5exp(5.4×103tN-)···(2)
这里，tN-表示n-漂移层7的厚度(m)。τt表示针对接通电压的载流子寿命的影响消失的n-漂移层7中的载流子寿命(sec)。
pin二极管1001的接通电压相对于n-漂移层7的载流子寿命而存在依赖性。式(2)表示将相对于n-漂移层7的载流子寿命来说的pin二极管1001的接通电压的依赖性最小限度化的载流子寿命τt(s)。如果能够实现由式(2)表示的载流子寿命τt，则能够将针对通断损耗的载流子寿命的影响最小限度化，对于低断开损耗化或热失控抑制是有效的。
然后，如图27所示，使用氢氟酸或混合酸(例如，氢氟酸/硝酸/醋酸的混合液)的液体将在半导体衬底20的第一主面21侧形成的掺杂多晶硅层64选择性地去除。
接下来，如图28所示，在半导体衬底20的第一主面21形成使p层10、p阳极层6及n+层11露出的接触孔。即，如图28所示的那样对TEOS层16进行加工。然后，通过溅射法而形成以大于或等于1％而小于或等于3％左右的量添加了Si的铝配线5A。铝配线5A相当于图3的第一金属层51、52、53。
接下来，如图29所示，在半导体衬底20的第一主面21侧形成钝化膜12、13。
然后，如图30所示，在半导体衬底20的第一主面21侧形成表面保护膜23。然后，通过磨削或蚀刻将在半导体衬底20的第二主面22形成的吸杂层55和掺杂多晶硅层65去除。通过该去除工序，从而半导体衬底20的厚度tD与半导体装置的耐压等级相对应。
然后，如图31所示，在n-漂移层7的下表面侧形成n缓冲层8。然后，在有源单元区域R1，在n缓冲层8的下表面形成第一n+阴极层91及第二n+阴极层92。第一n+阴极层91及第二n+阴极层92是通过离子注入和退火处理而形成的扩散层。
此外，图31示出了pin二极管1001，但在制造实施方式4涉及的pin二极管1004的情况下，在图31所示的工序中，不仅在有源单元区域R1，在末端区域R3的n+层11的正下方也形成第一n+阴极层91及第二n+阴极层92。另外，在制造实施方式5涉及的pin二极管1005的情况下，在图31所示的工序中，在有源单元区域R1形成分离的多组第一n+阴极层91及第二n+阴极层92。
此外，在形成扩散层时，在半导体衬底20的第一主面21侧存在铝配线5A及钝化膜12、13。因此，用于形成扩散层的退火是使用半导体衬底20的第一主面21侧成为比铝配线5A所使用的铝的熔点660℃低的温度这样的退火技术，或者使用在器件深度方向上具有温度梯度，大于或等于铝的熔点660°的热没有传导至第一主面21侧这样的波长的激光而进行的。
图32是针对实施方式1、4、5涉及的pin二极管1001、1004、1005的制造工序示出形成表面保护膜23之后的工序的流程图。
首先，在步骤S101中，在半导体衬底20的第一主面21侧形成表面保护膜23。接下来，在步骤S102及步骤S103中，通过磨削及蚀刻将在半导体衬底20的第二主面22形成的吸杂层55和掺杂多晶硅层65去除。通过该去除工序，从而半导体衬底20的厚度tD与半导体装置的耐压等级相对应。另外，n-漂移层7的载流子寿命满足式(2)。
接下来，在步骤S104中，进行用于形成n缓冲层8的离子注入。将该离子注入也称为第一离子注入。接下来，在步骤S105中，进行用于使在步骤S104中注入的离子激活的退火。将步骤S105的退火也称为第一退火。
然后，形成背面侧构造。首先，在步骤S106中，在有源单元区域R1局部地进行用于形成n+阴极层90的照相制版。将在本工序中形成的抗蚀层也称为第一抗蚀层。
接下来，在步骤S107中，进行用于形成第二n+阴极层92的离子注入。将该离子注入也称为第二离子注入。
接下来，在步骤S108中，进行用于形成第一n+阴极层91的离子注入。将该离子注入也称为第三离子注入。第二离子注入及第三离子注入时的加速能量是以射程满足式(1)的方式确定的。由此，第一n+阴极层91及第二n+阴极层92能够以彼此不干涉的方式形成。
接下来，在步骤S109中，将照相制版用的第一抗蚀层去除。
然后，在步骤S110中，进行用于使在步骤S107及步骤S108中注入的离子激活的退火。将该退火也称为第二退火。通过第二退火而形成第一n+阴极层91及第二n+阴极层92。第一退火及第二退火是通过激光退火或在小于或等于第一金属层51、52、53的金属熔点的低温下在扩散炉中进行的。这里采用的退火的特征是，在退火后的激活后也会再现离子注入时的杂质分布。
然后，在步骤S111中将表面保护膜23去除。接下来，在步骤S112中对第二主面22进行轻微蚀刻。
然后，在步骤S113中，在第二主面22通过溅射法将第二金属层14成膜。第二金属层14是由多个金属膜构成的层叠膜，例如是与Si接触的金属、Ti、Ni及Au的层叠膜。与Si接触的金属使用以大于或等于1％而小于或等于3％的量添加了Si的AlSi或NiSi，从而保障第一n+阴极层91及第二n+阴极层92的效果。
接下来，在步骤S114中进行350℃的退火，在第一n+阴极层91与第二金属层14之间的界面形成合金层或硅化物层。将步骤S114的退火也称为第三退火。
＜G.实施方式7＞
＜G-1.制造方法＞
在实施方式7中，对实施方式2涉及的pin二极管1002的制造方法进行说明。图33是针对pin二极管1002的制造方法示出形成表面保护膜23之后的工序的流程图。图33的流程是在图32所示的实施方式1、4、5涉及的pin二极管1001、1004、1005的制造工序中在步骤S105与步骤S106之间追加有步骤S105A的流程。
当在步骤S105中进行第一退火而形成有n缓冲层8之后，在步骤S105A中进行用于形成p阴极层31的离子注入。将该离子注入也称为第四离子注入。然后，在步骤S106中，在有源单元区域R1局部地进行用于形成n+阴极层90的照相制版。在步骤S110的第二退火中，在步骤S105A、步骤S107及步骤S108中注入的离子被激活。通过第二退火而形成p阴极层31、第一n+阴极层91及第二n+阴极层92。
其它的pin二极管1002的制造方法与在实施方式6中说明过的pin二极管1001的制造方法相同。
＜H.实施方式8＞
＜H-1.制造方法＞
在实施方式8中，对实施方式3涉及的pin二极管1003的制造方法进行说明。图34是针对pin二极管1003的制造方法示出形成表面保护膜23的工序之后的工艺的流程图。图34的流程是在图32所示的实施方式1、4、5涉及的pin二极管1001、1004、1005的制造工序中，在步骤S103与步骤S104之间追加有步骤S103A，在步骤S104与步骤S105之间追加有步骤S104A的流程。
步骤S103A是用于仅在有源单元区域R1的内部形成n缓冲层8的照相制版工序。将在本工序中形成的抗蚀层也称为第二抗蚀层。然后，在步骤S104中通过进行离子注入而仅在有源单元区域R1的内部形成n缓冲层8。然后，在步骤S104A中将照相制版用的第二抗蚀层去除。
此外，在图32至图34中，示出了在不同的退火工序中使n缓冲层8、p阴极层31、第二n+阴极层92及第一n+阴极层91激活的制造方法。但是，也可以通过第二退火而使全部扩散层一起激活。
＜I.实施方式9＞
在实施方式9中，对将实施方式1-5涉及的pin二极管1001-1005的背面侧构造应用于RC(Reverse Conductivity)-IGBT的例子进行说明。
＜I-1.结构＞
图35示出了RC-IGBT 1011的沿图1的A-A′的剖面结构。RC-IGBT 1011是应用了实施方式1涉及的pin二极管1001的背面侧构造的RC-IGBT。RC-IGBT 1011在有源单元区域R1的二极管区域45、中间区域R2及末端区域R3具有与实施方式1的pin二极管1001相同的背面侧构造。
RC-IGBT 1011的中间区域R2及末端区域R3处的结构与pin二极管1001的中间区域R2及末端区域R3处的结构相同。
以下，对RC-IGBT 1011的有源单元区域R1的结构进行说明。在漂移层7的第一主面21侧形成n层26。在n层26的第一主面21侧形成p基极层6A。p基极层6A与实施方式1涉及的pin二极管1001的p阳极层6相同。
RC-IGBT 1011的有源单元区域R1在俯视观察时被划分为作为IGBT进行动作的IGBT区域44和作为二极管进行动作的二极管区域45。在IGBT区域44，在p基极层6A的表层形成n+发射极层24。从n+发射极层24的上表面即第一主面21将n+发射极层24、p基极层6A及n层26贯通而形成沟槽41。在二极管区域45，也从p基极层6A的上表面即第一主面21将p基极层6A及n层26贯通而形成沟槽41。
在沟槽41内隔着栅极绝缘膜42而埋入栅极电极43。在IGBT区域44，在相邻的沟槽41之间的p基极层6A的表层形成p+层25。在IGBT区域44，在第一主面21之上形成层间绝缘膜27。在层间绝缘膜27之上形成第一金属层51。在层间绝缘膜27形成用于使第一金属层51与栅极电极43及p+层25接触的接触孔。
在IGBT区域44，在n缓冲层8的第二主面22侧形成p集电极层31A。p集电极层31A具有与实施方式2中的p阴极层31相同的参数。在二极管区域45，在n缓冲层8的第二主面22侧形成n+阴极层90。n+阴极层90是由第一n+阴极层91及第二n+阴极层92构成的2层构造。第二n+阴极层92与n缓冲层8接触，第一n+阴极层91与第二金属层14接触。
＜I-2.变形例＞
图36示出了实施方式9的第1变形例涉及的RC-IGBT 1012的沿图1的A-A′的剖面结构。RC-IGBT 1012是将实施方式2涉及的pin二极管1002的背面侧构造应用于RC-IGBT的例子。RC-IGBT 1012在有源单元区域R1的二极管区域45在n缓冲层8与第二金属层14之间具有分离的多个n+阴极层90。在相邻的n+阴极层90之间形成p阴极层31。除此以外的RC-IGBT1012的结构与RC-IGBT 1011相同。
图37示出了实施方式9的第2变形例涉及的RC-IGBT 1013的沿图1的A-A′的剖面结构。RC-IGBT 1013是将实施方式4涉及的pin二极管1004的背面侧构造应用于RC-IGBT的例子。RC-IGBT 1013在末端区域R3的n+层11的正下方在n缓冲层8与第二金属层14之间具有n+阴极层90。除此以外的RC-IGBT 1013的结构与RC-IGBT 1011相同。
图38示出了实施方式9的第3变形例涉及的RC-IGBT 1014的沿图1的A-A′的剖面结构。RC-IGBT 1014是将实施方式5涉及的pin二极管1005的背面侧构造应用于RC-IGBT的例子。在RC-IGBT 1014的二极管区域，多个n+阴极层90分离地设置于n缓冲层8与第二金属层14之间。在相邻的n+阴极层90之间，n缓冲层8与第二金属层14接触。除此以外的RC-IGBT1014的结构与RC-IGBT 1011相同。
图39示出了实施方式9的第4变形例涉及的RC-IGBT 1015的沿图1的A-A′的剖面结构。RC-IGBT 1015是将实施方式3涉及的pin二极管1003的背面侧构造应用于RC-IGBT的例子。在RC-IGBT 1015，n缓冲层8仅设置于有源单元区域R1的p集电极层31A及n+阴极层90之上。从有源单元区域R1的与中间区域R2之间的边界部直至中间区域R2及末端区域R3不形成n缓冲层8，在这些区域，n-漂移层7与第二金属层14接触。除此以外的RC-IGBT 1015的结构与RC-IGBT 1011相同。
图40示出了实施方式9的第5变形例涉及的RC-IGBT 1016的沿图1的A-A′的剖面结构。RC-IGBT 1016是向RC-IGBT 1011追加了p+层28的结构。p+层28设置于有源单元区域R1的二极管区域45的p基极层6A与第一主面21之间，与第一金属层51形成接触。将p+层28也称为第二杂质区域。
图41示出了实施方式9的第6变形例涉及的RC-IGBT 1017的沿图1的A-A′的剖面结构。RC-IGBT 1017是向RC-IGBT 1012追加了p+层28的结构。p+层28设置于有源单元区域R1的二极管区域45的p基极层6A与第一主面21之间，与第一金属层51形成接触。
图42示出了实施方式9的第7变形例涉及的RC-IGBT 1018的沿图1的A-A′的剖面结构。RC-IGBT 1018是向RC-IGBT 1013追加了p+层28的结构。p+层28设置于有源单元区域R1的二极管区域45的p基极层6A与第一主面21之间，与第一金属层51形成接触。
图43示出了实施方式9的第8变形例涉及的RC-IGBT 1019的沿图1的A-A′的剖面结构。RC-IGBT 1019是向RC-IGBT 1014追加了p+层28的结构。p+层28设置于有源单元区域R1的二极管区域45的p基极层6A与第一主面21之间，与第一金属层51形成接触。
图44示出了实施方式9的第9变形例涉及的RC-IGBT 1020的沿图1的A-A′的剖面结构。RC-IGBT 1020是向RC-IGBT 1015追加了p+层28的结构。p+层28设置于有源单元区域R1的二极管区域45的p基极层6A与第一主面21之间，与第一金属层51形成接触。
RC-IGBT 1011-1020的n-漂移层7、n缓冲层8及n+阴极层90的参数与实施方式1相同。另外，RC-IGBT 1012、1017的p阴极层31的参数与实施方式2相同。另外，RC-IGBT 1011-1020的半导体衬底20的厚度tdevice也与实施方式1相同。
RC-IGBT 1011-1020所固有的参数如下所述。p基极层6A的峰值杂质浓度大于或等于1.0×1016atoms/cm3而小于或等于1.0×1018atoms/cm3，使结深度比n+发射极层24深比n层26浅。
n层26的峰值杂质浓度大于或等于1.0×1015atoms/cm3而小于或等于1.0×1017atoms/cm3，使结深度比p基极层6A深大于或等于0.5μm而小于或等于1.0μm。
n+发射极层24及n+层11的峰值杂质浓度设为大于或等于1.0×1018atoms/cm3而小于或等于1.0×1021atoms/cm3，深度设为大于或等于0.2μm而小于或等于1.0μm。
沟槽深度Dtrench设为大于或等于2.0μm且比n层26深。
p+层28的表面杂质浓度设为大于或等于1.0×1018atoms/cm3而小于或等于1.0×1021atoms/cm3，使结深度大于或等于n+发射极层24。
＜I-3.效果＞
实施方式9及其各种变形例涉及的RC-IGBT 1011-1020的二极管区域45、中间区域R2及末端区域R3的背面侧构造是通过实施方式6-8所示的工艺流程而形成的。在RC-IGBT1011-1020中也与实施方式1-5的pin二极管1001-1005同样地，即使不使用以往的寿命控制方法，也会一边将接通电压VF与通断损耗EREC的折衷特性向高速侧进行控制一边提高高温下的破坏耐量，因而热稳定。但是，该性能与构成RC-IGBT 1011-1020的二极管区域45相关。
以上，对优选的实施方式等进行了详细说明，但不限定于上述实施方式等，只要不脱离权利要求书所记载的范围，就能够对上述实施方式等实施各种变形及置换。
以下，将本发明的各方式作为附记而汇总地进行记载。
(附记1)
一种功率半导体装置，其在俯视观察时被划分为有源单元区域、将所述有源单元区域包围的中间区域和将所述中间区域包围的末端区域，
该功率半导体装置具有：
半导体衬底，其具有彼此相对的第一主面及第二主面；
第一金属层，其设置于所述半导体衬底的所述第一主面之上；以及
第二金属层，其设置于所述半导体衬底的所述第二主面之上，
所述半导体衬底具有：
第一导电型的漂移层；
第一导电型的缓冲层，其在所述有源单元区域设置于所述漂移层与所述第二金属层之间；以及
至少1个第一导电型的阴极层，其在所述有源单元区域的所述缓冲层与所述第二金属层之间，与两者接触地设置，
所述第一导电型的阴极层包含：
第一阴极层，其具有1个杂质浓度峰值点且与所述第二金属层接触；以及
第二阴极层，其具有1个杂质浓度峰值点且在所述第一阴极层与所述缓冲层之间与两者接触地设置，
所述第一阴极层的晶体缺陷密度高于所述第二阴极层的晶体缺陷密度，
所述第一导电型的阴极层没有设置于所述中间区域及所述末端区域。
(附记2)
根据附记1所记载的功率半导体装置，其中，
所述第二阴极层与所述缓冲层相比晶体缺陷密度高。
(附记3)
根据附记1或附记2所记载的功率半导体装置，其中，
所述第一阴极层中的晶体缺陷是通过光致发光法检测出的2种晶格缺陷。
(附记4)
根据附记3所记载的功率半导体装置，其中，
所述第一阴极层中的所述2种晶格缺陷中的1种晶格缺陷的光子能量是1.018eV。
(附记5)
根据附记1所记载的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
(附记6)
根据附记5所记载的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部处，在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
(附记7)
根据附记1所记载的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域设置于所述漂移层与所述第二金属层之间，
该功率半导体装置还具有第二导电型的阴极层，该第二导电型的阴极层在所述中间区域及所述末端区域在所述缓冲层与所述第二金属层之间与所述第二金属层接触地设置。
(附记8)
根据附记7所记载的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述第二导电型的阴极层在所述有源单元区域的与所述中间区域之间的边界部处，在所述缓冲层与所述第二金属层之间与所述第二金属层接触地设置。
(附记9)
根据附记1所记载的功率半导体装置，其中，
所述缓冲层仅设置于所述有源单元区域，
所述漂移层在所述中间区域及所述末端区域与所述第二金属层接触。
(附记10)
根据附记9所记载的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述漂移层在所述有源单元区域的与所述中间区域之间的边界部处与所述第二金属层接触。
(附记11)
根据附记1所记载的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置，
所述半导体衬底具有第一导电型的第一杂质区域，该第一导电型的第一杂质区域在所述末端区域的外周端部处设置于包含所述第一主面的表层，与所述漂移层相比杂质浓度高，
所述第一导电型的阴极层在所述第一杂质区域的正下方也在所述缓冲层与所述第二金属层之间与两者接触地设置，
所述缓冲层在所述末端区域中的没有设置所述第一导电型的阴极层的区域及所述中间区域与所述第二金属层接触。
(附记12)
根据附记11所记载的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部处与所述第二金属层接触。
(附记13)
根据附记1所记载的功率半导体装置，其中，
所述有源单元区域的所述至少1个第一导电型的阴极层是分离地设置的多个第一导电型的阴极层。
(附记14)
根据附记13所记载的功率半导体装置，其中，
所述多个第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部、所述中间区域及所述末端区域，在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
(附记15)
根据附记1所记载的功率半导体装置，其中，
所述半导体衬底还具有第二导电型的阳极层，该阳极层在所述有源单元区域设置于所述漂移层与所述第一金属层之间，与所述第一金属层电接触。
(附记16)
根据附记1所记载的功率半导体装置，其中，
所述有源单元区域包含作为IGBT进行动作的IGBT区域和作为二极管进行动作的二极管区域，
所述半导体衬底具有：
第二导电型的基极层，其设置于所述漂移层与所述第一主面之间；
第一导电型的发射极层，其在所述IGBT区域设置于所述基极层与所述第一主面之间；
沟槽，其将所述发射极层及所述基极层贯通；以及
栅极电极，其设置于所述沟槽的内部。
(附记17)
根据附记16所记载的功率半导体装置，其中，
在所述二极管区域，所述基极层与所述第一主面接触。
(附记18)
根据附记16所记载的功率半导体装置，其中，
所述半导体衬底还具有第二导电型的第二杂质区域，该第二导电型的第二杂质区域在所述二极管区域在所述基极层与所述第一主面之间与所述第一主面接触地设置，与所述基极层相比杂质浓度高。
(附记19)
一种功率半导体装置的制造方法，其具有以下工序：
在半导体衬底的第一主面形成第一金属层及表面保护膜，该半导体衬底在俯视观察时被划分为有源单元区域、将所述有源单元区域包围的中间区域和将所述中间区域包围的末端区域，该半导体衬底具有第一导电型的漂移层；
在形成所述表面保护膜之后，对所述半导体衬底的与所述第一主面相对的第二主面的至少所述有源单元区域进行用于形成第一导电型的缓冲层的第一离子注入和第一退火；
在所述第一退火之后，在所述半导体衬底的所述第二主面处的所述有源单元区域的一部分区域形成用于形成第一导电型的第一阴极层及第二阴极层的第一抗蚀层；
在形成所述第一抗蚀层之后，使用所述第一抗蚀层进行用于形成所述第二阴极层的第二离子注入；
在所述第二离子注入之后，使用所述第一抗蚀层，以比所述第二离子注入小的加速能量进行用于形成所述第一阴极层的第三离子注入；
在所述第三离子注入之后，将所述第一抗蚀层去除；
在去除所述第一抗蚀层之后，进行使通过所述第二离子注入及所述第三离子注入而注入的离子激活的第二退火，由此在所述缓冲层与所述第二主面之间形成所述第二阴极层，并且在所述第二阴极层与所述第二主面之间形成所述第一阴极层；
在形成所述第二阴极层及所述第一阴极层之后，在所述半导体衬底的所述第二主面形成第二金属层；以及
在形成所述第二金属层之后，在氮气氛中以350℃进行第三退火。
(附记20)
根据附记19所记载的功率半导体装置的制造方法，其中，
在所述第一退火与所述第一抗蚀层的形成之间，在所述半导体衬底的所述中间区域及所述末端区域的所述第二主面进行用于形成第二导电型的阴极层的第四离子注入。
(附记21)
根据附记20所记载的功率半导体装置的制造方法，其中，
在所述表面保护膜的形成与所述第一离子注入之间，仅在所述有源单元区域的所述第二主面形成用于形成所述缓冲层的第二抗蚀层，
在所述第一离子注入与所述第一抗蚀层的形成之间，将所述第二抗蚀层去除。
标号的说明
5A铝配线，6p阳极层，6A p基极层，7n-漂移层，8n缓冲层，9、90n+阴极层，10p层，11n+层，12、13钝化膜，14第二金属层，15氧化膜，16TEOS层，18n缓冲层，20半导体衬底，21第一主面，22第二主面，23表面保护膜，24发射极层，25p+层，26n层，27层间绝缘膜，28p+层，29纵向构造，31p阴极层，31A p集电极层，32栅极电极，41沟槽，42栅极绝缘膜，43栅极电极，44IGBT区域，45二极管区域，51、52、53第一金属层，55吸杂层，64、65掺杂多晶硅层，68氧化膜，91第一n+阴极层，92第二n+阴极层，1000-1005pin二极管，R1有源单元区域，R11栅极焊盘部，R12表面栅极配线部，R2中间区域，R3末端区域。

Claims (21)

1.一种功率半导体装置，其在俯视观察时被划分为有源单元区域、将所述有源单元区域包围的中间区域和将所述中间区域包围的末端区域，
该功率半导体装置具有：
半导体衬底，其具有彼此相对的第一主面及第二主面；
第一金属层，其设置于所述半导体衬底的所述第一主面之上；以及
第二金属层，其设置于所述半导体衬底的所述第二主面之上，
所述半导体衬底具有：
第一导电型的漂移层；
第一导电型的缓冲层，其在所述有源单元区域设置于所述漂移层与所述第二金属层之间；以及
至少1个第一导电型的阴极层，其在所述有源单元区域的所述缓冲层与所述第二金属层之间，与两者接触地设置，
所述第一导电型的阴极层包含：
第一阴极层，其具有1个杂质浓度峰值点且与所述第二金属层接触；以及
第二阴极层，其具有1个杂质浓度峰值点且在所述第一阴极层与所述缓冲层之间与两者接触地设置，
所述第一阴极层的晶体缺陷密度高于所述第二阴极层的晶体缺陷密度，
所述第一导电型的阴极层没有设置于所述中间区域及所述末端区域。
2.根据权利要求1所述的功率半导体装置，其中，
所述第二阴极层与所述缓冲层相比晶体缺陷密度高。
3.根据权利要求1或2所述的功率半导体装置，其中，
所述第一阴极层中的晶体缺陷是通过光致发光法检测出的2种晶格缺陷。
4.根据权利要求3所述的功率半导体装置，其中，
所述第一阴极层中的所述2种晶格缺陷中的1种晶格缺陷的光子能量是1.018eV。
5.根据权利要求1所述的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
6.根据权利要求5所述的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部处，在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
7.根据权利要求1所述的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域设置于所述漂移层与所述第二金属层之间，
该功率半导体装置还具有第二导电型的阴极层，该第二导电型的阴极层在所述中间区域及所述末端区域在所述缓冲层与所述第二金属层之间与所述第二金属层接触地设置。
8.根据权利要求7所述的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述第二导电型的阴极层在所述有源单元区域的与所述中间区域之间的边界部处，在所述缓冲层与所述第二金属层之间与所述第二金属层接触地设置。
9.根据权利要求1所述的功率半导体装置，其中，
所述缓冲层仅设置于所述有源单元区域，
所述漂移层在所述中间区域及所述末端区域与所述第二金属层接触。
10.根据权利要求9所述的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述漂移层在所述有源单元区域的与所述中间区域之间的边界部处与所述第二金属层接触。
11.根据权利要求1所述的功率半导体装置，其中，
所述缓冲层在所述中间区域及所述末端区域在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置，
所述半导体衬底具有第一导电型的第一杂质区域，该第一导电型的第一杂质区域在所述末端区域的外周端部处设置于包含所述第一主面的表层，与所述漂移层相比杂质浓度高，
所述第一导电型的阴极层在所述第一杂质区域的正下方也在所述缓冲层与所述第二金属层之间与两者接触地设置，
所述缓冲层在所述末端区域中的没有设置所述第一导电型的阴极层的区域及所述中间区域与所述第二金属层接触。
12.根据权利要求11所述的功率半导体装置，其中，
所述第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部处与所述第二金属层接触。
13.根据权利要求1所述的功率半导体装置，其中，
所述有源单元区域的所述至少1个第一导电型的阴极层是分离地设置的多个第一导电型的阴极层。
14.根据权利要求13所述的功率半导体装置，其中，
所述多个第一导电型的阴极层避开所述有源单元区域中的与所述中间区域之间的边界部而设置，
所述缓冲层在所述有源单元区域的与所述中间区域之间的边界部、所述中间区域及所述末端区域，在所述漂移层与所述第二金属层之间与所述第二金属层接触地设置。
15.根据权利要求1所述的功率半导体装置，其中，
所述半导体衬底还具有第二导电型的阳极层，该第二导电型的阳极层在所述有源单元区域设置于所述漂移层与所述第一金属层之间，与所述第一金属层电接触。
16.根据权利要求1所述的功率半导体装置，其中，
所述有源单元区域包含作为IGBT进行动作的IGBT区域和作为二极管进行动作的二极管区域，
所述半导体衬底具有：
第二导电型的基极层，其设置于所述漂移层与所述第一主面之间；
第一导电型的发射极层，其在所述IGBT区域设置于所述基极层与所述第一主面之间；
沟槽，其将所述发射极层及所述基极层贯通；以及
栅极电极，其设置于所述沟槽的内部。
17.根据权利要求16所述的功率半导体装置，其中，
在所述二极管区域，所述基极层与所述第一主面接触。
18.根据权利要求16所述的功率半导体装置，其中，
所述半导体衬底还具有第二导电型的第二杂质区域，该第二导电型的第二杂质区域在所述二极管区域在所述基极层与所述第一主面之间与所述第一主面接触地设置，与所述基极层相比杂质浓度高。
19.一种功率半导体装置的制造方法，其具有以下工序：
在半导体衬底的第一主面形成第一金属层及表面保护膜，该半导体衬底在俯视观察时被划分为有源单元区域、将所述有源单元区域包围的中间区域和将所述中间区域包围的末端区域，该半导体衬底具有第一导电型的漂移层；
在形成所述表面保护膜之后，对所述半导体衬底的与所述第一主面相对的第二主面的至少所述有源单元区域进行用于形成第一导电型的缓冲层的第一离子注入和第一退火；
在所述第一退火之后，在所述半导体衬底的所述第二主面处的所述有源单元区域的一部分区域形成用于形成第一导电型的第一阴极层及第二阴极层的第一抗蚀层；
在形成所述第一抗蚀层之后，使用所述第一抗蚀层进行用于形成所述第二阴极层的第二离子注入；
在所述第二离子注入之后，使用所述第一抗蚀层，以比所述第二离子注入小的加速能量进行用于形成所述第一阴极层的第三离子注入；
在所述第三离子注入之后，将所述第一抗蚀层去除；
在去除所述第一抗蚀层之后，进行使通过所述第二离子注入及所述第三离子注入而注入的离子激活的第二退火，由此在所述缓冲层与所述第二主面之间形成所述第二阴极层，并且在所述第二阴极层与所述第二主面之间形成所述第一阴极层；
在形成所述第二阴极层及所述第一阴极层之后，在所述半导体衬底的所述第二主面形成第二金属层；以及
在形成所述第二金属层之后，在氮气氛中以350℃进行第三退火。
20.根据权利要求19所述的功率半导体装置的制造方法，其中，
在所述第一退火与所述第一抗蚀层的形成之间，在所述半导体衬底的所述中间区域及所述末端区域的所述第二主面进行用于形成第二导电型的阴极层的第四离子注入。
21.根据权利要求20所述的功率半导体装置的制造方法，其中，
在所述表面保护膜的形成与所述第一离子注入之间，仅在所述有源单元区域的所述第二主面形成用于形成所述缓冲层的第二抗蚀层，
在所述第一离子注入与所述第一抗蚀层的形成之间，将所述第二抗蚀层去除。
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