JP5776485B2 - 半導体装置 - Google Patents

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Description

本発明は、パワーモジュールを構成するデバイスの１つであるダイオードに関し、特に逆回復損失を低減しつつ、耐圧を向上し、かつサージ電圧を抑制することができる半導体装置に関する。
ダイオードの重要な特性である逆回復損失とキャリアのライフタイムには関連性がある。例えば、結晶欠陥を増やしてライフタイムを短くすると、逆回復損失が低減する。そこで、任意の逆回復損失を持つダイオードを得るために、電子線照射により結晶欠陥を導入して装置全体のライフタイムを制御する技術が用いられてきた。
また、Ｎ型ドリフト層とＰ型アノード層の間に部分的に結晶欠陥を導入して、キャリアのライフタイムが短い短ライフタイム層を設けたダイオードも提案されている（例えば、特許文献１参照）。
特開２００３−２４９６６２号公報
逆回復損失を低減させるために装置全体のライフタイムを短くすると、結晶欠陥の増加により逆回復時の電流減少率が大きくなり、発振ノイズの起因となるサージ電圧が増加する。また、結晶欠陥の増加によりリーク電流が増加して耐圧が低下する。また、テール電流減少時の電流減少率が増加するため、サージ電圧が増加する。
Ｎ型ドリフト層とＰ型アノード層の間にのみ短ライフタイム層を設けた場合には、逆回復電流のピーク値が減少し、逆回復電流減少率が低下するという利点があるが、耐圧が低下し、逆回復損失が増加するという欠点がある。
本発明は、上述のような課題を解決するためになされたもので、その目的は逆回復損失を低減しつつ、耐圧を向上し、かつサージ電圧を抑制することができる半導体装置を得るものである。
本発明に係る半導体装置は、Ｎ型ドリフト層と、前記Ｎ型ドリフト層の上側に設けられたＰ型アノード層と、前記Ｎ型ドリフト層の下側に設けられたＮ型カソード層と、前記Ｎ型ドリフト層と前記Ｐ型アノード層との間に設けられた第１の短ライフタイム層と、前記Ｎ型ドリフト層と前記Ｎ型カソード層との間に設けられた第２の短ライフタイム層と、前記Ｎ型ドリフト層と前記第２の短ライフタイム層との間に設けられた中ライフタイム層とを備え、前記第１及び第２の短ライフタイム層におけるキャリアのライフタイムは、前記Ｎ型ドリフト層におけるライフタイムよりも短く、前記Ｎ型カソード層におけるライフタイムは、前記Ｎ型ドリフト層におけるライフタイムよりも長く、前記中ライフタイム層におけるライフタイム及び不純物濃度は、前記第２の短ライフタイム層と前記Ｎ型ドリフト層との間の値であることを特徴とする。
本発明により、逆回復損失を低減しつつ、耐圧を向上し、かつサージ電圧を抑制することができる。
本発明の実施の形態に係る半導体装置を示す断面図である。 比較例１に係る半導体装置を示す断面図である。 比較例２に係る半導体装置を示す断面図である。 比較例１，２の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。 シミュレーションに用いた回路及びパラメータを示す図である。 比較例３に係る半導体装置を示す断面図である。 比較例１，３の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。 比較例４に係る半導体装置を示す断面図である。 比較例１，４の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。Ｎ−型ドリフト層１の上側にＰ型アノード層２が設けられている。Ｎ−型ドリフト層１の下側にＮ＋型カソード層３が設けられている。
Ｎ−型ドリフト層１とＰ型アノード層２との間に第１の短ライフタイム層４が設けられている。Ｎ−型ドリフト層１とＮ＋型カソード層３との間に第２の短ライフタイム層５が設けられている。Ｎ−型ドリフト層１と第２の短ライフタイム層５との間に中ライフタイム層６が設けられている。第１及び第２の短ライフタイム層４，５と中ライフタイム層６は、Ｎ−型ドリフト層１に局所的にプロトンを照射することにより形成される。
第１及び第２の短ライフタイム層４，５におけるキャリアのライフタイムτ２は、Ｎ−型ドリフト層１におけるライフタイムτ１よりも短い（τ２＜τ１）。Ｎ＋型カソード層３におけるライフタイムτ３は、Ｎ−型ドリフト層１におけるライフタイムτ１よりも長い（τ１＜τ３）。中ライフタイム層６におけるライフタイムτ４及び不純物濃度は、第２の短ライフタイム層５とＮ−型ドリフト層１との間の値である（τ２＜τ４＜τ１）。
続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例１に係る半導体装置を示す断面図である。比較例１の装置はＮ−型ドリフト層１、Ｐ型アノード層２、及びＮ＋型カソード層３からなり、装置全体が同じライフタイムτ１を有する。図３は、比較例２に係る半導体装置を示す断面図である。比較例２では、Ｎ−型ドリフト層１とＰ型アノード層２との間に第１の短ライフタイム層４が設けられている。
図４は、比較例１，２の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。図５は、シミュレーションに用いた回路及びパラメータを示す図である。比較例１の装置全体のライフタイムτ１を０．７μｓｅｃ、比較例２の第１の短ライフタイム層４のライフタイムτ２を０．０３μｓｅｃ、他の層のライフタイムτ１を０．７μｓｅｃとした。
逆回復動作開始時に第１の短ライフタイム層４においてキャリアが早く消失する。このため、逆回復電流のピーク値Ｉｒｒが抑制され、ピーク値Ｉｒｒ近傍の逆回復電流減少率が低下する。具体的には、比較例１では逆回復電流減少率が８５８．０Ａ／ｃｍ２／μｓｅｃであるが、比較例２では５８７．０Ａ／ｃｍ２／μｓｅｃまで低下する。よって、第１の短ライフタイム層４により、逆回復電流減少率に依存性のあるサージ電圧を抑制することができ、発振ノイズを抑制できる。
図６は、比較例３に係る半導体装置を示す断面図である。比較例３では、Ｎ−型ドリフト層１とＮ＋型カソード層３との間に第２の短ライフタイム層５が設けられている。図７は、比較例１，３の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。シミュレーションには図５の回路及びパラメータを用いた。比較例１の装置全体のライフタイムτ１を０．７μｓｅｃ、比較例３の第２の短ライフタイム層５のライフタイムτ２を０．０３μｓｅｃ、他の層のライフタイムτ１を０．７μｓｅｃとした。
逆回復動作時に第２の短ライフタイム層５においてキャリアが早く消失する。このため、テール電流が急減し、逆回復損失を大きく低減することができる。また、プロトン照射によるドナー化の効果により、擬似的なバッファ層が形成される。これにより、電圧印加時に発生する空乏層における電界分布がドリフト層全体で一様になるため、耐圧を向上することができる。
図８は、比較例４に係る半導体装置を示す断面図である。比較例４では、Ｎ＋型カソード層３におけるライフタイムτ３がＮ−型ドリフト層１におけるライフタイムτ１よりも長い。図９は、比較例１，４の逆回復動作時の逆回復時波形のシミュレーション結果を示す図である。シミュレーションには図５の回路及びパラメータを用いた。比較例４ではＮ＋型カソード層３の不純物濃度を大きくしてライフタイムを長くした。比較例１のＮ＋型カソード層３の不純物濃度を１．０Ｅ＋１９ａｔｏｍ／ｃｍ３、比較例４のＮ＋型カソード層３の不純物濃度を１．０Ｅ＋２０ａｔｏｍ／ｃｍ３とした。
Ｎ＋型カソード層３におけるライフタイムを長くすることにより、逆回復動作のテール電流の消失直前にて、キャリアの消失が遅くなる。このため、逆回復電流減少率が低下する。具体的には、比較例１では８５８．０Ａ／ｃｍ２／μｓｅｃであるが、比較例４では８１８．０Ａ／ｃｍ２／μｓｅｃまで低下する。よって、逆回復電流減少率に依存性のあるサージ電圧を抑制することができ、発振ノイズを抑制できる。
上述の通り、第１の短ライフタイム層４により逆回復電流のピーク値が減少し、逆回復電流減少率が低下するという利点があるが、耐圧が低下し、逆回復損失が増加するという欠点がある。また、第２の短ライフタイム層５によりテール電流が急減するため、耐圧が向上し、逆回復損失が低減するという利点があるが、逆回復電流のピーク値が増加し、逆回復電流減少率が増加するという欠点がある。また、Ｎ＋型カソード層３におけるライフタイムを長くすることにより、テール電流の消失直前の逆回復電流減少率が低下するという利点があるが、逆回復損失が悪化するという欠点がある。
これらの第１及び第２の短ライフタイム層４、５とＮ＋型カソード層３の欠点は打ち消されて、利点が残る。従って、逆回復損失を低減しつつ、耐圧を向上することができる。また、逆回復動作時において、ピーク値近傍とテール電流消失前の逆回復電流減少率が低下するため、サージ電圧を抑制することができる。従って、逆回復損失低減時の発振ノイズの抑制することができる。
また、中ライフタイム層６により、第２の短ライフタイム層５と同様に、逆回復損失を低減し、かつ耐圧を向上することができる。そして、中ライフタイム層６におけるライフタイムと不純物濃度は第２の短ライフタイム層５とＮ−型ドリフト層１との間の値であるため、中ライフタイム層６は両者を繋ぐバッファ層として機能する。
１ Ｎ−型ドリフト層（Ｎ型ドリフト層）
２ Ｐ型アノード層
３ Ｎ＋型カソード層（Ｎ型カソード層）
４ 第１の短ライフタイム層
５ 第２の短ライフタイム層
６ 中ライフタイム層

Claims (1)

  1. Ｎ型ドリフト層と、
    前記Ｎ型ドリフト層の上側に設けられたＰ型アノード層と、
    前記Ｎ型ドリフト層の下側に設けられたＮ型カソード層と、
    前記Ｎ型ドリフト層と前記Ｐ型アノード層との間に設けられた第１の短ライフタイム層と、
    前記Ｎ型ドリフト層と前記Ｎ型カソード層との間に設けられた第２の短ライフタイム層と、
    前記Ｎ型ドリフト層と前記第２の短ライフタイム層との間に設けられた中ライフタイム層とを備え、
    前記第１及び第２の短ライフタイム層におけるキャリアのライフタイムは、前記Ｎ型ドリフト層におけるライフタイムよりも短く、
    前記Ｎ型カソード層におけるライフタイムは、前記Ｎ型ドリフト層におけるライフタイムよりも長く、
    前記中ライフタイム層におけるライフタイム及び不純物濃度は、前記第２の短ライフタイム層と前記Ｎ型ドリフト層との間の値であることを特徴とする半導体装置。
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