JP2007251003A - 半導体デバイス及びその製造方法 - Google Patents

Abstract

【課題】逆回復時間を調整するための点欠陥を含む半導体デバイスにおいて、炭素，窒素または酸素などの欠陥要因不純物による影響を抑えるための半導体デバイスの構成とその製造方法を提供する。
【解決手段】半導体デバイスにおいて、シリコン基板１２に含まれる欠陥要因不純物が低い濃度で分布した領域３２に、点欠陥２４を含むことを特徴とする。
【選択図】図４

Description

本発明は、半導体デバイス及びその製造方法に関する。特に、欠陥準位による影響を低減した半導体デバイス及びその製造方法に関する。

図１に、従来のＰＩＮダイオード８０の構造の断面図およびドーパント不純物の濃度プロファイルを示す。ＰＩＮダイオード８０は、Ｎ型層８２，Ｐ型層８４，Ｎ型層８２とＰ型層８４との間に挟まれたＩ型層８６，カソード電極８８及びアノード電極９０を備える。

Ｎ型層８２は、高濃度のＮ型ドーパントを含むＮ型半導体層である。Ｐ型層８４は、Ｐ型ドーパントを含むＰ型半導体層である。Ｉ型層８６は、Ｎ型層８２に含まれるＮ型ドーパントの濃度よりも低い濃度のＮ型ドーパントを含むＮ型半導体層である。

カソード電極８８及びアノード電極９０は、アルミニウム，タングステン，銅などの金属を、Ｎ型層８２及びＰ型層８４の上にそれぞれ堆積させることによって形成される。

アノード電極９０とカソード電極８８との間に、順方向バイアスが印加されると、アノード電極９０からカソード電極８８に向かって順方向電流が流れる（以下、導通状態という）。反対に、逆方向バイアスが印加されると、カソード電極８８からアノード電極９０に向かって逆方向電流が流れる。但し、逆方向電流は極僅かにしか流れない（以下、遮断状態という）。

ＰＩＮダイオード８０において、アノード電極９０とカソード電極８８との間に印加されるバイアスが順方向バイアスから逆方向バイアスに切り替わった直後には、Ｎ型層８２、Ｐ型層８４、Ｉ型層８６のそれぞれには少数キャリアが蓄積される。この蓄積された少数キャリアが消失するまで、ＰＩＮダイオード８０には電流が時間と共に変化しながら流れる。蓄積された少数キャリアが消失して、ＰＩＮダイオード８０に流れる逆方向電流が一定値に収束するまでに要する時間を逆回復時間という。

ＰＩＮダイオードにおいて、導通状態と遮断状態とを高速で切り替えるためには、逆回復時間を短くしなければならない。逆回復時間を短縮するために、Ｉ型層８６，Ｎ型層８２，Ｐ型層８４のいずれか一つ、あるいは、２つ以上の半導体層に対して点欠陥が導入する方法が多数開示されている。

図２に、点欠陥が導入された従来のＰＩＮダイオード９４の構造の断面図，ドーパント不純物の濃度プロファイル，および、点欠陥の濃度プロファイルを示す。ＰＩＮダイオード９４において、各半導体層に導入された点欠陥９２は、プロトン照射やヘリウムイオンの照射によって半導体材料に形成された空孔型欠陥及び格子間型欠陥である。

逆回復時に各層に蓄積された少数キャリアは、点欠陥９２を再結合中心として、多数キャリアと再結合して消失する。すなわち、少数キャリアのライフタイムは短くなり、ＰＩＮダイオードの逆回復時間が短くなる。

特開２０００−２２１７４号公報 特開２００２−１６２６５号公報 特開平１０−７４９５９号公報 特開平１０−７４９５９号公報 特開２００４−２２１１９３号公報 特開平８−１０２５４５号公報 Ｒａｌｆ Ｓｉｅｍｉｅｎｉｅｃ ｅｔ ａｌ． "Ａｎａｌｙｓｉｓ ｏｆ Ｄｙｎａｍｉｃ Ｉｍｐａｃｔ Ｏｓｃｉｌｌａｔｉｏｎｓ ｃａｕｓｅｄ ｂｙ Ｒａｄｉａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｄｅｅｐ Ｃｅｎｔｅｒｓ"， Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＳＰＳＤ ２００３， ｐｐ２８３−２８６，２００３．

半導体材料には、一般的に炭素，窒素または酸素などの不純物が含まれる。炭素，窒素または酸素などの不純物が多く含まれるＰＩＮダイオードに対して、ライフタイム制御のための点欠陥が導入されると、炭素，窒素または酸素などの不純物と空孔型欠陥あるいは格子間型欠陥とが互いに結合して、多数の複合欠陥が生成される。ＰＩＮダイオードに多数の複合欠陥が含まれると、アノード電極とカソード電極との間に印加されるバイアスが順方向バイアスから逆方向バイアスに切り替わった直後に、ＰＮ接合の近傍において過渡的にかつ局所的に異常に高い電界が発生して、アバランシェ降伏を生じる（ダイナミックアバランシェ効果という）。その結果、図３に示すように、アノード電極側の電位が振動するという現象（以下、ダイナミックインパクトオシレーションという）が発生する。

ダイナミックインパクトオシレーションが発生すると、逆回復時間内にＰＩＮダイオードからノイズが輻射されるという問題を生じる。また、逆回復時間内にアノード電圧が一時的に異常に高くなるため、過電圧によってＰＩＮダイオードが破壊される可能性も生じる。

そこで、本発明では、欠陥準位による影響を抑えた半導体デバイス及びその製造方法を提供することを目的とする。

本発明は、Ｎ型ドーパントを含むＮ型半導体領域とＰ型ドーパントを含むＰ型半導体領域とを有し、前記Ｎ型半導体領域と前記Ｐ型半導体領域とが接した半導体デバイスにおいて、前記Ｎ型半導体領域は、半導体内において欠陥の発生要因となる欠陥要因不純物を含む第一の不純物領域と、前記第一の不純物領域の欠陥要因不純物の濃度より欠陥要因不純物の濃度が低い第二の不純物領域とを含み、前記第二の不純物領域は点欠陥を有することを特徴とする。

ここで、半導体材料に含まれる炭素，窒素または酸素は点欠陥と結合して複合欠陥となり得るので、前記欠陥要因不純物が炭素，窒素または酸素である場合には複合欠陥による影響を抑えられる点で効果が顕著である。

あるいは、前記第二の不純物領域は、前記Ｐ型半導体領域と接するのが好ましい。ＰＮ接合の近傍では少数キャリアと多数キャリアとが再結合しやすいので、キャリアのライフタイムを制御する点で効果が顕著であり、かつ、ＰＮ接合の近傍に欠陥要因不純物の濃度が低い前記第二の不純物領域を配置することによって欠陥要因不純物による影響を抑えられる点で効果が顕著である。

更に、前記第二の不純物領域と前記Ｐ型半導体領域とが接する面では、前記第二の不純物領域の欠陥要因不純物の濃度が、前記第一の不純物領域の欠陥要因不純物の濃度より一桁以上低いことが好ましい。前記記第二の不純物領域の欠陥要因不純物の濃度を低くすることによって欠陥要因不純物による影響を抑えられる点で効果がより顕著になる。

あるいは、前記第一の不純物領域は半導体基板であって、前記第二の不純物領域は、前記半導体基板の上にエピタキシャル成長されたエピタキシャル成長領域であることが好適である。エピタキシャル成長領域に含まれる欠陥要因不純物の濃度は低く、ばらつきも小さいので半導体デバイスの特性への影響が大きい領域における欠陥要因不純物の濃度を低くでき、かつ、ばらつきを低減することができるので、欠陥要因不純物による影響を抑えられる点で効果が顕著である。

あるいは、前記第二の不純物領域の幅は１０μｍ以上であることが好ましい。すなわち、前記第二の不純物領域に生成される点欠陥の分布が１０μｍ程度であるので、前記第二の不純物領域の幅は１０μｍ以上とすることによって前記第二の不純物領域内に点欠陥を生成することが可能となり、欠陥要因不純物による影響を抑えられる点で効果が顕著である。

また本発明は、Ｎ型ドーパントを含むＮ型半導体領域とＰ型ドーパントを含むＰ型半導体領域とを備える半導体デバイスの製造方法であって、前記Ｎ型半導体領域内に、半導体内において欠陥の発生要因となる欠陥要因不純物を含む第一の不純物領域と、前記第一の不純物領域より欠陥要因不純物の濃度が低い第二の不純物領域とを設ける第一の工程と、前記Ｎ型半導体領域と接触するＰ型半導体領域を形成する第二の工程と、前記第二の不純物領域に対して荷電粒子の照射を行なう第三の工程とを備えることを特徴とする。

更に、前記第一の工程は、前記Ｎ型半導体領域に対して熱処理を行なって、欠陥要因不純物を外方拡散させるのが好適である。この場合は、前記第二の不純物領域に含まれる欠陥要因不純物の濃度が表面及び裏面に向かって指数関数的に低くなるので欠陥要因不純物による影響を抑えられる点で効果が顕著である。

あるいは、前記第一の不純物領域は半導体基板であり、前記第一の工程は、エピタキシャル成長によって前記半導体基板の上に前記第二の不純物領域を形成するのが好適である。上記のように、エピタキシャル成長領域に含まれる欠陥要因不純物の濃度は低く、ばらつきも小さいので半導体デバイスの特性への影響が大きい領域における欠陥要因不純物の濃度を低くでき、かつ、ばらつきを低減することができるので、欠陥要因不純物による影響を抑えられる点で効果が顕著である。

さらに、前記第三の工程では、前記第二の不純物領域の幅の略中間の位置に、照射された荷電粒子の分布のピークが重なり、かつ、照射された荷電粒子の分布の半値幅が、前記第二の不純物領域の幅よりも狭くなるように前記荷電粒子を照射するのが好ましい。すなわち、点欠陥によってキャリアのライフタイムを短縮できる一方で、欠陥要因不純物の濃度が低い前記第二の不純物領域に点欠陥を生成することによって複合欠陥による悪影響を抑制できる点で効果が顕著である。

あるいは、前記第二の工程は、前記第二の不純物領域と接するように前記Ｐ型半導体領域を形成するのが好ましい。ＰＮ接合の近傍では少数キャリアと多数キャリアとが再結合しやすいので、キャリアのライフタイムを制御する点で効果が顕著であり、かつ、ＰＮ接合の近傍に欠陥要因不純物の濃度が低い前記第二の不純物領域を配置することによって欠陥要因不純物による影響を抑えられる点で効果が顕著である。

あるいは、前記第二の不純物領域の幅は１０μｍ以上であることが好ましい。すなわち、前記第二の不純物領域に生成される点欠陥の分布が１０μｍ程度であるので、前記第二の不純物領域の幅は１０μｍ以上とすることによって前記第二の不純物領域内に点欠陥を生成することが可能となり、欠陥要因不純物による影響を抑えられる点で効果が顕著である。

本発明によれば、欠陥準位の影響を抑えることによって半導体デバイスの信頼性を向上させることができる。

（第一の実施の形態の構成）
図４は、本発明における第一の実施の形態として、ＰＩＮダイオード１０の構造の断面図と、炭素，窒素または酸素などの不純物の濃度分布２８と、点欠陥の濃度分布２６とを示したものである。ＰＩＮダイオード１０は、Ｎ型層１４，Ｐ型層１６，Ｉ型層１８，カソード電極２０及びアノード電極２２を備える。

ＰＩＮダイオード１０は、シリコン基板１２をベースにして形成される。シリコン基板１２は、リン，砒素，アンチモンなどのＮ型ドーパントを低濃度で含む。例えばシリコン基板１２に含まれるＮ型ドーパントの濃度は１０¹⁴ｃｍ^-3程度である。

Ｎ型層１４は、シリコン基板１２の表面側の表層部に、リン，砒素，アンチモンなどのＮ型ドーパントが高濃度で添加されることによって形成される。Ｐ型層１６は、シリコン基板１２の裏面側の表層部に、ホウ素（ボロン）やインジウムなどのＰ型ドーパントが高濃度で添加されることによって形成される。例えば、Ｎ型層１４，Ｐ型層１６には、それぞれ１０¹⁸ｃｍ^-3以上１０²⁰ｃｍ^-3以下の濃度でＮ型ドーパント，Ｐ型ドーパントが含まれる。

シリコン基板１２の、Ｎ型層１４，Ｐ型層１６以外の領域がＩ型層１８になる。Ｉ型層１８は、Ｎ型層１４に含まれるＮ型ドーパントの濃度よりも低い濃度のＮ型ドーパントを含む。例えば、Ｉ型層のＮ型ドーパントの濃度は１０¹⁴ｃｍ^-3程度である。

カソード電極２０及びアノード電極２２は、アルミニウム，タングステン，銅などの金属を、Ｎ型層１４及びＰ型層１６の上にそれぞれ堆積させることによって形成される。

ＰＩＮダイオード１０を構成するシリコン基板１２には、炭素及び酸素などの不純物（以下、欠陥要因不純物）が含まれる。シリコン基板１２に含まれる欠陥要因不純物の濃度の分布２８は、均一の濃度で分布する第一の欠陥要因不純物分布領域３０と、Ｉ型層１８からＰ型層１６にかけて欠陥要因不純物濃度が指数関数的に減少する第二の欠陥要因不純物分布領域３２とからなる。ここで、シリコン基板１２の表面における欠陥要因不純物の濃度は、第一の欠陥要因不純物領域において均一に含まれる欠陥要因不純物の濃度よりも１桁以上低い。例えば、第一の欠陥要因不純物分布領域３０においては１０¹⁵ｃｍ^-3程度の欠陥要因不純物が均一に分布する。一方、第二の欠陥要因不純物分布領域３２においてはシリコン基板１２の表面から約１０μｍの深さから、シリコン基板１２の表面にかけて欠陥要因不純物が指数関数的に減少して分布する。シリコン基板１２の表面において含まれる欠陥要因不純物の濃度は１０¹⁴ｃｍ^-3以下である。

ＰＩＮダイオード１０は、Ｐ型層１６とＩ型層１８とが接する面の近傍の領域に、点欠陥２４を含む。具体的には、第二の欠陥要因不純物分布領域３２に対して、点欠陥２４が分布２６に示すように分布する。ここで点欠陥２４のピーク濃度は、シリコン基板１２の第一の欠陥要因不純物分布領域３０に均一に含まれる欠陥要因不純物の濃度と同じ程度か、もしくはそれ以上の濃度である。

例えば、点欠陥２４の分布２６は、シリコン基板１２の表面から約５μｍの深さにピークを有し、６μｍから１０μｍ程度の半値幅をもって分布する。また、点欠陥２４のピーク濃度は１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3程度である。

（第一の実施の形態の製造方法）
図５は、ＰＩＮダイオード１０の製造工程を示す。ＰＩＮダイオード１０は、Ｎ型ドーパントを含むシリコン基板１２から形成される。例えば、以下に示すステップＳ１１では、１０¹⁴ｃｍ^-3程度の濃度のＮ型ドーパント（リン）が含まれるシリコン基板１２が用いられる。

ステップＳ１１では、シリコン基板１２に対してＮ₂雰囲気中で熱処理が行なわれる。シリコン基板１２には、一般的に、１０¹⁵ｃｍ^-3程度の欠陥要因不純物（炭素，窒素または酸素等）が含まれる。熱処理によって、欠陥要因不純物はシリコン基板１２の表面側あるいは裏面側から外方拡散され、シリコン基板１２の表面及び裏面付近の欠陥要因不純物の濃度は低下する。その結果、シリコン基板１２内の欠陥要因不純物の濃度の分布は、シリコン基板１２の表面及び裏面の各面から数μｍの深さから、表面及び裏面にかけて欠陥要因不純物が指数関数的に減少して分布し、それ以外の領域では欠陥要因不純物が均一に分布する。ここでは、欠陥要因不純物が均一に分布した領域における欠陥要因不純物の濃度に対して、シリコン基板１２の表面及び裏面における欠陥要因不純物の濃度は１桁以上低くなるように熱処理が行なわれる。

上記の熱処理が行なわれた後に、シリコン基板１２の表面あるいは裏面のいずれか一方が研磨される。これによって、ＰＩＮダイオード１０に用いられるシリコン基板１２の厚さが決まるとともに、シリコン基板１２の表面あるいは裏面のいずれか一方の近傍において、欠陥要因不純物が低減した領域と欠陥要因不純物が均一に分布した領域の一部とが削り取られるので、シリコン基板１２には、欠陥要因不純物が均一に分布した第一の欠陥要因不純物分布領域３０と、シリコン基板１２の表面あるいは裏面のいずれか一方の近傍において欠陥要因不純物が低減した第二の欠陥要因不純物分布領域３２とが残る。その結果、シリコン基板１２に含まれる欠陥要因不純物の濃度は、図４の分布２８に示すような分布になる。

例えば、１０¹⁵ｃｍ^-3程度の濃度で欠陥要因不純物を含む厚さ３００μｍのシリコン基板１２に対して、Ｎ₂雰囲気中で１１５０℃，１時間以上の熱処理を行った場合、シリコン基板１２の表面及び裏面の各面から約１０μｍの深さのところから、それぞれ表面及び裏面にかけて欠陥要因不純物が指数関数的に減少する。上記の熱処理を経て、シリコン基板１２の内部に均一に分布する欠陥要因不純物の濃度は略１０¹⁵ｃｍ^-3になり、シリコン基板１２の表面及び裏面における欠陥要因不純物の濃度は１０¹⁴ｃｍ^-3程度になる。次に、厚さが１５０μｍになるまでシリコン基板１２の裏面側が研磨される。その結果、シリコン基板１２の表面から約１０μｍの深さまでが第二の欠陥要因不純物分布領域３２になり、その他の領域が第一の欠陥要因不純物分布領域３０になる。ここで、シリコン基板１２の表面には１０¹⁴ｃｍ^-3程度の欠陥要因不純物が含まれ、第一の欠陥要因不純物分布領域３０には１０¹⁵ｃｍ^-3程度の欠陥要因不純物が含まれる。

次にステップＳ１２に移行する。ステップ１２では、Ｐ型ドーパントイオン及びＮ型ドーパントイオンがイオン注入装置によって加速されて、それぞれシリコン基板１２の表面及び裏面から添加される。さらにＮ₂雰囲気中で熱処理が行なわれ、それぞれのドーパントがシリコン基板１２の表面及び裏面近傍で拡散されて、Ｎ型層１４とＰ型層１６とが形成される。

具体的には、イオン注入装置によってリンや砒素などのＮ型ドーパントイオンがシリコン基板１２の裏面近傍の領域に添加され、Ｎ₂雰囲気中で熱処理が行なわれる。その結果、シリコン基板１２の裏面近傍の領域に、１０¹⁸ｃｍ^-3以上１０²⁰ｃｍ^-3以下の濃度のＮ型ドーパントを有するＮ型層１４が形成される。さらに、ホウ素（ボロン）やインジウムのようなＰ型ドーパントイオンがシリコン基板１２の表面近傍の領域に添加されて、Ｎ₂雰囲気中で熱処理が行なわれる。その結果、シリコン基板１２の表面近傍の領域に、１０¹⁸ｃｍ^-3以上１０²⁰ｃｍ^-3以下の濃度のＰ型ドーパントを有するＰ型層１６が形成される。あるいは、Ｎ型ドーパントイオンとＰ型ドーパントイオンとがそれぞれシリコン基板１２の表面及び裏面の領域に添加された後に、Ｎ₂雰囲気中で熱処理が行なわれて、シリコン基板１２の裏面近傍の領域にＮ型層１４が、表面近傍の領域にＰ型層１６が形成されてもよい。

例えば、シリコン基板１２の裏面近傍にリンが添加され、Ｎ₂雰囲気中での熱処理が行なわれて約１０¹⁹ｃｍ^-3の濃度でリンを含むＮ型層１４が形成される。次に、シリコン基板１２の表面近傍の領域にボロンが添加され、Ｎ₂雰囲気中での熱処理が行なわれ、約１０¹⁸ｃｍ^-3の濃度のボロンを含むＰ型層１６が形成される。その結果、Ｎ型層１４とＰ型層１６との間に挟まれるシリコン基板１２の領域がＩ型層１８になる。ここで、Ｉ型層１８のＮ型ドーパントの不純物濃度は、１０¹⁴ｃｍ^-3程度である。

次にステップＳ１３に移行する。ステップＳ１３では、ヘリウムイオンを照射するためのイオン注入装置とシリコン基板１２との間の領域に、アブソーバ層が設置される。アブソーバ層の材料としては、アルミニウムが用いられる。アルミニウムは元素周期律表においてシリコンに近い元素であるため、シリコンに対するヘリウムイオンの散乱断面積と、アルミニウムに対するヘリウムイオンの散乱断面積とは略等しい。したがって、ある加速エネルギーで加速されたヘリウムイオンがアルミニウムを介してシリコンに照射された場合と、上記と同じ加速エネルギーで加速されたヘリウムイオンがシリコンに照射された場合とでは、ヘリウムイオンの飛程は略等しくなる。すなわち、アブソーバ層としてアルミニウムを用いると、照射されるヘリウムイオンの加速エネルギーに基づいて、シリコン基板１２における点欠陥２４が生成される領域を容易に予測することができる。ここでは、シリコン基板１２の裏面とイオン注入装置との間の領域に、２０５μｍ前後の厚さのアルミホイル膜がアブソーバ層として設置される。

次にステップＳ１４に移行する。ステップＳ１４では、イオン注入装置によってヘリウムイオンが所定の加速エネルギーで加速されて、アブソーバ層を介してシリコン基板１２に照射される。照射されたヘリウムイオンの加速エネルギーと、アブソーバ層の材質および厚さとから決まるシリコン基板１２内の所定の領域に点欠陥２４が生成される。ここで生成される点欠陥２４は空孔型欠陥及び格子間型欠陥である。また、ヘリウムイオンの所定の加速エネルギーは、点欠陥２４が生成されるシリコン基板１２内の所定の領域が第二の欠陥要因不純物分布領域３２になるように設定される。

尚、シリコン基板１２にヘリウムイオンが照射される代わりに、プロトンが照射されてもよい。その場合は、シリコン基板１２内の第二の欠陥要因不純物分布領域３２に点欠陥２４が生成されるように、照射されるプロトンの加速エネルギーが設定される。

例えば、２３ＭｅＶのエネルギーで加速された約１０¹²ｃｍ^-2の照射量のヘリウムイオンが、２０５μｍ前後の厚さのアルミホイル膜のアブソーバ層を介してシリコン基板１２の裏面に照射される。この加速エネルギーの場合は、シリコン基板１２の裏面から１４５μｍ前後の深さにヘリウムイオンの飛程のピークが位置する。このとき、シリコン基板１２の裏面から１４５μｍ前後の深さを中心として、照射されたヘリウムイオンの加速エネルギーと照射される側の材質（ここではシリコン）とによって定まる６μｍから１０μｍ程度の半値幅で分布した点欠陥２４が生成される。シリコン基板１２の厚さは１５０μｍなので、点欠陥２４が生成される領域は、シリコン基板１２の表面から深さ５μｍ前後の領域になる。また、点欠陥２４のピーク濃度は１０¹⁵ｃｍ^-3程度になる。

ステップＳ１１からステップＳ１３で挙げた例においては、シリコン基板１２の表面から深さ１０μｍの領域は、欠陥要因不純物が低濃度で含まれた第二の欠陥要因不純物分布領域３２である。したがって、点欠陥２４は第二の欠陥要因不純物分布領域３２内に生成される。

尚、ここで挙げた例において、ヘリウムイオンの加速エネルギーは２３ＭｅＶに限定されるものではない。ヘリウムイオンの加速エネルギーを低減することによって、シリコン基板１２に生成される点欠陥２４のピーク位置を浅くし、かつ、分布２６の半値幅を狭めてもよい。

あるいは、先のステップＳ１３において、シリコン基板１２の裏面とイオン注入装置との間の領域に２０５μｍ前後の厚さのアルミホイル膜のアブソーバ層が設置される代わりに、シリコン基板１２の表面とイオン注入装置との間の領域に３４５μｍ前後の厚さのアルミホイル膜のアブソーバ層が設置されてもよい。その場合は、２３ＭｅＶのエネルギーで加速されたヘリウムイオンを、アブソーバ層を介してシリコン基板１２の表面に照射することによって、上記の例と同様に、シリコン基板１２の表面から深さ５μｍ前後の領域に、点欠陥２４を生成することができる。

次にステップＳ１５に移行する。ステップＳ１５では、シリコン基板１２の表面側に形成されたＰ型層１６と、裏面側に形成されたＮ型層１４とのそれぞれに対して、アルミニウム，タングステン，銅などの金属が堆積されて、アノード電極２２とカソード電極２０とが形成される。金属をシリコン基板１２に堆積する技術としては、一般的な半導体製造工程において用いられる蒸着法やスパッタリング法などが挙げられる。上記の例では、蒸着法によってシリコン基板１２の両面にアルミニウムが堆積され、アノード電極２２とカソード電極２０とが形成される。

以上のステップを経て、図４に示した本実施の形態のＰＩＮダイオード１０が形成される。

（第一の実施の形態における作用・効果について）
ＰＩＮダイオード１０のアノード電極２２とカソード電極２０との間に順方向バイアスが印加された状態から逆方向バイアスが印加された状態に切り替わるときに、少数キャリア蓄積効果によって逆回復時間が生じる。ＰＩＮダイオード１０においては、ヘリウムイオンの照射条件によってシリコン基板１２に生成する点欠陥２４の濃度を調整することによって、少数キャリアのライフタイムを調整することができ、逆回復時間を短縮することができる。

また、シリコン基板１２に含まれる欠陥要因不純物（ここでは、炭素不純物あるいは酸素不純物）と点欠陥２４とが結合して、室温で熱的に安定した複合欠陥が生成される。しかしながら、ＰＩＮダイオード１０において、点欠陥２４が導入された領域は第二の欠陥要因不純物分布領域３２であり、この領域に含まれる欠陥要因不純物の濃度は低い。したがって、ＰＩＮダイオード１０に生成される複合欠陥の濃度も低くなる。その結果、逆回復時間を短縮するためにＰＩＮダイオード１０内に点欠陥２４が高濃度で生成された場合でも、ＰＩＮダイオード１０に含まれる複合欠陥の濃度を低く抑えることができるので、複合欠陥が原因となって生じるダイナミックアバランシェ効果が抑制される。さらに、逆回復時のダイナミックアバランシェ効果が抑制されることによって、逆回復時間内に発生するダイナミックインパクトオシレーションも抑制される。

（第二の実施の形態の構成）
図６は、本発明における第二の実施の形態として、ＰＩＮダイオード４０の構造の断面図と、欠陥要因不純物の濃度分布４６と、点欠陥の濃度分布２６，４４とを示したものである。

ＰＩＮダイオード４０は、第一の実施の形態におけるＰＩＮダイオード１０と同様の構成を有するが、その構成に含まれる欠陥要因不純物の分布および点欠陥の分布が異なる。そこで、第一の実施の形態に係るＰＩＮダイオード１０の構成と重複する部分については、同一の符号を付して、詳細な説明を省略する。

ＰＩＮダイオード４０を構成するシリコン基板１２に含まれる欠陥要因不純物の濃度の分布４６は、均一の濃度で分布する第一の欠陥要因不純物分布領域４８と、Ｉ型層１８からＰ型層１６にかけて欠陥要因不純物濃度が指数関数的に減少する第二の欠陥要因不純物分布領域５０と、Ｉ型層１８からＮ型層１４にかけて欠陥要因不純物濃度が指数関数的に減少する第三の欠陥要因不純物分布領域５２とからなる。ここで、シリコン基板１２の表面及び裏面における欠陥要因不純物の濃度は、第一の欠陥要因不純物領域４８において均一に含まれる欠陥要因不純物の濃度よりもそれぞれ１桁以上低い。例えば、第一の欠陥要因不純物分布領域４８においては１０¹⁵ｃｍ^-3程度の欠陥要因不純物が均一に分布する。一方、第二の欠陥要因不純物分布領域５０及び第三の欠陥要因不純物分布領域５２においては、それぞれシリコン基板１２の表面及び裏面から約１０μｍの深さから、シリコン基板１２の表面及び裏面にかけて欠陥要因不純物が指数関数的に減少して分布する。シリコン基板１２の表面及び裏面において含まれる欠陥要因不純物の濃度は１０¹⁴ｃｍ^-3以下である。

ＰＩＮダイオード４０は、Ｐ型層１６とＩ型層１８とが接する面の近傍の領域に点欠陥２４を含み、Ｎ型層１４とＩ型層１８とが接する面の近傍の領域に点欠陥４２を含む。具体的には、第二の欠陥要因不純物分布領域５０に対して、点欠陥２４が分布２６に示すように分布する。ここで点欠陥２４のピーク濃度は、シリコン基板１２の第一の欠陥要因不純物分布領域４８に均一に含まれる欠陥要因不純物の濃度と同じ程度か、もしくはそれ以上の濃度である。更に、第三の欠陥要因不純物分布領域５２に対して、点欠陥４２が分布４４に示すように分布する。ここで点欠陥４２のピーク濃度は、シリコン基板１２の第一の欠陥要因不純物分布領域４８に均一に含まれる欠陥要因不純物の濃度と同じ程度か、もしくはそれ以上の濃度である。

例えば、点欠陥２４の分布２６は、シリコン基板１２の表面から約５μｍの深さにピークを有し、６μｍから１０μｍ程度の半値幅をもって分布する。点欠陥２４のピーク濃度は、１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3程度である。また、点欠陥４２の分布４４は、シリコン基板１２の裏面から約５μｍの深さにピークを有し、６μｍから１０μｍ程度の半値幅をもって分布する。点欠陥４２のピーク濃度は１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3程度である。

（第二の実施の形態の製造方法）
図７に、ＰＩＮダイオード４０の製造工程を示す。ＰＩＮダイオード４０は、Ｎ型ドーパントを含むシリコン基板１２から形成される。例えば、以下に示すステップＳ２１では、１０¹⁴ｃｍ^-3程度の濃度でＮ型ドーパント（リン）が含まれるシリコン基板１２が用いられる。

ステップＳ２１では、シリコン基板１２に対してＮ₂雰囲気中で熱処理が行なわれる。熱処理によって、欠陥要因不純物はシリコン基板１２の表面側あるいは裏面側から外方拡散され、シリコン基板１２の表面及び裏面付近の欠陥要因不純物の濃度は低下する。その結果、シリコン基板１２の表面及び裏面の各面から数μｍの深さから、表面及び裏面にかけて欠陥要因不純物が指数関数的に減少して分布し、それ以外の領域では欠陥要因不純物が均一に分布する。

シリコン基板１２において欠陥要因不純物が均一に分布した領域が第一の欠陥不純物分布領域４８に相当し、シリコン基板１２の表面近傍において欠陥要因不純物が低減した領域が第二の欠陥不純物分布領域５０に相当し、シリコン基板の裏面近傍において欠陥要因不純物が低減した領域が第三の欠陥不純物分布領域５２に相当する。ここでは、第一の欠陥要因不純物分布領域４８において均一に分布した欠陥要因不純物の濃度に対して、第二の欠陥要因不純物分布領域５０におけるシリコン基板１２の表面の欠陥要因不純物の濃度と、第三の欠陥要因不純物分布領域５２におけるシリコン基板１２の裏面の欠陥要因不純物の濃度とはそれぞれ１桁以上低くなるように熱処理の条件を定める。

例えば、１０¹⁵ｃｍ^-3程度の濃度の欠陥要因不純物を含む厚さ１５０μｍのシリコン基板１２に対して、Ｎ₂雰囲気中で１１５０℃，１時間以上の熱処理が行なった場合、シリコン基板１２の表面及び裏面の各面から約１０μｍの深さのところから、それぞれ表面及び裏面にかけて欠陥要因不純物が指数関数的に減少する。上記の熱処理を経て、シリコン基板１２の内部に均一に分布する欠陥要因不純物の濃度は略１０¹⁵ｃｍ^-3になり第一の欠陥要因不純物分布領域４８が形成される。シリコン基板１２の表面及び裏面における欠陥要因不純物の濃度はそれぞれ１０¹⁴ｃｍ^-3程度になり、第二の欠陥要因不純物分布領域５０及び第三の欠陥要因不純物分布領域５２がそれぞれ形成される。

次にステップＳ２２に移行する。ステップＳ２２では、シリコン基板１２の表面及び裏面の近傍に、それぞれＰ型層１６とＮ型層１４とが形成される。このステップにおける具体的な処理については、本発明の第一の実施の形態において述べたステップＳ１２と同様であるので、説明を省略する。

次にステップＳ２３に移行する。ステップＳ２３では、ヘリウムイオンを照射するためのイオン注入装置とシリコン基板１２との間の領域に、アブソーバ層が設置される。例えば、シリコン基板１２の裏面とイオン注入装置との間の領域には、２０５μｍ前後の厚さのアルミホイル膜がアブソーバ層として設置される。

次にステップＳ２４に移行する。ステップＳ２４では、イオン注入装置によってヘリウムイオンが所定の加速エネルギーで加速されて、アブソーバ層を介してシリコン基板１２に照射される。その結果、照射されたヘリウムイオンの加速エネルギーと、アブソーバ層の材質および厚さとから決まるシリコン基板１２内の所定の領域に、点欠陥２４が生成される。また、ヘリウムイオンの所定の加速エネルギーは、点欠陥２４が生成されるシリコン基板１２内の所定の領域が、第二の欠陥要因不純物分布領域５０になるように設定される。

尚、シリコン基板１２にヘリウムイオンが照射される代わりに、プロトンが照射されてもよい。その場合は、シリコン基板１２内の第二の欠陥要因不純物分布領域５０に点欠陥２４が生成されるように、照射されるプロトンの加速エネルギーが設定される。

例えば、本発明の第一の実施例と同様に、２３ＭｅＶのエネルギーで加速されたヘリウムイオンが、約１０¹²ｃｍ^-2の照射量で、２０５μｍ前後の厚さのアルミホイル膜のアブソーバ層を介してシリコン基板１２の裏面に照射される。その結果、点欠陥２４は、分布２６に示すように、シリコン基板１２の表面から５μｍ前後の深さにピークを有し、６μｍから１０μｍ程度の半値幅で分布するように生成される。また、点欠陥２４のピーク濃度は１０¹⁵ｃｍ^-3程度になる。ステップ２１からステップ２３までに挙げた例においては、シリコン基板１２の表面から深さ１０μｍまでの領域は、欠陥要因不純物が低濃度で含まれた第二の欠陥要因不純物分布領域５０である。したがって、シリコン基板１２の表面から５μｍの深さを中心に、６μｍから１０μｍ程度の半値幅で分布した点欠陥２４は、第二の欠陥要因不純物分布領域５０内に生成される。

次にステップＳ２５に移行する。ステップＳ２５では、シリコン基板１２とイオン注入装置との間の領域には、ステップ２３で設置されたアブソーバ層とは異なる厚さのアブソーバ層が設置される。このステップによって配置されたアブソーバ層の厚さと、次のステップで照射されるヘリウムイオンの加速エネルギーとから、点欠陥４２がシリコン基板１２内に生成される領域が定まる。上記の例では、シリコン基板１２の裏面とイオン注入装置との間の領域には、３４５μｍ前後の厚さのアブソーバ層が設置される。

次にステップＳ２６に移行する。ステップＳ２６では、イオン注入装置によって再びヘリウムイオンが所定の加速エネルギーで加速されて、アブソーバ層を介してシリコン基板１２に照射される。その結果、照射されたヘリウムイオンの加速エネルギーと、アブソーバ層の材質および厚さとから決まるシリコン基板１２内の所定の領域に、点欠陥４２が生成される。また、上記のヘリウムイオンの所定の加速エネルギーは、点欠陥４２が生成されるシリコン基板１２内の所定の領域が、第三の欠陥要因不純物分布領域５２になるように設定される。

尚、照射されるヘリウムイオンの加速エネルギーは、必ずしもステップ２４において照射されるヘリウムイオンの加速エネルギーと等しくなくてもよい。また、このステップにおいて照射されるヘリウムイオンの照射量は、ステップ２４において照射されるヘリウムイオンの照射量と異なってもよい。

あるいは、シリコン基板１２にヘリウムイオンが照射される代わりに、プロトンが照射されてもよい。その場合は、シリコン基板１２内の第三の欠陥要因不純物分布領域５２に点欠陥４２が生成されるように、照射されるプロトンの加速エネルギーが設定される。

例えば、ステップＳ２４と同様に、２３ＭｅＶのエネルギーで加速されたヘリウムイオンが、約１０¹²ｃｍ^-2の照射量で、アブソーバ層を介してシリコン基板１２の裏面に照射される。その結果、点欠陥４２は、分布４４に示すように、シリコン基板１２の裏面から深さ５μｍ前後の領域内にピークを有し、６μｍから１０μｍ程度の半値幅で分布するように生成される。また、点欠陥４２のピーク濃度は１０¹⁵ｃｍ^-3程度になる。ステップ２１からステップ２４で挙げた例においては、シリコン基板１２の裏面から深さ１０μｍまでの領域は、欠陥要因不純物が低濃度で含まれた第三の欠陥要因不純物分布領域５２である。したがって、シリコン基板１２の裏面から５μｍの深さを中心に、６μｍから１０μｍ程度の半値幅で分布した点欠陥４２は、第三の欠陥要因不純物分布領域５２内に生成される。

次にステップＳ２７に移行する。ステップＳ２７では、シリコン基板１２の表面近傍の領域に形成されたＰ型層１６と、裏面近傍の領域に形成されたＮ型層１４とのそれぞれに対して、アノード電極２２とカソード電極２０とが形成される。このステップの具体的な処理については、本発明の第一の実施の形態において述べたステップＳ１５と同様であるので、説明を省略する。

以上のステップを経て、図６に示した本実施の形態のＰＩＮダイオード４０が形成される。

（第二の実施の形態における作用・効果について）
ＰＩＮダイオード４０においては、ヘリウムイオンの照射条件によってシリコン基板１２に生成する点欠陥２４，４２の濃度を調整することによって、少数キャリアのライフタイムを調整することができ、逆回復時間を短縮することができる。特に、カソード電極２０近傍にある第三の欠陥要因不純物分布領域５２に生成された点欠陥４２によって、本発明の第一の実施の形態におけるＰＩＮダイオード１０に比べて、ライフタイムを制御できる幅（マージン）が拡大される点で効果が顕著である。

また、ＰＩＮダイオード４０において、点欠陥２４，４２が生成された領域はそれぞれ第二，第三の欠陥要因不純物分布領域であり、これらの領域に含まれる欠陥要因不純物の濃度は低い。したがって、ＰＩＮダイオード４０において生成される複合欠陥の濃度も低くなる。その結果、逆回復時間を短縮するためにＰＩＮダイオード４０内に点欠陥２４，４２が高濃度で生成された場合でも、点欠陥２４，４２が生成された領域に含まれる複合欠陥の濃度を低く抑えることができるので、ダイナミックアバランシェ効果が抑制される。さらに、逆回復時間内に発生するダイナミックインパクトオシレーションも抑制される。

（第三の実施の形態の構成）
図８は、本発明における第三の実施の形態として、ＰＩＮダイオード６０の構造の断面図と、欠陥要因不純物の濃度分布６８と、点欠陥の濃度分布２６とを示したものである。

ＰＩＮダイオード６０は、第一の実施の形態におけるＰＩＮダイオード１０と同様の構成を有するが、エピタキシャル層６４を有する点でＰＩＮダイオード１０の構成と異なる。そこで、第一の実施の形態に係るＰＩＮダイオード１０の構成と重複する部分については、同一の符号を付して、詳細な説明を省略する。

ＰＩＮダイオード６０は、シリコン基板６２と、シリコン基板６２の表面にエピタキシャル成長によって堆積されたシリコンエピタキシャル層（以下、エピタキシャル層という）６４とからなるシリコン領域６６をベースにして形成される。シリコン基板６２は、リン，砒素，アンチモンなどのＮ型ドーパントを低濃度で含む。エピタキシャル層６４は、リン，砒素，アンチモンなどのＮ型ドーパントをシリコン基板６２と同程度の濃度で含む。例えばシリコン基板６２に含まれるＮ型ドーパントの濃度は１０¹⁴ｃｍ^-3程度であり、エピタキシャル層６４に含まれるＮ型ドーパントの濃度もまた１０¹⁴ｃｍ^-3程度である。また、エピタキシャル層６４の層厚は約１０μｍかそれ以上である。

Ｎ型層１４は、シリコン基板６２の表面側の表層部に、リン，砒素，アンチモンなどのＮ型ドーパントが高濃度で添加されることによって形成される。Ｐ型層１６は、シリコン基板６２の裏面側の表層部に、ホウ素（ボロン）やインジウムなどのＰ型ドーパントが高濃度で添加されることによって形成される。例えば、Ｎ型層１４，Ｐ型層１６には、それぞれ１０¹⁸ｃｍ^-3以上１０²⁰ｃｍ^-3の以下の濃度でＮ型ドーパント，Ｐ型ドーパントが含まれる。

ＰＩＮダイオード６０を構成するシリコン領域６６には、欠陥要因不純物が含まれる。シリコン領域６６に含まれる欠陥要因不純物の濃度の分布６８は、シリコン基板６２側で均一の濃度で分布する第一の欠陥要因不純物分布領域７０と、エピタキシャル層６４側で均一の濃度で分布する第二の欠陥要因不純物分布領域７２とからなる。ここで、第一の欠陥要因不純物分布領域７０においては、欠陥要因不純物が１０¹⁵ｃｍ^-3程度の濃度で均一に分布する。一方、第二の欠陥要因不純物分布領域７２においては、欠陥要因不純物が１０¹⁴ｃｍ^-3以下の濃度で均一に分布する。第二の欠陥要因不純物分布領域７２は、エピタキシャル層６４の領域である。したがって、第二の欠陥要因不純物分布領域７２の幅は約１０μｍかそれ以上である。

ＰＩＮダイオード６０は、Ｐ型層１６とＩ型層１８とが接する面の近傍の領域に、点欠陥２４を含む。具体的には、第二の欠陥要因不純物分布領域７２に対して、点欠陥２４が分布２６に示すように分布する。ここで点欠陥２４のピーク濃度は、シリコン基板１２の第一の欠陥要因不純物分布領域７０に均一に含まれる欠陥要因不純物の濃度と同じ程度か、それ以上の濃度である。

例えば、点欠陥２４の分布２６は、シリコン基板１２の表面から約５μｍの深さにピークを有し、６μｍから１０μｍ程度の半値幅をもって分布する。また、点欠陥２４のピーク濃度は１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3程度である。

（第三の実施の形態の製造方法）
図９に、ＰＩＮダイオード６０の製造工程を示す。ＰＩＮダイオード６０は、Ｎ型ドーパントを含むシリコン基板６２をベースにして形成される。例えば、以下に示すステップＳ３１では、１０¹⁴ｃｍ^-3程度の濃度でＮ型ドーパント（リン）が含まれるシリコン基板６２が用いられる。

ステップＳ３１では、気相エピタキシャル成長法あるいは分子線エピタキシャル成長法などによって、シリコン基板６２の表面側がエピタキシャル成長されてエピタキシャル層６４が形成される。エピタキシャル層６４には、欠陥要因不純物が１０¹⁴ｃｍ^-3以下の濃度で均一に分布する。ここで、シリコン基板６２に均一に含まれる欠陥要因不純物が分布する領域が第一の欠陥要因不純物分布領域７０に相当し、エピタキシャル層６４に均一に含まれる欠陥要因不純物が分布する領域が第二の欠陥要因不純物分布領域７２に相当する。また、シリコン基板６２とエピタキシャル層６４とからなるシリコンの領域をシリコン領域６６とする。

エピタキシャル層６４の層厚は、シリコン領域６６に対して所定の加速エネルギーでヘリウムイオンが照射されることによって生成される点欠陥２４の分布の半値幅以上である。本発明の実施の形態においては、エピタキシャル層６４の層厚は約１０μｍかそれ以上である。

例えば、１０¹⁵ｃｍ^-3程度の濃度で欠陥要因不純物を均一に含む厚さ１４０μｍのシリコン基板６２の表面に、気相エピタキシャル成長法によって約１０μｍの層厚でエピタキシャル層６４が形成される。ここで、エピタキシャル層６４には１０¹⁴ｃｍ^-3程度の欠陥要因不純物が均一に含まれる。ここで厚さ１４０μｍのシリコン基板６２の領域が第一の欠陥要因不純物分布領域７０になり、層厚が約１０μｍのエピタキシャル層６４の領域が第二の欠陥要因不純物分布領域７２になる。

次にステップＳ３２に移行する。ステップＳ３２では、シリコン領域６６の表面（エピタキシャル層６４側）及び裏面（シリコン基板６２側）の近傍に、それぞれＰ型層１６とＮ型層１４とが形成される。このステップにおける具体的な処理については、本発明の第一の実施の形態において述べたステップＳ１２と同様であるので、説明を省略する。

次にステップＳ３３に移行する。ステップＳ３３では、ヘリウムイオンを照射するためのイオン注入装置と、シリコン領域６６の表面あるいは裏面のいずれか一方との間の領域に、アブソーバ層が設置される。例えば、シリコン領域６６の裏面とイオン注入装置との間の領域に、２０５μｍ前後の厚さのアルミホイル膜のアブソーバ層が設置される。

次にステップＳ３４に移行する。ステップＳ３４では、イオン注入装置によってヘリウムイオンが所定の加速エネルギーで加速されて、アブソーバ層を介してシリコン領域６６に照射される。その結果、照射されたヘリウムイオンの加速エネルギーと、アブソーバ層の材質および厚さとから決まるシリコン領域６６内の所定の領域に、点欠陥２４が生成される。また、上記のヘリウムイオンの所定の加速エネルギーは、点欠陥２４が生成されるシリコン領域６６内の所定の領域が、第二の欠陥要因不純物分布領域７２になるように設定される。

尚、シリコン領域６６にヘリウムイオンが照射される代わりに、プロトンが照射されてもよい。その場合は、シリコン領域６６内の第二の欠陥要因不純物分布領域７２に点欠陥２４が生成されるように、照射されるプロトンの加速エネルギーが設定される。

例えばこのステップでは、本発明の第一の実施例と同様に、２３ＭｅＶのエネルギーで加速された約１０¹²ｃｍ^-2の照射量のヘリウムイオンが、２０５μｍ前後の厚さのアルミホイル膜のアブソーバ層を介してシリコン領域６６の裏面に照射される。その結果、点欠陥２４は、分布２６に示すように、シリコン領域６６の表面から５μｍ前後の深さにピークを有し、６μｍから１０μｍ程度の半値幅で分布するように生成される。また、点欠陥２４のピーク濃度は１０¹⁵ｃｍ^-3程度になる。ステップ３１からステップ３３で挙げた例においては、シリコン領域６６の裏面からの深さが約１０μｍまでの領域はエピタキシャル層６４であり、欠陥要因不純物が低い濃度で含まれた第二の欠陥要因不純物分布領域７２である。したがって、シリコン領域６６の表面から５μｍの深さを中心に、６μｍから１０μｍ程度の半値幅で分布した点欠陥２４は、第二の欠陥要因不純物分布領域７２内に生成される。

次にステップＳ３５に移行する。ステップＳ３５では、シリコン領域６６の表面近傍の領域に形成されたＰ型層１６と、裏面近傍の領域に形成されたＮ型層１４とのそれぞれに対して、アノード電極２２とカソード電極２０とが形成される。このステップにおける具体的な処理については、本発明の第一の実施の形態において述べたステップＳ１５と同様であるので、説明を省略する。

以上のステップを経て、図８に示した本実施の形態のＰＩＮダイオード６０が形成される。

（第三の実施の形態における作用・効果）
第一，第二の実施の形態と同様に、ＰＩＮダイオード６０においても、ヘリウムイオンの照射条件によってシリコン領域６６に生成する点欠陥２４の濃度を調整することによって、少数キャリアのライフタイムを調整することができ、逆回復時間を短縮することができるという効果がある。

更に、ＰＩＮダイオード６０における第二の欠陥要因不純物分布領域７２に含まれる欠陥要因不純物は、本発明の第一、第二の実施の形態における第二あるいは第三の欠陥要因不純物分布領域内の最少の欠陥要因不純物の濃度、すなわち、熱処理によって外方拡散された後のシリコン基板の表面及び裏面における欠陥要因不純物の濃度と同程度まで低減された濃度で均一に分布する。ＰＩＮダイオード６０においては、この領域に点欠陥２４が生成されるので、本発明の第一，第二の実施の形態と比べてもＰＩＮダイオード６０に生成される複合欠陥の濃度は低くなる。その結果、逆回復時間を短縮するためにＰＩＮダイオード６０内に点欠陥２４が高濃度で生成された場合でも、ダイナミックアバランシェ効果が抑制される点と、逆回復時間内に発生するダイナミックインパクトオシレーションも抑制される点とで効果が顕著である。

また、本発明の第一，第二の実施の形態に係るＰＩＮダイオード１０，４０においては、シリコン基板に含まれる欠陥要因不純物の濃度は、その製造に用いられるシリコン基板毎によってばらつく。例えばシリコン基板は、単結晶成長によって精製されたシリコンインゴットから切り出されたものである。しかしながら、同一のシリコンインゴットから切り出されたシリコン基板であっても、各シリコン基板がシリコンインゴットのどの部分から切り出されたかによって、各シリコン基板に含まれる欠陥要因不純物の濃度が異なる。一般に、その濃度はシリコン基板によって一桁程度異なることもある。ＰＩＮダイオード１０，４０における第二あるいは第三の欠陥要因不純物分布領域は、シリコン基板に対して熱処理が行なわれて欠陥要因不純物が外方拡散されることによって形成された領域であるから、シリコン基板に含まれる欠陥要因不純物の濃度が１桁程度ばらつく場合には、第二あるいは第三の欠陥要因不純物分布領域における欠陥要因不純物の濃度も1桁程度ばらつく。その結果、本発明の第一、第二の実施の形態に係るＰＩＮダイオード１０，４０では、各シリコン基板から製造されたデバイス毎に、それぞれに含まれる複合欠陥の濃度が一桁程度ばらつく。

一方、ＰＩＮダイオード６０は、シリコン基板６２とエピタキシャル層６４とからなるシリコン領域６６によって形成される。更に、エピタキシャル層６４が第二の欠陥要因不純物分布領域７２になり、この領域に点欠陥２４が生成される。一般に、シリコン基板上にエピタキシャル成長されたエピタキシャル層においては、そこに含まれる欠陥要因不純物やドーパント不純物は製造時に殆どばらつかない。例えば、シリコンインゴットから切り出されるシリコン基板に含まれる欠陥要因不純物のばらつきに対して、エピタキシャル層に含まれる欠陥要因不純物のばらつきは１０分の１以下である。その結果、本発明の実施の形態によれば、シリコン基板６２に含まれる欠陥要因不純物の濃度のばらつきの影響を受けることなく、複合欠陥の濃度のばらつきを抑制してＰＩＮダイオード６０を実現できる。

（本発明に係る構成を特定する方法）
本発明の第一から第三の実施の形態において示したＰＩＮダイオードに含まれる欠陥要因不純物の濃度の分布と点欠陥の濃度の分布とを解析することによって、本発明の構成が実現されたか否かを特定することができる。

例えば、二次イオン質量分析法（ＳＩＭＳ），放射化分析法などによって、ＰＩＮダイオードに含まれる欠陥要因不純物の濃度プロファイルを評価することができる。また、陽電子消滅法（ポジトロンアニヒレーション）によって、ＰＩＮダイオードに含まれる点欠陥の濃度プロファイルを評価することができる。これらの方法によって得られる欠陥要因不純物の濃度プロファイルと点欠陥の濃度プロファイルとを重ね合わせることによって、欠陥要因不純物が低濃度で分布した領域に対して点欠陥が生成されたか否かを特定することができる。

（その他の実施の形態）
尚、本発明においては、第一から第三の実施の形態に係るＰＩＮダイオードに限らず、ＰＮ接合を有する半導体デバイスであって、半導体デバイス内に点欠陥が生成されるものであれば、上記の実施の形態と同様にデバイスを構成することができる。そのような半導体デバイスとしては、例えばバイポーラトランジスタ，サイリスタ，あるいはＩＧＢＴなどが挙げられる。いずれの場合も、Ｎ型のシリコン基板をベースにして半導体デバイスを形成する際に、シリコン基板に対してＮ₂雰囲気中で熱処理を行なって欠陥要因不純物を外方拡散させるか、あるいは、シリコン基板の表面にシリコンをエピタキシャル成長させて、欠陥要因不純物が低い濃度で含まれる領域を形成し、その領域に点欠陥を生成させることによって実現される。

上記の半導体デバイスにおいても、本発明の第一から第三の実施の形態と同様に、デバイス内に生成する点欠陥の濃度を調整することによって、キャリアのライフタイムを調整することができ、逆回復時間を短縮することができる。更に、点欠陥が分布する領域に生成される複合欠陥の濃度を低く抑えることができるので、複合欠陥が原因となって生じるダイナミックアバランシェ効果が抑制される。また、逆回復時間内に発生するダイナミックインパクトオシレーションも抑制される。

従来のＰＩＮダイオード８０の構造の断面図およびドーパント不純物の濃度プロファイルを示す図である。 点欠陥が導入された従来のＰＩＮダイオード９４の構造の断面図，ドーパント不純物の濃度プロファイル，および、点欠陥の濃度プロファイルを示す図である。 従来のＰＩＮダイオードにおいて、逆回復時間内に発生するダイナミックインパクトオシレーションを示す図である。 本発明の第一の実施の形態に係るＰＩＮダイオード１０の構造の断面図と、炭素，窒素または酸素などの不純物の濃度分布２８と、点欠陥の濃度分布２６とを示す図である。 本発明の第一の実施の形態に係るＰＩＮダイオード１０の製造工程を示す図である。 本発明の第二の実施の形態に係るＰＩＮダイオード４０の構造の断面図と、欠陥要因不純物の濃度分布４６と、点欠陥の濃度分布２６，４４とを示す図である。 本発明の第二の実施の形態に係るＰＩＮダイオード４０の製造工程を示す図である。 本発明の第三の実施の形態に係るＰＩＮダイオード６０の構造の断面図と、欠陥要因不純物の濃度分布６８と、点欠陥の濃度分布２６とを示す図である。 本発明の第三の実施の形態に係るＰＩＮダイオード６０の製造工程を示す図である。

符号の説明

１０，４０，６０，８０，９４ ＰＩＮダイオード、１２，６２ シリコン基板、１４，８２ Ｎ型層、１６，８４ Ｐ型層、１８，８６ Ｉ型層、２０，８８ カソード電極、２２，９０ アノード電極、２４，４２，９２ 点欠陥、２６，４４ 点欠陥の濃度分布、２８，４６，６８ 欠陥要因不純物の濃度分布、６４ エピタキシャル層、６６ シリコン領域。

Claims (12)

1. Ｎ型ドーパントを含むＮ型半導体領域とＰ型ドーパントを含むＰ型半導体領域とを有し、前記Ｎ型半導体領域と前記Ｐ型半導体領域とが接した半導体デバイスにおいて、
   前記Ｎ型半導体領域は、
   半導体内において欠陥の発生要因となる欠陥要因不純物を含む第一の不純物領域と、
   前記第一の不純物領域の欠陥要因不純物の濃度より欠陥要因不純物の濃度が低い第二の不純物領域と、を含み、
   前記第二の不純物領域は点欠陥を有することを特徴とする半導体デバイス。
2. 前記欠陥要因不純物は、炭素，窒素または酸素であることを特徴とする請求項１に記載の半導体デバイス。
3. 前記第二の不純物領域は、前記Ｐ型半導体領域と接することを特徴とする請求項１または２に記載の半導体デバイス。
4. 前記第二の不純物領域と前記Ｐ型半導体領域とが接する面では、前記第二の不純物領域の欠陥要因不純物の濃度が、前記第一の不純物領域の欠陥要因不純物の濃度より一桁以上低いことを特徴とする請求項３に記載の半導体デバイス。
5. 前記第一の不純物領域は半導体基板であって、
   前記第二の不純物領域は、前記半導体基板の上にエピタキシャル成長されたエピタキシャル成長領域であることを特徴とする請求項１から４のいずれか一つに記載の半導体デバイス。
6. 前記第二の不純物領域の幅は１０μｍ以上であることを特徴とする請求項１から５のいずれか一つに記載の半導体デバイス。
7. Ｎ型ドーパントを含むＮ型半導体領域とＰ型ドーパントを含むＰ型半導体領域とを備える半導体デバイスの製造方法であって、
   前記Ｎ型半導体領域内に、半導体内において欠陥の発生要因となる欠陥要因不純物を含む第一の不純物領域と、前記第一の不純物領域より欠陥要因不純物の濃度が低い第二の不純物領域と、を設ける第一の工程と、
   前記Ｎ型半導体領域と接触するＰ型半導体領域を形成する第二の工程と、
   前記第二の不純物領域に対して荷電粒子の照射を行なう第三の工程と、
   を備えることを特徴とする半導体デバイスの製造方法。
8. 前記第一の工程は、前記Ｎ型半導体領域に対して熱処理を行なって、欠陥要因不純物を外方拡散させることを特徴とする請求項７に記載の半導体デバイスの製造方法。
9. 前記第一の不純物領域は半導体基板であり、
   前記第一の工程は、エピタキシャル成長によって前記半導体基板の上に前記第二の不純物領域を形成することを特徴とする請求項７に記載の半導体デバイスの製造方法。
10. 前記第三の工程では、前記第二の不純物領域の幅の略中間の位置に、照射された荷電粒子の分布のピークが重なり、かつ、照射された荷電粒子の分布の半値幅が、前記第二の不純物領域の幅よりも狭くなるように前記荷電粒子を照射することを特徴とする請求項７から請求項９のいずれか一つに記載の半導体デバイスの製造方法。
11. 前記第二の工程は、前記第二の不純物領域と接するように前記Ｐ型半導体領域を形成することを特徴とする請求項７から請求項１０のいずれか一つに記載の半導体デバイスの製造方法。
12. 前記第二の不純物領域の幅は１０μｍ以上とすることを特徴とする請求項７から１１のいずれか一つに記載の半導体デバイスの製造方法。
    
    

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