以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
まず、本発明者らが検討したショットキーバリアダイオードの構成、および、その電気特性に見られる課題について説明する。
通常、半導体装置の製造工程中は、例えば、シリコン(Si)などを母材とした高純度、かつ、単結晶である半導体材料をウェハと称される平面略円形薄板の状態で扱う。そして、その主面を半導体チップとなる領域に分け、多数のチップ領域に、同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。本発明者らが検討したショットキーバリアダイオードは、LCDドライバを形成する半導体チップと同一のチップ内に形成される。図1は、その半導体チップ内に形成されたショットキーバリアダイオードSBDaの平面図を示したものである。また、図2は図1のA1−A1線の断面図を示したものである。なお、図1の平面図のハッチングは便宜上付したものであり、構成上特定の意味を持つものではない。また、同図1の平面図には半導体領域のみを示しており、金属導体膜、絶縁分離部、および、金属電極は省略している。これら省略した箇所の構成は、図2の断面図によって詳細に説明する。
p型(第1導電型)の半導体基板1の主面S1には分離部2が形成されており、この分離部により規定された活性領域に、ショットキーバリアダイオードSBDaをはじめとする種々の半導体素子(図示しない)が形成されている。ここで、p型とは、母材がIV族元素のシリコンである半導体材料または半導体領域において、例えばホウ素(B)等のような、アクセプタとなり得るIII族不純物を含有し、多数キャリアが正孔(ホール)であることを示す。以下、断りがない限り同様であるとする。分離部2は、例えば、半導体基板1の主面S1に形成された浅い溝内に酸化シリコンなどからなる絶縁膜を埋め込むことで形成された、所謂STI(Shallow Trench Isolation)と称される溝型分離部であるとする。
半導体基板1の主面S1には、p型の半導体領域であるpウェル領域w1xが形成されており、この中に、1素子分のショットキーバリアダイオードSBDaが形成されている。
pウェル領域w1x内には、多数キャリアが電子であるn型(第2導電型)の半導体領域である、n型カソード領域nCaxが形成されている。ここで、n型とは、母材がIV族元素のシリコンである半導体材料または半導体領域において、例えばリン(P)やヒ素(As)等のような、ドナーとなり得るV族不純物を含有し、多数キャリアが電子であることを示す。以下、断りがない限り同様であるとする。
n型カソード領域nCaxは、ショットキーバリアダイオードSBDaにおけるショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。そして、n型カソード領域nCaxにおける半導体基板1の主面S1の一部には、アノード導体膜EAxが形成されている。アノード導体膜EAxは、例えば、シリコンとコバルト(Co)との化合物であるコバルトシリサイド(CoSix)を主体とする導体膜などであるとする。このアノード導体膜EAxは、ショットキーバリアダイオードSBDaにおけるショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成している。n型カソード領域nCaxとアノード導体膜EAxとは、ショットキー接合により電気的に接続されているものとする。以下、ショットキー接合による電気的な接続を、単にショットキー接続と記す。
アノード導体膜EAxの端部下方に位置するn型カソード領域nCaxには、p型の半導体領域であるp型ガードリング領域(第2半導体領域)pgが形成されている。p型ガードリング領域pgは、ショットキーバリアダイオードSBDaに電圧を印加した際に、ショットキー接合面の端部で起こる電界集中による、耐圧減少の効果を緩和することを目的に形成されている。この効果に関しては、後の電気特性の評価のところで詳しく説明する。
以上のような構成とすることで、n型カソード領域nCaxとp型ガードリング領域pgとを一体的に覆うように、かつ、両者のそれぞれに電気的に接続されるように、特に、n型カソード領域nCaxとはショットキー接続であるようにして、半導体基板1の主面S1にアノード導体膜EAxが形成されていることとなる。
また、n型カソード領域nCaxに電気的な接続を取るために、以下のような構成となっている。即ち、n型カソード領域nCaxの一部に、これよりも不純物濃度の高い(即ち、抵抗の低い)n型の半導体領域である、n型カソード導通領域(第3半導体領域)nCbが形成されている。このn型カソード導通領域nCbは、ショットキー接合の端部であるp型ガードリング領域pgの外側に、分離部2を隔てて形成されている。また、n型カソード導通領域nCbに電気的な接続をとるために、半導体基板1の主面S1であり、n型カソード導通領域nCbの表面を覆うようにして、カソード導体膜(第2導体膜)ECが形成されている。ここでは、n型カソード導通領域nCbとカソード導体膜ECとの間のオーミック接続を実現するために、より不純物濃度の高いn型半導体領域nCcを形成しても良い。カソード導体膜ECは、n型カソード導通領域nCbまたはn型半導体領域nCcとのオーミック接続を実現する材料であることが必要であり、例えば、アノード導体膜EAxと同様にして形成されるコバルトシリサイド膜や、タングステン(W)、ニッケル(Ni)などといった他の元素とのシリサイド化合物、または、アルミニウム(Al)、銅(Cu)などの単体金属元素よりなる導体膜であっても良い。
上記の構成を有する半導体基板1の主面S1には、複数の導電部および配線を形成し、これらを絶縁するための層間絶縁膜IP1が形成されている。層間絶縁膜IP1を貫通するように、かつ、アノード導体膜EAxに電気的に接続されるようにして、アノードコンタクトプラグ(第1導電部)CPAが形成されている。これにより、ショットキーバリアダイオードSBDaの金属側、即ちアノード側に電気的に導通することができる。同様に、層間絶縁膜IP1を貫通するように、かつ、カソード導体膜ECに電気的に接続されるようにして、カソードコンタクトプラグ(第2導電部)CPCが形成されている。これにより、ショットキーバリアダイオードSBDaの半導体側、即ちカソード側に電気的に導通することができる。
以上の構成により、ショットキーバリアダイオードSBDaの基本的な構成要素が説明されたことになる。これに加えて、本発明者らが検討した半導体装置では、以下の構成を有する。即ち、ショットキーバリアダイオードSBDaが形成されているpウェル領域w1xに電圧を印加するための、所謂ウェル給電部である。pウェル領域w1xに電気的な導通をとるために、pウェル領域w1x内の半導体基板1の主面S1において、n型カソード領域nCaxを環状に囲むようにして、p型の半導体領域であるp型ウェル給電領域(第4半導体領域)pswが形成されている。
p型ウェル給電領域pswに電気的な接続をとるために、半導体基板1の主面S1であり、p型ウェル給電領域pswの表面を覆うようにして、ウェル給電用導体膜(第3導体膜)Ewが形成されている。ここでは、p型ウェル給電領域pswとウェル給電用導体膜Ewとの間のオーミック接続を実現するために、より不純物濃度の高いp型半導体領域pcを形成しても良い。ウェル給電用導体膜Ewを形成する材料は、例えば、上記のカソード導体膜ECと同様であるとする。そして、層間絶縁膜IP1を貫通するように、かつ、ウェル給電用導体膜Ewに電気的に接続されるようにして、ウェル給電コンタクトプラグ(第3導電部)CPwが形成されている。
上記の構成のショットキーバリアダイオードSBDaが形成された半導体チップ内における半導体基板1上には、所望の機能を発揮するための集積回路を構成する複数の電界効果トランジスタ(FET:Field Effect Transistor)などが形成されている。従って、これらを結線するために、ショットキーバリアダイオードSBDaの主要構成部に電気的に導通している各コンタクトプラグCPA,CPC,CPwに電気的に接続するようにして、第1配線層M1が形成されている。第1配線層M1は、例えば、AlやCuなどからなるものとする。
本発明者らが検討した、以上の構成のショットキーバリアダイオードSBDaに関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを図3に示す。半導体基板1の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅WCa=1.5[μm],カソード電極幅WCb=0.86[μm],ガードリング幅Wga=0.32[μm],ガードリング間距離Lgg=5[μm],ガードリング/カソード間距離Lgc=2.68[μm],カソード/給電部間距離Lcs=2.2[μm],ウェル/給電間距離Lws=2.31[μm]とする。また、半導体基板1の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さDw=5[μm],給電部深さDs=1.1[μm],カソード深さDCa=0.8[μm],分離部深さDst=0.35[μm],ガードリング深さDga=0.25[μm]とする。
上記の構成のショットキーバリアダイオードSBDaの電気的な特性において、本発明者らの評価によって課題が見出されており、これに関して以下で詳しく説明する。
本発明者らが検討したショットキーバリアダイオードSBDaの電気特性として、アノードコンタクトプラグCPAとカソードコンタクトプラグCPCとの間に印加した電圧Vaと、そのときにアノード導体膜EAxとn型カソード領域nCaxとの間に流れる電流Iaとを測定した結果を、図4および図5に示す。図4には、n型カソード領域nCaxに対して、アノード導体膜EAxが正となるように電圧Vaを印加した場合の電流Ia−電圧Va特性を示しており、図5には、その逆方向に電圧Vaを印加した場合の電流Ia−電圧Va特性を示している。以下、特に断りが無い限り、全ての実施の形態を通じて、前者のような電圧を印加したときの電気特性を順方向特性、後者のような電圧を印加したときの電気特性を逆方向特性と記す。
本発明者らは、同一の半導体チップ、または、同一の半導体ウェハ上に、同じプロセスによって複数のショットキーバリアダイオードSBDaを形成しており、図4,図5には、これらのショットキーバリアダイオードSBDaから得られた複数の電気特性を、まとめて示している。また、順方向特性を測定するときの電圧Vaの値,および、このときに流れる電流Iaの方向をそれぞれ正の値とし、逆方向特性のグラフ図5では、電圧Va,電流Iaともに、負の絶対値として示している。以後、断りがない限り、本実施の形態に係るショットキーバリアダイオードの電気特性は同様に示すこととする。なお、このとき、ウェル給電コンタクトプラグCPwを通じてpウェル領域w1xに印加される電圧は、接地電位に対して−13[V]であるものとする。
一般的なショットキーバリアダイオードSBDaの特性と同様、順方向特性においては、立ち上がりの早い特性となっている。より定量的には、例えば、電圧Va=0.3[V]において、電流Ia=1.0×10−5[A]程度の値が得られている。本発明者らの検討によれば、LCDドライバの中で目的の機能を発揮し得るショットキーバリアダイオードの順方向特性として、この特性は要求を満たしている。
しかし、逆方向特性においては、逆方向の電圧Va=15[V]を超えた辺りから急激に逆方向電流が流れ始め、ダイオードの整流性が失われている。即ち、本発明者らが検討したショットキーバリアダイオードSBDaの降伏電圧は約15[V]と言える。これは、実使用電圧が13[V]程度であることを考慮すると、2[V]程度しかマージンが無いことを意味する。そして、このように実使用電圧からのマージンが低いと、スクリーニング時の電圧を大きく印加させることができず、不良チップの検出精度が下がり、半導体装置の信頼性を低下させる原因となっている。
そこで、更に本発明者らは、以下のような構造のショットキーバリアダイオードSBDbを検討した。図6には、本発明者らが検討した他の構造のショットキーバリアダイオードSBDbの要部断面図であり、図2と同様の箇所に該当する。図2を用いて説明した先のショットキーバリアダイオードSBDaと異なるのは、n型カソード領域nCayの不純物濃度を上記のn型カソード領域nCaxよりも低い値としている点である。
また、図2を用いて説明したものでは、ショットキーバリアダイオードSBDaの基本構成が形成されているn型カソード領域nCaxは、pウェル領域w1x内に形成されていた。これに対し、図6を用いて説明する、本発明者らが検討した他のショットキーバリアダイオードSBDbでは、n型カソード領域nCayはp型である半導体基板1と直接接合するようにして形成され、更に、その接合境界は、上記のpウェル領域w1xと同程度まで深くなるように形成されている。これは、n型カソード領域nCayを低濃度化したことで、逆方向電圧印加時の空乏層の広がりが下地のp型領域(この場合、p型の半導体基板1)まで達してしまうことに由来する、所謂パンチスルーによるリーク電流の発生を防ぐためである。
また、上記のように、p型の半導体基板1に直接n型カソード領域nCayを形成する構成としたことで、図2において説明したウェル給電部は、図6においては基板給電部に入れ替わっている。即ち、本発明者らが検討した、他のショットキーバリアダイオードSBDbが形成されたn型カソード領域nCayの下地のp型領域である、半導体基板1に給電し得るように、p型の半導体領域である、2層のp型基板給電領域(第4半導体領域)psa,psbを設けている。ここで、2層構造としているのは、分離を目的とした低不純物濃度のp型基板給電領域psaと、給電部に電気的に接続するための比較的低抵抗である、高不純物濃度のp型基板給電領域psbとの役割を分担させるためである。更に、p型基板給電領域psa,psbに電気的に接続するための基板給電用導体膜(第3導体膜)Esが形成され、これに電気的に接続するように、基板給電コンタクトプラグ(第3導電部)CPsが形成されている。
本発明者らが検討した、他のショットキーバリアダイオードSBDbの構成において、上記に特筆した箇所以外は、先に説明した、本発明者らが先に検討したショットキーバリアダイオードSBDaと同様であるから、ここでの詳しい説明は省略する。
逆方向耐圧の向上を目的として、本発明者らが、不純物濃度が低いn型カソード領域nCayを有するショットキーバリアダイオードSBDbの構造を検討したのは、以下のような考察によるものである。
一般的に、ダイオードに逆方向電圧を印加した際に、降伏電圧以降で急激なリーク電流が流れ始めるのはアバランシェ効果およびツェナー効果が原因であることが知られている。前者は、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、障壁を越えて僅かに注入されたキャリアが加速され、格子に衝突してこれをイオン化させ(インパクトイオン化)、生じたキャリアが更に同様のインパクトイオン化を引き起こすことで、なだれ増幅的に導電キャリアを増やす効果により、大きな逆方向電流を生じさせるものである。後者は、同様に、高い逆方向電圧による空乏層中の電界変化が急峻となったときに、キャリアのドリフト方向に見た禁制帯幅がより薄くなり、キャリアの存在確率が波動関数の染み出しにより禁制帯を越えて半導体側でも0ではなくなること(トンネル効果)により、逆方向電流を生じさせるものである。
本発明者らの検討によれば、上記の効果は、電界が集中するショットキー接合面の端部で特に起こりやすいことが分かっていた。そこで、前述の図1,図2を用いて説明した、本発明者らが先に検討したショットキーバリアダイオードSBDaでは、上記のショットキー接合面の端部では、ショットキー接合ではなく、pn接合とすることで電界集中による逆方向耐圧減少の効果を緩和すべく、p型ガードリング領域pgを設けていた。一般的に、接合材料の両者が半導体材料であるpn接合の方が、一方が金属材料であるショットキー接合よりも逆方向耐圧が高いからである。
しかし、上記のように、p型ガードリング領域pgを設けたショットキーバリアダイオードSBDaであっても、その逆方向耐圧は十分なものではなかった。そこで、このp型ガードリング領域pgの機能をより効果的に発揮させるために、接合に寄与する半導体領域の不純物濃度を低下させれば良いと、本発明者らは考えた。
なぜなら、半導体領域の不純物濃度が低い場合、同じ量の蓄積キャリアを稼ぐためには、より広い領域まで不純物原子をイオン化させる必要があり、空乏層は接合面のより深い領域まで広がる。従って、上記のように、逆方向耐圧を低下させるアバランシェ効果およびツェナー効果の要因は、逆方向電圧による空乏層中の急峻な電界変化であるから、空乏層をより長く広げることは、電界を低下させる有効な手段であると、本発明者らは考えたのである。
実際に、本発明者らは、不純物濃度の低いn型カソード領域nCayを有するショットキーバリアダイオードSBDbの電気特性を測定した。図7に順方向特性を、図8に逆方向特性を示す。
ここでは、逆方向特性における降伏電圧の上昇を検討課題としていたので、逆方向特性について先に言及する。図8に示すように、逆方向特性において急激に電流が流れ始めるブレークダウンが起こるのは、逆方向の電圧Va=22〜23[V]付近であり、図5で示した降伏電圧約15[V]のショットキーバリアダイオードSBDaと比して、向上が見られる。本発明者らが検討している実使用電圧13[V]と比較しても、10[V]程度の余裕がある。
一方、順方向特性を見ると(図7)、順方向の電圧Va=0.3[V]付近であるとき、電流Ia=1.0×10−9[A]程度の値であり、図4で示した同1.0×10−5[A]のショットキーバリアダイオードSBDaと比して、4桁低い値となっている。前述のように、順方向特性において立ち上がりが早いことに加え、低電圧で大電流が扱える(即ち低抵抗である)ことこそが、pn接合ダイオードではなく、ショットキーバリアダイオードを用いることの主要な利点の一つである。従って、ここで本発明者らが検討した、他のショットキーバリアダイオードSBDbにおいては、逆方向特性において降伏電圧の向上を成し得たものの、順方向特性における利点であった低電圧動作が実現できなくなるという、新たな課題が見出されたことになる。
以上のように、本発明者らの検討として、逆方向電圧に対する耐圧を向上させるために、半導体中において空乏層をより広げ得る、不純物濃度の低いn型半導体領域をカソードとした。しかし、カソードの不純物濃度の低下は、同時に多数キャリアの絶対数の低下を意味し、多数キャリアの挙動によって特性が決まるショットキーバリアダイオードにとっては、その電流値の低下を引き起こす主因となるのである。
即ち、以上のような本発明者らの一連の検討によって、半導体基板上に形成されたショットキーバリアダイオードにおいて、順方向の低立ち上がり電圧および低抵抗特性の保持と、逆方向の耐圧向上とはトレードオフの関係にある故、課題を解決することが困難であるということが見出された。
次に、本実施の形態1の半導体装置について説明する。
本発明の実施の形態1の半導体装置は、所望の機能を発現し得るLCDドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
図9は、その半導体チップ内に形成されたショットキーバリアダイオードSBD1の平面図を示したものである。また、図10は図9のA2−A2線の断面図を示したものである。以下に、本実施の形態1で例示するショットキーバリアダイオードSBD1の構成を図9,図10を用いて詳細に説明するが、下記で特筆する構成要素以外は、先に本発明者らが検討した、上記図1,図2または図6を用いて説明したショットキーバリアダイオードSBDa,SBDbと同様であるとし、重複した説明は省略する。
多数キャリアが正孔(ホール)であるp型の単結晶シリコンからなる半導体基板1の主面S1には、分離部2が形成されており、この分離部2により規定された活性領域にショットキーバリアダイオードSBD1をはじめとする種々の半導体素子(図示しない)が形成されている。
半導体基板1の主面S1には、n型の半導体領域であるnウェル領域(第1ウェル領域)w1nが形成されており、この中に、1素子分のショットキーバリアダイオードSBD1が形成されている。
nウェル領域w1n内において、半導体基板1の主面S1の一部に、n型の半導体領域であるn型カソード領域(第1半導体領域)nCa1が形成されている。後に詳細に説明するように、このn型カソード領域nCa1は、ショットキー接合の半導体側、即ち、電流の流れ込むカソード側を構成している。ここで、n型カソード領域nCa1は、図1,図2を用いて説明した、本発明者らが検討したショットキーバリアダイオードSBDaにおけるn型カソード領域nCaxと同程度の不純物濃度を有する。また、nウェル領域w1nは、図6を用いて説明した、本発明者らが検討したショットキーバリアダイオードSBDbにおけるn型カソード領域nCayと同程度の不純物濃度を有する。即ち、n型カソード領域nCa1の不純物濃度は、nウェル領域w1nの不純物濃度よりも高いこととする。
更に、nウェル領域w1n内において、上記のn型カソード領域nCa1を環状に囲むようにして、半導体基板1の主面S1に形成された、p型の半導体領域であるp型ガードリング領域(第2半導体領域)pgが形成されている。このとき、n型カソード領域nCa1とp型ガードリング領域pgとは、互いに接触しないように距離を隔てて形成されているものとする。
ここで、半導体基板1の主面S1のうち、環状に形成されたp型ガードリング領域pg自体を含む、その環状内の表面に、アノード導体膜(第1導体膜)EAが形成されている。このような構成にすることで、nウェル領域w1n内において、p型ガードリング領域pgとその環状内に形成されているn型カソード領域nCa1とを一体的に覆うようにして、アノード導体膜EAが形成されていることになる。アノード導体膜EAは、例えばコバルトシリサイドを主体とする導体膜などであるとし、n型カソード領域nCa1およびp型ガードリング領域pgのそれぞれに電気的に接続されるようにして形成されている。
特に、n型カソード領域nCa1とアノード導体膜EAとの電気的な接続はショットキー接続である。従って、アノード導体膜EAは、n型カソード領域nCa1上において、ショットキー接合の金属側、即ち、電流が流れ出すアノード側を構成していることになる。そして、アノード導体膜EAの端部下方に、p型ガードリング領域pgが形成されることになり、これは、ショットキー接合面の端部で起こる電界集中が引き起こす逆方向耐圧減少の効果を緩和することを目的に形成されている。
更に、n型カソード領域nCa1に電気的な接続を取るために、p型ガードリング領域pgの外側に、分離部2を隔てて、n型カソード導通領域(第3半導体領域)nCb,n型半導体領域nCc,および、カソード導体膜(第2導体膜)ECが形成されている。これらは、図2または図6を用いて説明した、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbにおける同符号の構成と同様の特徴を有することとし、ここでの詳細な説明は省略する。
また、上記のアノード導体膜EAおよびカソード導体膜ECに電気的に導通をとるために、層間絶縁膜IP1に絶縁されたアノードコンタクトプラグ(第1導電部)CPAおよびカソードコンタクトプラグ(第2導電部)CPCが形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbにおける同符号の構成と同様の特徴を有する。
更に、本実施の形態1において、素子分離および基板給電を目的とした以下の構成が形成されている。即ち、ショットキーバリアダイオードSBD1の主要部を形成した、nウェル領域w1nの外側を環状に囲むようにして、不純物濃度の異なる2層のp型基板給電領域(第4半導体領域)psa,psb,p型半導体領域pc,基板給電用導体膜(第3導体膜)Es,および、基板給電コンタクトプラグ(第3導電部)CPsが形成されている。また、上記の各コンタクトプラグCPA,CPC,CPsに電気的に接続するようにして、第1配線層M1が形成されている。これらの構成も、上記と同様、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbにおける同符号の構成と同様の特徴を有する。
また、本実施の形態1において例示する、以上の構成のショットキーバリアダイオードSBD1に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図11に示す。半導体基板1の平面方向の寸法のうち代表的な箇所の一例は、アノード領域幅WA=2.6[μm],カソード領域幅WCa=1.5[μm],カソード電極幅WCb=0.86[μm],ガードリング幅Wga=0.32[μm],ガードリング間距離Lgg=5[μm],ガードリング/カソード間距離Lgc=2.68[μm],カソード/給電部間距離Lcs=2.2[μm],ウェル/給電間距離Lws=2.31[μm]とする。また、半導体基板1の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さDw=5[μm],アノード深さDA=1.3[μm],給電部深さDs=1.1[μm],カソード深さDCa=0.8[μm],分離部深さDst=0.35[μm],ガードリング深さDga=0.25[μm]とする。
以上のように、本実施の形態1におけるショットキーバリアダイオードSBD1は、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbと比較して、以下の点において異なる構成要素を有する。即ち、本発明者らの検討によって、十分大きな順方向電流を得ることが出来たものと、同程度の不純物濃度であるn型カソード領域nCa1をアノード導体膜EA下の一部に、p型ガードリング領域pgと接触しないようにして形成した。更に、n型カソード領域nCa1とp型ガードリング領域pgとの間は、不純物濃度の低いnウェル領域w1nで隔たれていることになる。
これにより以下の効果を期待することができる。n型カソード領域nCa1を高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性の低抵抗性を保持することができる。また、電界集中により低い逆方向電圧での降伏をもたらしていたp型ガードリング領域pgと接合するn型半導体材料において、高不純物濃度のn型カソード領域nCa1を離し、不純物濃度の低いnウェル領域w1nと接合させることで、より広く空乏層を広げることができる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
実際に、本実施の形態1で例示したショットキーバリアダイオードSBD1の電気特性を、本発明者らは評価している。図12に順方向特性を、図13に逆方向特性を示す。図中に薄灰色で示した曲線群は、図4,図5,図7および図8で示した、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbの同特性を示したものであり、比較のために同時に記した。特に、本発明者らが検討したもののうち、符号ref1を付したものは、図4,図5を用いて説明したショットキーバリアダイオードSBDaの特性を、符号ref2を付したものは、図7,図8を用いて説明したショットキーバリアダイオードSBDbの特性を示したものである。本実施の形態1で例示した構成のショットキーバリアダイオードSBD1の特性には、符号ex1を付してあり、黒実線で示している。
図12のように、順方向特性において、例えば電圧Va=0.3[V]において、電流Ia=1.0×10−5[A]程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードSBDaの特性ref1と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードSBDbのような、高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、n型カソード領域nCa1の不純物濃度を高いものとしたことによる効果である。
また、図13のように、逆方向特性において、電圧Va=17.5[V]付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した2種のショットキーバリアダイオードSBDa,SBDbの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードSBDb程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードSBDaに比べて、2〜2.5[V]程度の降伏電圧の向上を実現した。
即ち、本実施の形態1で例示した構成のショットキーバリアダイオードSBD1において、順方向電流を大きな値に保持したまま、降伏電圧を2〜2.5[V]程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧13[V]に対して4〜4.5[V]のマージンを有するショットキーバリアダイオードSBD1を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態1で例示した構成のショットキーバリアダイオードSBD1を用いることで、半導体装置の信頼性を向上させることができる。
ここで、本実施の形態1で例示したショットキーバリアダイオードSBD1は、LCDドライバにおいて、他の素子と同一の半導体チップに搭載され、即ち、他の素子と同時に形成される。以下では、その製造工程を例示する。特に、本実施の形態1で例示する半導体装置においては、耐圧の異なる3種類のMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(以後、単にトランジスタ)からなるLCDドライバ用の集積回路が形成される半導体チップに、ショットキーバリアダイオードSBD1も併せて形成される。以下に詳細を示すが、その製造工程は、ショットキーバリアダイオードSBD1専用の工程を有さない。即ち、ショットキーバリアダイオードSBD1を形成する全ての工程は、上記3種類のトランジスタの形成工程のいずれかと同一の工程に帰属される。
本実施の形態1で例示する半導体装置の製造方法は、図14〜図29を用いて、順に説明する。図14〜図29では、半導体基板1において、複数の素子を形成する主面S1側の要部断面図を示している。
はじめに、半導体基板1の主面S1上に、素子を形成するための領域を形成する。図14に示すように、半導体基板1の主面S1上に、絶縁膜3を形成する。絶縁膜3は、例えば、酸化シリコン(SiOx)を主体とする膜と窒化シリコン(SiNx)を主体とする膜の積層膜などであるとする。この場合の絶縁膜3は、下層が酸化シリコンを主体とする膜であり、例えば、熱酸化法などによって形成する。上層が窒化シリコンを主体とする膜で、例えば、化学気相成長(CVD:Chemical Vapor Deposition)法などによって形成する。以下で詳細を記すように、図14に示す工程段階では、上層の窒化シリコンを主体とする膜は除去されているので、ここでは図示しない。
その後、フォトレジスト膜(図示しない)塗布、パターンマスクを介した露光、および、現像という、一連のフォトリソグラフィー工程を施すことによって、フォトレジスト膜に所望のパターンを形成する。このとき、より精密なパターンを正確に加工したい場合などは、フォトレジスト膜の下に、所謂バーク(BARC:Bottom Anti-Reflection Coating)などと称される反射防止剤を塗布しても良い。これにより、例えば、段差部などにおける露光光の散乱(ハレーション)を防ぎ、より正確なパターンの現像が行えるようになる。以後、フォトリソグラフィー工程に関しては同様であるとする。以上までの工程により、半導体基板1の主面S1には所望のパターンに加工されたフォトレジスト膜が形成され、その開口部には、主面S1に形成された絶縁膜3が露出している形状となる。なお、上記バークを用いている場合には、開口部にはバークが露出していることになるが、以下、特筆しない限りこの記述は省略する。
次に、パターニングされたフォトレジスト膜をエッチングマスクとして、開口部に露出した絶縁膜3、および、その下の半導体基板1に異方性エッチングを施す。これにより、半導体基板1の主面S1には、浅溝部STが形成される。その後、例えば、プラズマアッシング法などにより、フォトレジスト膜を灰化除去し、図14に示す構造となる。
続いて、図15に示すように、浅溝部STを埋め込むようにして、半導体基板1の主面S1に酸化シリコンを主体とする絶縁膜2Lを形成する。絶縁膜2Lは、例えば、ドライ熱酸化法などによって、浅溝部STの表面に下地となる薄い酸化シリコン膜を堆積した後、TEOS(Tetra Ethyl Ortho Silicate)およびオゾン(O3)を原材料としたCVD法などにより形成されるものとする。
その後、絶縁膜2Lに、例えば化学的機械的研磨(CMP:Chemical Mechanical Polishing)法などによって、半導体基板1の主面S1側から表面研磨を施すことで、窒化シリコンなどからなる絶縁膜3のレベルまで後退させる。これにより、浅溝部STを酸化シリコンなどからなる絶縁膜2Lで埋め込んだ、STI型の分離部2が形成される。
以上の工程で、半導体基板1の主面S1には、上記の分離部2により絶縁分離された、複数の素子領域actが規定される。そして、この複数の素子領域actに種々の半導体素子が形成される。本実施の形態1で例示する半導体装置においては、これら複数の素子領域actに、複数のトランジスタや、ショットキーバリアダイオードなどを形成する。以下では、複数の素子領域actのうちの、低耐圧トランジスタ領域(第1領域)RLFには低耐圧トランジスタ(第1電界効果トランジスタ)(図23〜図29における符号QL)を形成し、中耐圧トランジスタ領域(第2領域)RMFには中耐圧トランジスタ(第2電界効果トランジスタ)(図23〜図29における符号QM)を形成し、高耐圧トランジスタ領域(第3領域)RHFには高耐圧トランジスタ(第3電界効果トランジスタ)(図23〜図29における符号QH)を形成し、ダイオード領域(第4領域)RSBDにはショットキーバリアダイオード(図24〜図29における符号SBD1)を形成する工程を示す。
本実施の形態1において例示する半導体装置の製造工程では、ダイオード領域RSBDに、各トランジスタ領域RLF,RMF,RHFに施すトランジスタ形成工程のいずれかを同様に適用して、図10で例示した構造のショットキーバリアダイオードSBD1を形成する工程を示すものである。従って、以下では、ダイオード領域RSBDに形成される構成要素の製造工程を、図10で例示したショットキーバリアダイオードSBD1の構成要素と対比させるようにして説明する。また、形成するショットキーバリアダイオードSBD1の構造は、上記で図10を用いて説明した構造と同様であるから、製造工程中に形成される構造の詳しい説明は、ここでは省略する。
図16に示すように、高耐圧トランジスタ領域RHFにおける複数の素子領域actのうちの一部に、p型の半導体領域である高耐圧用pウェル(トランジスタ形成用第5ウェル領域)pw1を形成する。ここでは、まず、フォトリソグラフィー法などにより、高耐圧用pウェルpw1を形成したい領域が開口されているようなフォトレジスト膜などを、半導体基板1の主面S1上に形成する(図示しない)。その後、イオン注入法などを用いて、例えばホウ素イオンなどのIII族元素からなる不純物イオンを、所望のエネルギー、ドーズ量で半導体基板1の主面S1側から注入する。このときのドーズ量は、当該半導体領域中のキャリア濃度を決める不純物濃度に関係する。続いて、フォトレジスト膜を除去し、不活性ガス雰囲気中で、所望の温度に加熱する、所謂アニール処理と称される熱処理を、所望の時間施す。これにより、所望の深さまで高耐圧用pウェルpw1が拡散されることになる。このとき同時に、注入された不純物が結晶サイトに入ることでアクセプタイオンとなり、キャリアとなる正孔を生じ得る状態となる(活性化される)。例えば、活性化率が1の場合、不純物濃度とキャリア濃度がほぼ等しくなる。以後、p型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
本実施の形態1において、高耐圧用pウェルpw1の不純物濃度は、p型である半導体基板1よりも高いものとする。
本実施の形態1においては、高耐圧トランジスタ領域RHFに高耐圧用pウェルpw1を形成する工程によって、同時に、ダイオード領域RSBDにp型基板給電領域(第4半導体領域)psaを形成するものとする。
その後、半導体基板1の主面S1上に形成された複数の素子領域actにおいて、低耐圧トランジスタ領域RLF、および、中耐圧トランジスタ領域RMFの全体に、n型の半導体領域である素子用nウェル(素子形成用ウェル領域)dnwを形成する。また、同様に、高耐圧トランジスタ領域RHFにおける、上記の高耐圧用pウェルpw1以外の領域の一部に、n型の半導体領域である高耐圧用nウェル(トランジスタ形成用第6ウェル領域)nw1を形成する。上記の素子用nウェルdnwと高耐圧用nウェルnw1とは、別工程で形成しても、同工程で形成しても良い。ここで、n型半導体領域の形成は、上記で説明した高耐圧用pウェルpw1に代表されるp型半導体領域の形成方法と同様である。即ち、フォトリソグラフィー法などにより半導体基板1の主面S1上に形成した、所望の開口パターンを有するフォトレジスト膜を、イオン注入マスクとして、イオン注入法などにより、例えばリンイオンやヒ素イオンなどのV族元素からなる不純物イオンを注入し、アニール処理を施すことで拡散および活性化させて、所望の拡散深さ、キャリア濃度のn形半導体領域を形成する。以後、n型の半導体領域を形成する工程は、特に断らない限り同様であるものとする。
ここで、上記では、高耐圧用pウェルpw1は、素子用nウェルdnwおよび高耐圧用nウェルnw1よりも先に形成するように記したが、これに限られるものではなく、後者を先工程で形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
本実施の形態1において、素子用nウェルdnwおよび高耐圧用nウェルnw1の不純物濃度は、上記高耐圧用pウェルpw1の不純物濃度と同程度であり、半導体基板1よりも高いものとする。
本実施の形態1においては、低耐圧トランジスタ領域RLFおよび中耐圧トランジスタ領域RMFに素子用nウェルdnwを形成する工程、または、高耐圧トランジスタ領域RHFに高耐圧用nウェルnw1を形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにnウェル領域(第1ウェル領域)w1nを形成するものとする。
次に、図17に示すように、中耐圧トランジスタ領域RMFにおける、素子用nウェルdnwに含まれる複数の素子領域actのうちの一部に、n型の半導体領域である中耐圧用nウェル(トランジスタ形成用第4ウェル領域)nw2を形成する。また、同様に、高耐圧トランジスタ領域RHFにおける、高耐圧用pウェルpw1の一部に、n型の半導体領域である高耐圧用n型ソース/ドレイン(第5ソース/ドレイン領域)nSDHを形成する。上記の中耐圧用nウェルnw2と高耐圧用n型ソース/ドレインnSDHとは、別工程で形成しても、同工程で形成しても良い。ここで、高耐圧用n型ソース/ドレインnSDHは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース/ドレイン領域となる。
本実施の形態1において、中耐圧用nウェルnw2,および、高耐圧用n型ソース/ドレインnSDHの不純物濃度は、素子用nウェルdnw,高耐圧用nウェルnw1,および、nウェル領域w1nの不純物濃度よりも高いものとする。
本実施の形態1においては、中耐圧用nウェルnw2を形成する工程、または、高耐圧用n型ソース/ドレインnSDHを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにn型カソード領域(第1半導体領域)nCa1を形成するものとする。
その後、高耐圧トランジスタ領域RHFにおける、高耐圧用nウェルnw1の一部に、p型の半導体領域である高耐圧用p型ソース/ドレイン(第6ソース/ドレイン領域)pSDHを形成する。ここで、高耐圧用p型ソース/ドレインpSDHは、後に形成されるトランジスタにおいて、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース/ドレイン領域となる。
本実施の形態1において、高耐圧用p型ソース/ドレインpSDHの不純物濃度は、高耐圧用pウェルpw1,および、p型基板給電領域psaの不純物濃度よりも高いものとする。
また、本実施の形態1においては、例えば、上記図10を用いて説明したように、ショットキーバリアダイオードSBD1の基板への給電部を、不純物濃度の異なる2層のp型半導体領域とする場合がある。ここで、2層目のp型基板給電領域(第4半導体領域)psbは、図16で説明した本実施の形態1の製造工程において、既に形成している1層目のp型基板給電領域psaよりも、高い不純物濃度のものである。そこで、本実施の形態1においては、高耐圧用p型ソース/ドレインpSDHを形成する工程によって、同時に、ダイオード領域RSBDにp型基板給電領域psbを形成するものとする。
次に、図18に示すように、高耐圧トランジスタ領域RHFにおける、高耐圧用pウェルpw1の一部に、n型高耐圧用ゲート絶縁膜(第5ゲート絶縁膜)GIHnを形成する。また、高耐圧トランジスタ領域RHFにおける、高耐圧用nウェルnw1の一部に、p型高耐圧用ゲート絶縁膜(第6ゲート絶縁膜)GIHpを形成する。
ここで、n型高耐圧用ゲート絶縁膜GIHnおよびp型高耐圧用ゲート絶縁膜GIHpは、例えば、熱酸化法とTEOS−CVD法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。また、そのパターニング加工には、通常のフォトリソグラフィー法などを用いるものとする。なお、高耐圧トランジスタ領域RHFに形成される上記2種のゲート絶縁膜GIHn,GIHpは、要求される膜質や膜厚が同じであれば、同時に膜形成し、同時にパターニングしても良い。
その後、中耐圧トランジスタ領域RMFにおける素子用nウェルdnwの、上記の中耐圧用nウェルnw2以外の領域の一部に、p型の半導体領域である中耐圧用pウェル(トランジスタ形成用第3ウェル領域)pw2を形成する。
本実施の形態1において、中耐圧用pウェルpw2の不純物濃度は、中耐圧用nウェルnw2と同程度であり、素子用nウェルdnw,高耐圧用nウェルnw1,および、nウェル領域w1nの不純物濃度よりも高いものとする。
次に、図19に示すように、低耐圧トランジスタ領域RLFにおける、素子用nウェルdnwに含まれる複数の素子領域actのうちの一部に、n型の半導体領域である低耐圧用nウェル(トランジスタ形成用第2ウェル領域)nw3を形成する。本実施の形態1において、低耐圧用nウェルnw3の不純物濃度は、中耐圧用nウェルnw2の不純物濃度よりも高いものとする。
本実施の形態1においては、低耐圧用nウェルnw3を形成する工程によって、同時に、ダイオード領域RSBDにn型カソード導通領域(第3半導体領域)nCbを形成するものとする。
また、低耐圧トランジスタ領域RLFにおける素子用nウェルdnwに含まれる複数の素子領域actのうち、上記の低耐圧用nウェルnw3が形成されていない領域の一部に、p型の半導体領域である低耐圧用pウェル(トランジスタ形成用第1ウェル領域)pw3を形成する。本実施の形態1において、低耐圧用pウェルpw3の不純物濃度は、中耐圧用pウェルpw2の不純物濃度と同程度か、それよりも高いものとする。
ここで、低耐圧トランジスタ領域RLFにおける上記低耐圧用nウェルnw3、および、ダイオード領域RSBDにおける上記n型カソード導通領域nCbと、低耐圧トランジスタ領域RLFにおける上記低耐圧用pウェルpw3とは、どちらを先に形成しても良い。また、両者に望む拡散深さ、キャリア濃度などの条件によっては、アニール処理工程を同時に行っても良い。
次に、図20に示すように、中耐圧トランジスタ領域RMFにおける、中耐圧用pウェルpw2の一部に、n型中耐圧用ゲート絶縁膜(第3ゲート絶縁膜)GIMnを形成する。また、中耐圧トランジスタ領域RMFにおける、中耐圧用nウェルnw2の一部に、p型中耐圧用ゲート絶縁膜(第4ゲート絶縁膜)GIMpを形成する。また、低耐圧トランジスタ領域RLFにおける、低耐圧用pウェルpw3の一部に、n型低耐圧用ゲート絶縁膜(第1ゲート絶縁膜)GILnを形成する。また、低耐圧トランジスタ領域RLFにおける、低耐圧用nウェルnw3の一部に、p型低耐圧用ゲート絶縁膜(第2ゲート絶縁膜)GILpを形成する。
ここで、上記のゲート絶縁膜GIMn,GIMp,GILn,GILpは、例えば、熱酸化法とTEOS−CVD法とを順に適用して形成した、酸化シリコンを主体とする絶縁膜であるとする。これらは、上記のように別工程により形成しても良いし、条件によって、同一工程で形成しても良い。
その後、半導体基板1の主面S1の全面に、導体膜E1を形成する。ここでは、例えば、CVD法などにより、多結晶(Poly)シリコンを主体とする膜を形成する。その後、例えばフォトリソグラフィー法などによってパターニングされたフォトレジスト膜で導体膜E1を覆い、イオン注入法などにより、所望の領域に所望のドーピングを施す。これにより、形成された導体膜E1において、例えば低耐圧トランジスタ領域RLF上と、中耐圧トランジスタ領域RMF上との間で、例えば抵抗率などの特性に相違を持たせることができる。
次に、図21に示すように、例えばフォトリソグラフィー法および異方性エッチング法などによって、導体膜E1をパターニングする。このとき、各トランジスタ領域RLF,RMF,RHFにおいて、所望のゲート電極形状となるように加工する。また、ダイオード領域RSBDにおいては、フォトリソグラフィー時にフォトレジスト膜を残さず、前面をエッチングすることで、当該ダイオード領域RSBDには導体膜E1を残さないものとする。
以上のようにして、高耐圧トランジスタ領域RHFにおける高耐圧用pウェルpw1の上部にはn型高耐圧用ゲート電極(第5ゲート電極)GEHnを、同高耐圧用nウェルnw1の上部にはp型高耐圧用ゲート電極(第6ゲート電極)GEHpを形成する。また、中耐圧トランジスタ領域RMFにおける中耐圧用pウェルpw2の上部にはn型中耐圧用ゲート電極(第3ゲート電極)GEMnを、同中耐圧用nウェルnw2の上部にはp型中耐圧用ゲート電極(第4ゲート電極)GEMpを形成する。また、低耐圧トランジスタ領域RLFにおける低耐圧用pウェルpw3の上部にはn型低耐圧用ゲート電極(第1ゲート電極)GELnを、同低耐圧用nウェルnw3の上部にはp型低耐圧用ゲート電極(第2ゲート電極)GELpを形成する。これらは、通常、フォトリソグラフィー法および異方性エッチング法などによって、一括して加工形成される。
その後、低耐圧トランジスタ領域RLFおよび中耐圧トランジスタ領域RMFにおいて、上記で形成した各ゲート電極GELp,GELn,GEMp,GEMnの側方下部に位置する各ウェルnw3,pw3,nw2,pw2(それぞれ、順対応)に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用nウェルnw3には低耐圧用p型エクステンション領域pxLを形成し、低耐圧用pウェルpw3には低耐圧用n型エクステンション領域nxLを形成し、中耐圧nウェルnw2には中耐圧用p型エクステンション領域pxMを形成し、中耐圧pウェルpw2には中耐圧用n型エクステンション領域nxMを形成する。
上記の各エクステンション領域pxL,nxL,pxM,nxMは、それぞれが帰属する各トランジスタにおいて、チャネルにキャリアを注入する所謂エクステンション領域であり、トランジスタの特性を決める一要因となる。従って、帰属するトランジスタに要求される特性によって、ウェルとの接合の深さ、不純物濃度などが決まる。定性的には、後に詳細を説明するソース/ドレイン領域(図23〜図29における符号pSDL,nSDL,pSDM,nSDM)よりも、低い不純物濃度である。
次に、図22に示すように、半導体基板1の主面S1を覆うようにして、絶縁膜4を形成する。ここで絶縁膜4は、例えば、TEOS−CVD法などによって形成された酸化シリコンを主体とした絶縁膜などであるとする。
その後、図23に示すように、絶縁膜4に対して半導体基板1の主面S1側から、その全面にエッチングを施す(エッチバック)。これにより、半導体基板1の主面S1に突出していた各ゲート電極GELp,GELn,GEMp,GEMn,GEHp,GEHnの側壁には、絶縁膜4からなるサイドウォールスペーサSPが形成されることとなる。
次に、上記の各ゲート電極GELp,GELn,GEMp,GEMnに形成されたサイドウォールスペーサSPの、側方下部に位置する各ウェルnw3,pw3,nw2,pw2(それぞれ、順対応)に、例えばイオン注入法などによって、所望の極性、所望の不純物濃度の半導体領域を形成する。具体的には、低耐圧用nウェルnw3には低耐圧用p型ソース/ドレイン(第2ソース/ドレイン領域)pSDLを形成し、低耐圧用pウェルpw3には低耐圧用n型ソース/ドレイン(第1ソース/ドレイン領域)nSDLを形成し、中耐圧用nウェルnw2には中耐圧用p型ソース/ドレイン(第4ソース/ドレイン領域)pSDMを形成し、中耐圧用pウェルpw2には中耐圧用n型ソース/ドレイン(第3ソース/ドレイン領域)nSDMを形成する。これらは、後に形成されるトランジスタにおいて、上記の各エクステンション領域pxL,nxL,pxM,nxMを介して、チャネルにキャリアを放出するか、または、チャネルからキャリアを吸収する役割を担う、所謂ソース/ドレイン領域となる。
ここで、同じ極性のソース/ドレイン領域は、同一の工程で形成しても良い。例えば、低耐圧用p型ソース/ドレインpSDLと中耐圧用p型ソース/ドレインpSDMとの組み合わせ、または、低耐圧用n型ソース/ドレインnSDLと中耐圧用n型ソース/ドレインnSDMとの組み合わせは、それぞれ同一工程で形成しても良い。
また、高耐圧トランジスタ領域RHFにおける、各ゲート電極GEHp,GEHnの側方下部に位置する、各ソース/ドレイン領域pSDH,nSDHに、電気的接続を形成するための、不純物濃度が比較的高い半導体領域を形成するときは、上記の工程によって同時に形成しても良い。具体的には、低耐圧用p型ソース/ドレインpSDLまたは中耐圧用p型ソース/ドレインpSDMのいずれか一方、または、それら両方を形成する工程によって、高耐圧用p型ソース/ドレインpSDHにp型半導体領域pHを形成しても良い。また、低耐圧用n型ソース/ドレインnSDLまたは中耐圧用n型ソース/ドレインnSDMのいずれか一方、または、それら両方を形成する工程によって、高耐圧用n型ソース/ドレインnSDHにn型半導体領域nHを形成しても良い。
また、本実施の形態1においては、低耐圧用p型ソース/ドレインpSDLおよび中耐圧用p型ソース/ドレイン領域pSDMの不純物濃度は、低耐圧用p型エクステンション領域pxLおよび中耐圧用p型エクステンション領域pxMの不純物濃度よりも高いものとする。また、低耐圧用n型ソース/ドレインnSDLおよび中耐圧用n型ソース/ドレイン領域nSDMの不純物濃度は、低耐圧用n型エクステンション領域nxLおよび中耐圧用n型エクステンション領域nxMの不純物濃度よりも高いものとする。
本実施の形態1においては、低耐圧用p型ソース/ドレインpSDLを形成する工程、または、中耐圧用p型ソース/ドレインpSDMを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにp型ガードリング領域(第2半導体領域)pgを形成するものとする。また、同様に、ダイオード領域RSBDにp型半導体領域pcを形成しても良い。
また、本実施の形態1においては、低耐圧用n型ソース/ドレインnSDLを形成する工程、または、中耐圧用n型ソース/ドレインnSDMを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにn型半導体領域nCcを形成しても良い。
以上の工程によって、各トランジスタ領域RLF,RMF,RHFに、耐圧の異なるトランジスタの基本構成が形成されたことになる。即ち、低耐圧トランジスタ領域RLFには2種の低耐圧トランジスタ(第1電界効果トランジスタ)QL,中耐圧トランジスタ領域RMFには2種の中耐圧トランジスタ(第2電界効果トランジスタ)QM,高耐圧トランジスタ領域RHFには2種の高耐圧トランジスタ(第3電界効果トランジスタ)QHが形成されている。
特に、2種の低耐圧トランジスタQLは、低耐圧用pウェルpw3に形成されたnチャネル型低耐圧トランジスタ(以下、単にn型低耐圧トランジスタ)QLn,および、低耐圧用nウェルnw3に形成されたpチャネル型低耐圧トランジスタ(以下、単にp型低耐圧トランジスタ)QLpであり、それぞれ、動作耐圧は1.5[V]である。また、2種の中耐圧トランジスタQMは、中耐圧用pウェルpw2に形成されたnチャネル型中耐圧トランジスタ(以下、単にn型中耐圧トランジスタ)QMn,および、中耐圧用nウェルnw2に形成されたpチャネル型中耐圧トランジスタ(以下、単にp型中耐圧トランジスタ)QMpであり、それぞれ、動作耐圧は6.0[V]である。また、2種の高耐圧トランジスタQHは、高耐圧用pウェルpw1に形成されたnチャネル型高耐圧トランジスタ(以下、単にn型高耐圧トランジスタ)QHn,および、高耐圧用nウェルnw1に形成されたpチャネル型高耐圧トランジスタ(以下、単にp型高耐圧トランジスタ)QHpであり、それぞれ、動作耐圧は25.0[V]である。
次に、図24に示すように、各トランジスタQL,QM,QHの各ソース/ドレインnSDL,pSDL,nSDM,pSDM,nSDH,pSDH(以下、一括して符号SDと表す)、および、各ゲート電極GELn,GELp,GEMn,GEMp,GEHn,GEHp(以下、一括して符号GEと表す)の表面に電気的な接続を取るためのコンタクトプラグを形成する際に、オーミック接続が実現されるように、抵抗値の低いシリサイド層(電気接続用導体膜)csを形成する。具体的には以下に示す方法による。
図23を用いて説明した工程後、半導体基板1の主面S1に対して洗浄を施し、これにより形成された薄い酸化膜などを、薬液処理などにより除去する。この時点で、半導体基板1の主面S1において、ソース/ドレインSD,ゲート電極GE,および、ダイオード領域RSBDにおける分離部2以外の表面において、シリコンが露出することになる。その後、スパッタリング法などにより、例えばコバルト膜などを半導体基板1の主面S1に堆積する(図示しない)。続いて、上記の状態の半導体基板1にアニール処理を施す。ここで、上記のソース/ドレインSD,ゲート電極GE,および、ダイオード領域RSBDにおける分離部2以外の表面では、シリコンとコバルトが接触しており、上記のアニール処理によって、シリコンとコバルトの化合物であるコバルトシリサイド層が形成される。
このようにして形成されたコバルトシリサイド層は、金属級の低抵抗値を有しており、かつ、コバルトシリサイド層が形成された元のシリコン層と電気的に接続されることから、例えばトランジスタなどにおけるソース、ゲート、ドレインなどの構成要素への電気的接続に適している。上記のようにして、図24に示すように、各トランジスタQL,QM,QHの、ソース/ドレインSDおよびゲート電極GEに、シリサイド層csが形成された。
また、本実施の形態1においては、上記のように、各トランジスタ領域RLF,RMF,RHFにシリサイド層csを形成する工程によって、同時に、ダイオード領域RSBDの半導体基板1の主面S1において、分離部2が形成されていない領域に、同様のシリサイド層csが形成されるものとする。即ち、この工程によって、アノード導体膜(第1導体膜)EA,カソード導体膜(第2導体膜)EC,および、基板給電用導体膜(第3導体膜)Esが形成された。特に、アノード導体膜EAとn型カソード領域nCa1との電気的な接続は、ショットキー接続となる。ここで、上記に示した全ての領域に同一のシリサイド層csを形成することに限られない。この場合、上記の、スパッタリング法などによるコバルト膜の堆積時に、シリサイド層csを形成したくない領域は例えばフォトレジスト膜などで覆っておき、シリサイド化を防ぐことで、選択的にシリサイド層csを形成しない領域を形成できる。
以上の工程により、ダイオード領域RSBDにおいて、ショットキー接合を有するショットキーバリアダイオードSBD1の基本的な構成が形成されたことになる。以後は、それぞれの素子を電気的に接続し、所望の機能を有する集積回路を構成するための、配線形成工程となる。
図25に示すように、半導体基板1の主面S1に、例えば窒化シリコンなどからなる絶縁膜5を、例えばCVD法などにより形成する。その後、絶縁膜5を覆うようにして、例えば酸化シリコンなどからなる層間絶縁膜IP1を、例えばTEOS−CVD法などにより、下地の絶縁膜5よりも十分厚く形成する。
その後、所望のシリサイド層csまで貫通するようなコンタクトホールCHを形成する。具体的には、コンタクトホールCHを形成する領域を開口するようにパターニングされたフォトレジスト膜などを、フォトリソグラフィー法などによって形成する。そして、半導体基板1の主面S1側から異方性エッチングを施すことで、コンタクトホールCHを形成する。
このとき、酸化シリコンからなる層間絶縁膜IP1は、窒化シリコンからなる絶縁膜5に対して、エッチング速度が異なる。特に、層間絶縁膜IP1よりも、下地の絶縁膜5の方が、エッチング速度が十分に遅くなるような条件で、上記の異方性エッチングを施すこととする。これにより、コンタクトホールCHを形成するためのエッチングを施す際、エッチングが下地の絶縁膜5に達した時点で、見かけ上エッチングの進行が停止する。その後、窒化シリコンをエッチングする条件に変えて処理を施すことで、絶縁膜5を続けてエッチングする。従って、比較的厚い層間絶縁膜IP1にエッチングを施す場合にも、オーバーエッチングによりシリサイド層csを突き抜け、結果としてソース/ドレインSDにダメージを与えてしまうことがなく、自己整合(Self Align)的にコンタクトホールCHを形成することができる。
次に、図26に示すように、上記のコンタクトホールCH内を、例えば窒化チタン(TiN)などからなるバリア金属6aによって覆う。ここでは、例えば、スパッタリング法やCVDなどの組み合わせにより、バリア金属6aを形成するものとする。次に、コンタクトホールCHを埋め込むようにして、例えばタングステンなどからなる導体膜7aを形成する。ここでは、例えば、CVD法などにより、導体膜7aを形成するものとする。その後、層間絶縁膜IP1の上面からCMP法などによる研磨を施すことで、コンタクトホールCH内のみにバリア金属6aおよび導体膜7aを残し、他を除去する。
以上の工程により、各トランジスタQL,QM,QHのソース/ドレインSDおよびゲート電極GEの表面に、バリア金属6aおよび導体膜7aを有するトランジスタ用コンタクトプラグ(配線用導電部)CPtを形成することができる。本実施の形態1においては、トランジスタ用コンタクトプラグCPtを形成する工程によって、同時に、ダイオード領域RSBDにおいて、それぞれバリア金属6aおよび導体膜7aを有する、アノードコンタクトプラグ(第1導電部)CPA,カソードコンタクトプラグ(第2導電部)CPC,および、基板給電コンタクトプラグ(第3導電部)CPsを形成するものとする。
ここで、窒化チタンを主体とするバリア金属6aは、タングステンを主体とする導体膜7aとシリコンとの化学反応や、導体膜7aのエレクトロマイグレーションなどを防ぎ、また、タングステンを主体とする導体膜7aや酸化シリコンを主体とする層間絶縁膜IP1などとの接着性に優れるものである。上記の理由から、窒化チタンを主体とするバリア金属6aは、各コンタクトプラグCPt,CPA,CPC,CPsを所望の形状通りに形成するために用いられる。
次に、所望の配線を形成するために、層間絶縁膜IP1上に、順に、バリア金属6b,導体膜8a,バリア金属6bを、例えばスパッタリング法などにより形成する。ここで、2層のバリア金属6bは同様であり、例えば、上記のコンタクトプラグCPt,CPA,CPC,CPsなどが有するバリア金属6aと同様の目的、材料によって形成されるものとする。また、導体膜8aは、例えば、アルミニウムと銅の合金などを主体とするものであるとする。
その後、フォトリソグラフィー法および異方性エッチング法などにより、所望の配線パターンとなるように加工することで、2層のバリア金属6bおよび導体膜8aを有する第1配線層M1を形成する。
次に、図27に示すように、第1配線層M1を、例えば、TEOS−CVD法などで形成した酸化シリコンなどからなる層間絶縁膜IP2で覆う。その後、第1配線層M1に電気的に接続するような、バリア金属6cおよび導体膜7bを有する第1ビアプラグVP1を形成する。バリア金属6cおよび導体膜7bを構成する材料や、第1ビアプラグVP1の形成方法などは、例えば、上記で図26を用いて説明したコンタクトプラグCPt,CPA,CPC,CPsと同様であるとする。
その後、第1配線層M1,層間絶縁膜IP2,および、第1ビアプラグVP1を形成した工程と同様の工程によって、更に上層の、第2配線層M2,層間絶縁膜IP3,第2ビアプラグVP2,および、第3配線層M3などを形成する。このようにして、所望の配線構造を形成し、要求される特性の半導体装置を形成していく。
次に、図28に示すように、本実施の形態1において最上の層間絶縁膜IP4に、金属電極MEを形成する。この金属電極MEにおいても、各配線層M1〜M3などと同様の材料により構成される。即ち、金属電極MEは、例えばアルミニウムと銅との合金などからなる導体膜8bを、例えば窒化チタンを主体とするバリア金属6dなどにより挟んだ構造となっている。
ここで、金属電極MEは最終的に外部に露出する。従って、主配線材料である導体膜8bを構成する、軟酸化性のアルミニウムが、後の工程などにより露出するのを防ぐために、上層のバリア金属6dを比較的厚く形成する。例えば、第1配線層M1における上層のバリア金属6bが約20[nm]であるのに対し、金属電極MEにおける上層のバリア金属6dは約75[nm]であるとする。
次に、図29に示すように、金属電極MEを覆うようにして、例えば酸化シリコンや窒化シリコンなどからなる保護絶縁膜IPtを形成する。ここでは、例えばCVD法や、TEOS−CVD法などにより、保護絶縁膜IPtを形成するものとする。
その後、フォトリソグラフィー法および異方性エッチング法などにより、金属電極MEが露出するような開口部EHを形成する。このようにして露出した金属電極MEには、例えば、所謂ワイヤボンディング、または、バンプ電極などが形成される。これにより外部回路や配線基板、または、異なる機能の集積回路を搭載する他の半導体チップと電気的に接続される。
以上のように、本実施の形態1において、図10を用いて説明した構成のショットキーバリアダイオードSBD1は、図14〜図29を用いて説明したように、LCDドライバを構成する多種の電界効果トランジスタQL,QM,QHを形成する工程を適用することで形成することができる。即ち、本実施の形態1において、その効果を説明したショットキーバリアダイオードSBD1は、その基本構成および配線構造を含む全ての構成を半導体チップ上に形成する場合に、このショットキーバリアダイオードSBD1に特化した、新たな工程を導入する必要がない。従って、これまでの半導体装置の製造工程と同一の工程によって、LCDドライバと同一の半導体チップ上に、新たな効果を有するショットキーバリアダイオードを形成することができる。半導体装置の製造工程における新たな工程の導入は、歩留まりの低下や、製造コストの上昇、新たな検査工程の導入も必要となり、半導体装置の信頼性を損なう原因となる。従って、本実施の形態1において例示した半導体装置の製造方法を適用することで、結果として、半導体装置の信頼性を更に向上させることができる。
(実施の形態2)
上記実施の形態1では、半導体チップ上に形成するショットキーバリアダイオードにおいて、濃度の高いn型カソード領域を、ショットキー接合端部のp型ガードリングから、物理的に距離を隔てて形成することで、逆方向電圧に対する耐圧を向上させる例を示した。本実施の形態2では、p型ガードリングの周囲を濃度の低いp型半導体領域で覆うことにより、濃度の高いn型カソード領域を隔離する構造のショットキーバリアダイオードを例示する。
本発明の実施の形態2の半導体装置は、所望の機能を発現し得るLCDドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
図30は、その半導体チップ内に形成されたショットキーバリアダイオードSBD2の平面図を示したものである。また、図31は図30のA3−A3線の断面図を示したものである。以下に、本実施の形態2で例示するショットキーバリアダイオードSBD2の構成を図30,図31を用いて詳細に説明する。ここでは、上記実施の形態1において図9,図10を用いて説明した構造のショットキーバリアダイオードSBD1と比較しながら説明する。
本実施の形態2において例示するショットキーバリアダイオードSBD2では、上記実施の形態1のショットキーバリアダイオードSBD1と比較して、nウェル領域w1n内に異なる構成を有しており、それ以外は同様である。
ショットキーバリアダイオードSBD2のnウェル領域w1n内において、n型カソード導通領域nCbおよびp型ガードリング領域pgを一体的に含むようにして、n型の半導体領域であるn型カソード領域(第1半導体領域)nCa2が形成されている。ここでは、n型カソード領域nCa2とアノード導体膜EAとはショットキー接続しているものとし、ショットキーバリアダイオードSBD2におけるキャリアはこのn型カソード領域nCa2をドリフトする。その不純物濃度は、上記実施の形態1で例示したショットキーバリアダイオードSBD1におけるn型カソード領域nCa1と同程度であるとする。
更に、ショットキーバリアダイオードSBD2のnウェル領域w1n内において、p型ガードリング領域pgの周囲を含むようにして、p型の半導体領域である低濃度pウェル領域(第2ウェル領域)w2pが形成されている。低濃度pウェル領域w2pの不純物濃度は、p型ガードリング領域pgの不純物濃度よりも低いものであるとする。即ち、低濃度pウェル領域w2pは、アノード導体膜EAの端部に形成されたp型ガードリング領域pgと、不純物濃度の高いn型カソード領域nCa2とを隔離している。
以上の構成が、本実施の形態2で例示するショットキーバリアダイオードSBD2において、上記実施の形態1で例示したショットキーバリアダイオードSBD1と異なる点である。その他の構成は、図9,図10を用いて説明した上記実施の形態1におけるショットキーバリアダイオードSBD1と同様であるので、ここでの説明は省略する。
また、本実施の形態2において例示する、以上の構成のショットキーバリアダイオードSBD2に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図32に示す。半導体基板1の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅WCa=1.5[μm],カソード電極幅WCb=0.86[μm],ガードリング幅Wga=0.32[μm],低濃度ガードリング幅Wgb=0.4[μm],ガードリング間距離Lgg=5[μm],ガードリング/カソード間距離Lgc=2.68[μm],カソード/給電部間距離Lcs=2.2[μm],ウェル/給電間距離Lws=2.31[μm]とする。また、半導体基板1の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さDw=5[μm],給電部深さDs=1.1[μm],カソード深さDCa=0.8[μm],分離部深さDst=0.35[μm],ガードリング深さDga=0.25[μm],低濃度ガードリング深さDgb=0.8[μm]とする。
本実施の形態2において、上記のような構成のショットキーバリアダイオードSBD2とすることで、以下の効果を期待することができる。ショットキーバリアダイオードSBD2においてキャリアがドリフトするn型カソード領域nCa2を、高不純物濃度とすることで、順方向電流の確保、即ち、順方向特性を保持することができる。また、p型ガードリングの周囲に低不純物濃度の低濃度pウェル領域w2pを形成することで、逆方向電圧により電界が集中しても、n型カソード領域nCa2とのpn接合における空乏層は、低濃度pウェル領域w2p中でより緩やかに広がることになる。従って、逆方向電圧に対しての空乏層中の電界変化が緩やかになり、降伏電圧を向上させることができる。
実際に、本実施の形態2で例示したショットキーバリアダイオードSBD2の電気特性を、本発明者らは評価している。図33に順方向特性を、図34に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態1における図12,図13と同様である。ただし、本実施の形態2で例示した構造のショットキーバリアダイオードSBD2の特性には、符号ex2を付してあり、黒実線で示している。
図33のように、順方向特性において、例えば電圧Va=0.3[V]において、電流Ia=1.0×10−5[A]程度の値が得られている。このように、立ち上がりの特性は、本発明者らが検討したショットキーバリアダイオードSBDaの特性ref1と同様の特性となっており、低抵抗特性として良好である。なお、本発明者らが検討した他のショットキーバリアダイオードSBDbのような高立ち上がり電圧、高抵抗特性は見られない。これは、電気特性において特に電流値に寄与する、n型カソード領域nCa2の不純物濃度を高いものとしたことによる効果である。
また、図34のように、逆方向特性において、電圧Va=17.5[V]付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した2種のショットキーバリアダイオードSBDa,SBDbの間の特性を示すものである。つまり、カソード領域全てを低濃度化したショットキーバリアダイオードSBDb程の高耐圧特性は得られないが、先に例示した構造のショットキーバリアダイオードSBDaに比べて、2〜2.5[V]程度の降伏電圧の向上を実現した。
即ち、本実施の形態2で例示した構成のショットキーバリアダイオードSBD2において、順方向電流を大きな値に保持したまま、降伏電圧を2〜2.5[V]程度向上させるという、上記のように期待した効果を得ることができる。従って、実使用耐圧13[V]に対して4〜4.5[V]のマージンを有するショットキーバリアダイオードSBD2を形成することができ、スクリーニング時の印加電圧を高くすることができる。結果として、本実施の形態2で例示した構成のショットキーバリアダイオードSBD2を用いることで、半導体装置の信頼性を向上させることができる。
次に、本実施の形態2で例示したショットキーバリアダイオードSBD2の、半導体基板1上への形成方法を例示する。上記実施の形態1と同様、本実施の形態2で例示するショットキーバリアダイオードSBD2においても、LCDドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードSBD2も形成される。即ち、ショットキーバリアダイオードSBD2を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
本実施の形態2で例示する半導体装置の製造方法は、図35〜図37を用いて、順に説明する。ここで、多くの工程は、上記実施の形態1において、図14〜図29を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態2においては、ショットキーバリアダイオードSBD2特有の構成要素を形成する工程を特筆し、上記実施の形態1と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
はじめに、上記実施の形態1において、図14〜図16を用いて説明した工程と同様の工程により、図16に示す構造を形成する。即ち、半導体基板1の主面に分離部2を形成し、各トランジスタ領域RLF,RMF,RHFに素子用nウェルdnw,高耐圧用nウェルnw1,高耐圧用pウェルpw1を形成し、ダイオード領域RSBDにnウェル領域w1n,p型基板給電領域psaを形成する。
次に、図35に示すように、図17を用いて説明した工程と同様の工程により、中耐圧用nウェルnw2,高耐圧用n型ソース/ドレインnSDH,高耐圧用p型ソース/ドレインpSDHを形成する。また、高耐圧用p型ソース/ドレインpSDHを形成する工程によって、同時に、ダイオード領域RSBDにp型基板給電領域psbを形成するものとする。
このとき、本実施の形態2においては、中耐圧用nウェルnw2を形成する工程、または、高耐圧用n型ソース/ドレインnSDHを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにn型カソード領域(第1半導体領域)nCa2を形成するものとする。
ここで、n型カソード領域nCa2の不純物濃度は、nウェル領域w1nの不純物濃度よりも高いものとなる。なぜなら、n型カソード領域nCa2と同時に形成している中耐圧用nウェルnw2または高耐圧用n型ソース/ドレインnSDHは、nウェル領域w1nと同時に形成している素子用nウェルdnwよりも、高不純物濃度だからである。即ち、別工程によらずに、既存トランジスタを形成する工程と同一工程によってショットキーバリアダイオードSBD2を形成する場合、n型カソード領域nCa2の方が、nウェル領域w1nよりも高不純物濃度となる。
次に、図36に示すように、図18を用いて説明した工程と同様の工程により、n型高耐圧用ゲート絶縁膜GIHn,p型高耐圧用ゲート絶縁膜GIHp,中耐圧用pウェルpw2を形成する。
このとき、本実施の形態2においては、中耐圧用pウェルpw2を形成する工程によって、同時に、ダイオード領域RSBDに低濃度pウェル領域(第2ウェル領域)w2pを形成するものとする。
ここで、本実施の形態2においては、低濃度pウェル領域w2pを所望の寸法で形成するという観点から、当該低濃度pウェル領域w2pの不純物濃度は、n型カソード領域nCa2の不純物濃度と同程度であることが望ましい。なぜなら、製造工程において頻繁に行われるアニール処理の際に、低濃度pウェル領域w2pとn型カソード領域nCa2との不純物濃度が近いと、pn接合の境界位置が動き難い。従って、不純物濃度の近い拡散層同士であれば、寸法精度が向上する。
このような観点からも、n型カソード領域nCa2と同時に形成する中耐圧用nウェルnw2または高耐圧用n型ソース/ドレインnSDHと、低濃度pウェル領域w2pと同時に形成している中耐圧用pウェルpw2とは、元から同程度の不純物濃度であり、要求を満たしている。ここで、中耐圧用pウェルpw2は、素子分離を目的として素子用nウェルdnw内に形成されているから、必ず前者の方が高濃度となる。従って、本実施の形態2においては、中耐圧用pウェルpw2と同時に形成する低濃度pウェル領域w2pと、同程度の不純物濃度であるn型カソード領域nCa2は、素子用nウェルdnwと同時に形成しているnウェル領域w1nよりも高不純物濃度となる。
続く工程では、上記実施の形態1において、図19〜図29を用いて説明した方法と同様の工程を施すことで、本実施の形態2における、図37に示す構造の半導体装置を形成する。具体的には、半導体基板1の主面S1上に、低耐圧トランジスタQL,中耐圧トランジスタQM,および、高耐圧トランジスタQHを形成する。そして、同一の半導体基板1の主面S1上に、本実施の形態2において、図31を用いて説明した構造のショットキーバリアダイオードSBD2を形成する。更に、例えば第1配線層M1,第1ビアプラグVP1,および、層間絶縁膜IP2などからなる多層の配線層を形成する。
以上のように、本実施の形態2において、図31を用いて説明した構成のショットキーバリアダイオードSBD2に関しても、他の電界効果トランジスタQL,QM,QHなどと同一の工程により、半導体基板1上に形成することができる。その際、本実施の形態2で例示したショットキーバリアダイオードSBD2において、上記実施の形態1で例示したショットキーバリアダイオードSBD1と比較して相違している構成である、n型カソード領域nCa2および低濃度pウェル領域w2pに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態2で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
本実施の形態2において、上記の図36を用いた説明によれば、ダイオード領域RSBDにおける低濃度pウェル領域w2pは、中耐圧トランジスタ領域RMFにおける中耐圧用pウェルpw2と同一の工程によって、同時に形成されるものであった。しかし、これは、下記に示す別の工程と同時に形成しても良い。
図35を用いて説明した構成までは、同様に形成するものとする。続いて、図36を用いて説明した工程では、中耐圧用pウェルpw2と同時に低濃度pウェル領域w2pを形成したが、本実施の形態2の変形例においては、図38に示すように、ダイオード領域RSBDにおいて、いずれの半導体領域も形成しない。
続いて、図39に示すように、上記実施の形態1において図19を用いて説明した工程と同様の工程によって、低耐圧トランジスタ領域RLFに低耐圧用nウェルnw3,低耐圧用pウェルpw3を形成する。このとき、本実施の形態2の変形例においては、低耐圧用pウェルpw3を形成する工程によって、同時に、ダイオード領域RSBDに低濃度pウェル領域(第2ウェル領域)w3pを形成するものとする。ここで、本実施の形態2の変形例において図39に示した低濃度pウェル領域w3pの不純物濃度は、上記実施の形態2において図36に示した低濃度pウェル領域w2pの不純物濃度と同程度であるか、それよりも高い。また、前述以外の構成は同様であるとする。
その後の工程では、本実施の形態2で先に例示した半導体装置と同様の工程を施すことによって、図37に示したものと同様の構造を形成する。
以上のように、本実施の形態2で図31を用いて説明した構成のショットキーバリアダイオードSBD2において、低濃度pウェル領域w2pは、低耐圧用pウェルpw3と同一の工程で、低濃度pウェル領域w3pとして形成してもよい。これにより、製造工程を新たに追加することなく、p型ガードリング領域pgを包囲する低濃度pウェル領域w2p,w3pの濃度を変化させることができる。
本発明者らは、本実施の形態2の変形例によって形成したショットキーバリアダイオードSBD2の電気特性を評価している。図40に順方向特性を、図41に逆方向特性を示す。各特性の表記方法は、上記で電気特性を示した図(例えば図12,図13など)と同様である。ただし、本実施の形態2の変形例で示した構造のショットキーバリアダイオードSBD2の特性には、符号ex2bを付してあり、黒実線で示している。
これらの電気特性は、順方向、逆方向ともに、本実施の形態2において図33,図34を用いて示したショットキーバリアダイオードSBD2の特性とほぼ同様である。より定量的には、順方向特性において、電圧Va=0.3[V]のときの電流Ia=1.0×10−5[A]程度であり、逆方向特性において、降伏電圧約17.5[V]となっている。
以上のように、本実施の形態2の変形例で示した半導体装置の製造方法によっても、上記実施の形態1と同様の効果が得られる。従って、本実施の形態2で先に例示した半導体装置の製造方法と同様に、半導体装置の信頼性を向上させることができる。
(実施の形態3)
上記実施の形態1,2では、半導体基板上に形成したショットキーバリアダイオードにおいて、p型のガードリングとn型のアノード領域との間に、不純物濃度の低い領域を形成することで、逆方向バイアス時の電界集中の影響を緩和し、順方向電流を維持しつつ、逆方向耐圧を向上させる技術を例示した。本実施の形態3では、逆方向バイアス時の空乏層の広がりを利用して、更に効果的に逆方向電流を抑止する構成のショットキーバリアダイオードを例示する。
本発明の実施の形態3の半導体装置は、所望の機能を発現し得るLCDドライバとして、同一の半導体チップに、複数の電界効果トランジスタなどによる集積回路と、ショットキーバリアダイオードとが形成されているものである。
図42は、その半導体チップ内に形成されたショットキーバリアダイオードSBD3の平面図を示したものである。また、図43は、図42のA4−A4線の断面図を示したものである。以下に、本実施の形態3で例示するショットキーバリアダイオードSBD3の構成を図42,図43を用いて詳細に説明する。ここでは、上記実施の形態1において図1,図2を用いて説明した、本発明者らが検討した構造のショットキーバリアダイオードSBDaと比較しながら説明する。
本実施の形態3において例示するショットキーバリアダイオードSBD3では、上記実施の形態1において本発明者らが検討したショットキーバリアダイオードSBDaと比較して、pウェル領域(第1ウェル領域)w1p内に異なる構成を有しており、それ以外は同様である。
まず、ショットキーバリアダイオードSBD3のpウェル領域w1p,および、その中のn型カソード領域nCa3は、本発明者らが検討したショットキーバリアダイオードSBDaにおいて、図2を用いて説明したpウェル領域w1xおよびn型カソード領域nCaxと同様の構成である。
本実施の形態3において、ショットキーバリアダイオードSBD3のpウェル領域w1p内のn型カソード領域nCa3内には、p型ガードリング領域pgの周囲を含むようにして、p型の半導体領域である低濃度pウェル領域(第2ウェル領域)w2pが形成されている。低濃度pウェル領域w2pの不純物濃度は、p型ガードリング領域pgの不純物濃度よりも低いものであるとする。即ち、低濃度pウェル領域w2pは、アノード導体膜EAの端部に形成されたp型ガードリング領域pgと、不純物濃度の高いn型カソード領域nCa3とを隔離している。
以上の構成が、本実施の形態3で例示するショットキーバリアダイオードSBD3において、上記実施の形態1で本発明者らが検討した例として示したショットキーバリアダイオードSBDaと異なる点である。その他の構成は、図1,図2を用いて説明したショットキーバリアダイオードSBDaと同様であるので、ここでの説明は省略する。
また、本実施の形態3において例示する、以上の構成のショットキーバリアダイオードSBD3に関して、各半導体領域の平面寸法、および、深さ寸法の一例をまとめたものを、図44に示す。半導体基板1の平面方向の寸法のうち代表的な箇所の一例は、カソード領域幅WCa=1.5[μm],カソード電極幅WCb=0.86[μm],ガードリング幅Wga=0.32[μm],低濃度ガードリング幅Wgb=0.4[μm],ガードリング間距離Lgg=5[μm],ガードリング/カソード間距離Lgc=2.68[μm],カソード/給電部間距離Lcs=2.2[μm],ウェル/給電間距離Lws=2.31[μm]とする。また、半導体基板1の深さ方向の寸法のうち代表的な箇所の一例は、ウェル深さDw=5[μm],給電部深さDs=1.1[μm],カソード深さDCa=0.8[μm],分離部深さDst=0.35[μm],ガードリング深さDga=0.25[μm],低濃度ガードリング深さDgb=0.8[μm]とする。
本実施の形態3において、上記のような構成のショットキーバリアダイオードSBD3とすることで、以下の効果を期待することができる。まず、p型ガードリング領域pgを包括するようにして低濃度pウェル領域w2pを形成することで、高不純物濃度のp型ガードリング領域pgとn型カソード領域nCa3とが隔離されることによる、特性の向上は、上記実施の形態2において例示した効果と同様である。即ち、逆方向電圧による電界が集中するp型ガードリング領域pg周辺に不純物濃度の低い低濃度pウェル領域w2pが存在し、空乏層がより広く広がるため、電界集中を緩和させることができ、逆方向バイアス時の降伏電圧を向上させることができる。更に、キャリアの導通路であるn型カソード領域nCa3が高不純物濃度であるため、順方向特性を保持することができる。
これに加え、本実施の形態3においては、キャリアの導通路であるn型カソード領域nCa3が、pウェル領域w1pに形成されている。更に、pウェル領域w1pには、給電することができる、p型ウェル給電領域(第4半導体領域)psw,p型半導体領域pc,ウェル給電用導体膜(第3導体膜)Ew,および、ウェル給電コンタクトプラグ(第3導電部)CPwが形成されている。ここで、ショットキーバリアダイオードSBD3が動作状態にあるときは、そのバイアス方向に依存せず、pウェル領域w1pは、アノードと同電位になるよう給電されている。
この状態で、上記のような逆方向電圧を印加した場合を考えると、p型ガードリング領域を含む低濃度pウェル領域w2pとn型カソード領域nCa3との間のpn接合が逆バイアスであるのに加え、pウェル領域w1pとn型カソード領域nCa3との間のpn接合も逆バイアスである。従って、逆方向電圧印加時には、n型カソード領域nCa3において、低濃度pウェル領域w2pとpウェル領域w1pとの両方向から空乏層が広がることになる。ここで、ショットキーバリアダイオードSBD3のキャリアの輸送は、順逆に依らず、低濃度pウェル領域w2pとpウェル領域w1pとに挟まれた領域を通ることになる。従って、逆方向電圧印加時には、上記のように、キャリア輸送路が空乏層に妨げられることになり、逆方向電流を低減させることができる。
実際に、本実施の形態3で例示したショットキーバリアダイオードSBD3の電気特性を、本発明者らは評価している。図45に順方向特性を、図46に逆方向特性を示す。図中に薄灰色で示した曲線群は、本発明者らが検討したショットキーバリアダイオードSBDa,SBDbの同特性を示したものであり、比較のために同時に記した。表記方法は、上記実施の形態1における図12,図13と同様である。ただし、本実施の形態3で例示した構造のショットキーバリアダイオードSBD3の特性には、符号ex3を付してあり、黒実線で示している。
図45のように、順方向特性において、例えば電圧Va=0.3[V]において、電流Ia=1.0×10−5[A]より僅かに下回る程度の値が得られている。更に電圧Va=0.5[V]付近では、本発明者らが検討したショットキーバリアダイオードSBDaの特性ref1に対して0.5桁程度低い電流Ia値となっている。しかしながら、本発明者らが検討した他のショットキーバリアダイオードSBDbのような高立ち上がり電圧、高抵抗特性は見られず、良好な立ち上がり特性を示している。これは、電気特性において特に電流値に寄与する、n型カソード領域nCa3の不純物濃度を高いものとしていることによる効果である。
また、図46のように、逆方向特性において、電圧Va=22.5[V]付近からブレークダウン現象が顕著になっている。これは、本発明者らが検討した、逆方向耐圧の最も高かったショットキーバリアダイオードSBDbの降伏電圧と同程度の値である。これは、先に例示した構造のショットキーバリアダイオードSBDaに比べて、7〜7.5[V]程度の降伏電圧の向上を実現したことになり、本実施の形態3において例示した上記の構成を適用した効果が実証されている。
以上のように、本実施の形態3に例示した技術によれば、実使用耐圧13[V]に対して9〜9.5[V]のマージンを有するショットキーバリアダイオードSBD3を形成することができ、スクリーニング時の印加電圧をより高くすることができる。結果として、半導体装置の信頼性を更に向上させることができる。
次に、本実施の形態3で例示したショットキーバリアダイオードSBD3の、半導体基板1上への形成方法を例示する。上記実施の形態1,2と同様、本実施の形態3で例示するショットキーバリアダイオードSBD3においても、LCDドライバを形成する多種の素子と同一の半導体チップ上に形成される。特に、耐圧の異なる複数種類のトランジスタを形成する工程と同一の工程によって、同時にショットキーバリアダイオードSBD3も形成される。即ち、ショットキーバリアダイオードSBD3を形成する全ての工程は、上記トランジスタの形成工程のいずれかと同一の工程に帰属される。
本実施の形態3で例示する半導体装置の製造方法は、図47〜図50を用いて、順に説明する。ここで、多くの工程は、上記実施の形態1において、図14〜図29を用いて説明した半導体装置の製造方法と同様である。従って、本実施の形態3においては、ショットキーバリアダイオードSBD3特有の構成要素を形成する工程を特筆し、上記実施の形態1と同様である他の工程に関しては、特筆しない限り詳しい説明を省略する。
はじめに、上記実施の形態1において、図14,図15を用いて説明した工程と同様の工程により、図15に示す構造を形成する。即ち、半導体基板1の主面に浅溝型の分離部2を形成する。
次に、図47に示すように、図16を用いて説明した工程と同様の工程により、素子用nウェルdnw,高耐圧用nウェルnw1,高耐圧用pウェルpw1を形成する。このとき、本実施の形態3においては、高耐圧用pウェルpw1を形成する工程によって、同時に、ダイオード領域RSBDにpウェル領域(第1ウェル領域)w1pを形成するものとする。
次に、図48に示すように、図17を用いて説明した工程と同様の工程により、中耐圧用nウェルnw2,高耐圧用n型ソース/ドレインnSDH,高耐圧用p型ソース/ドレインpSDHを形成する。また、高耐圧用p型ソース/ドレインpSDHを形成する工程によって、同時に、ダイオード領域RSBDにp型ウェル給電領域(第4半導体領域)pswを形成するものとする。p型ウェル給電領域pswは、図17におけるp型基板給電領域psbと同様にして形成される。
このとき、本実施の形態3においては、中耐圧用nウェルnw2を形成する工程、または、高耐圧用n型ソース/ドレインnSDHを形成する工程のいずれか一方、または、それら両方によって、同時に、ダイオード領域RSBDにn型カソード領域(第1半導体領域)nCa3を形成するものとする。
次に、図49に示すように、図18,図19を用いて説明した工程と同様の工程により、n型高耐圧用ゲート絶縁膜GIHn,p型高耐圧用ゲート絶縁膜GIHp,中耐圧用pウェルpw2,低耐圧用nウェルnw3,低耐圧用pウェルpw3を形成する。
このとき、本実施の形態3においては、中耐圧用pウェルpw2を形成する工程、または、低耐圧用pウェルpw3を形成する工程のいずれか一方によって、同時に、ダイオード領域RSBDに低濃度pウェル領域(第2ウェル領域)w2pを形成するものとする。
続く工程では、上記実施の形態1において、図20〜図29を用いて説明した方法と同様の工程を施すことで、本実施の形態3における、図50に示す構造の半導体装置を形成する。具体的には、半導体基板1の主面S1上に、低耐圧トランジスタQL,中耐圧トランジスタQM,および、高耐圧トランジスタQHを形成する。そして、同一の半導体基板1の主面S1上に、本実施の形態3において、図43を用いて説明した構造のショットキーバリアダイオードSBD3を形成する。更に、例えば第1配線層M1,第1ビアプラグVP1,および、層間絶縁膜IP2などからなる多層の配線層を形成する。
ここで、本実施の形態3において、ウェル給電用導体膜(第3導体膜)Ewおよびウェル給電コンタクトプラグ(第3導電部)CPwをダイオード領域RSBDに形成する工程は、上記実施の形態1において、それぞれ、図24を用いて説明した基板給電用導体膜Esおよび図25,図26を用いて説明した基板給電コンタクトプラグCPsと同様にして形成される。
以上のように、本実施の形態3において、図43を用いて説明した構成のショットキーバリアダイオードSBD3に関しても、他の電界効果トランジスタQL,QM,QHなどと同一の工程により、半導体基板1上に形成することができる。その際、本実施の形態3で例示したショットキーバリアダイオードSBD3において、上記実施の形態1で本発明者らが検討した例として示したショットキーバリアダイオードSBDaと比較して相違している構成である、低濃度pウェル領域w2pに関しても、新たな工程を導入することなく、形成することができた。従って、本実施の形態3で例示した半導体装置の製造方法によれば、歩留まりの低下、製造コストの上昇、新たな検査工程の導入を伴わない。結果として、半導体装置の信頼性を更に向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。