JP4527550B2

JP4527550B2 - ＳｉＣ半導体素子

Info

Publication number: JP4527550B2
Application number: JP2005002567A
Authority: JP
Inventors: 恒一西川; 雄介前山; 祐介福田; 正章清水; 弘明岩黒
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-01-07
Filing date: 2005-01-07
Publication date: 2010-08-18
Anticipated expiration: 2025-01-07
Also published as: JP2006190882A

Description

本発明は、逆方向電圧が印加された際にガードリング領域に電界が集中することによる素子破壊の発生の低減を図ったＳｉＣ半導体素子に関する。

ＳｉＣ（炭化珪素）は広いバンドギャップ、高い最大電界強度を持つため、シリコン半導体に対してシリーズ抵抗分を下げられる特色を持つ。このため、大電力、高耐圧の電力用デバイスへの応用が展開されている。特に、ショットキーバリアダイオード（ＳＢＤ）が期待されている。図１４は従来のショットキーバリアダイオードの断面構造を示している。以下、図中の各構造について説明する。

高濃度層２１は、高濃度のｎ型ＳｉＣからなる層であり、ＳｉＣ基板を構成している。高濃度層２１の一方の面に接して形成された低濃度層２２は、低濃度のｎ型ＳｉＣからなる層である。この低濃度層２２の表面には、ｐ型ＳｉＣからなる耐圧向上用のガードリング領域２３が形成されている。低濃度層２２およびガードリング領域２３の上には、これらの表面の一部を被覆し、低濃度層２２とショットキー接合を形成しているバリアメタル膜２４が設けられている。

バリアメタル膜２４の上にはパッド電極２５が形成されている。ガードリング領域２３および低濃度層２２の上には、パッド電極２５の周縁部を被覆するように、絶縁膜２６が形成されている。また、高濃度層２１の他方の面には、高濃度層２１とオーミック接合を形成しているオーミックメタル膜２７が設けられている。オーミックメタル膜２７の表面には、半田接続用の裏面電極２８が形成されている。

なお、特許文献１には、ショットキー電極の形成後に所定の温度および時間で熱処理を行うことにより、逆方向電圧印加時の漏れ電流の低減を図ったＳｉＣショットキーバリアダイオードが記載されている。
特開２０００−２３６０９９号公報

従来のＳｉＣにより形成されたショットキーバリアダイオード等の半導体素子は、シリコンによるものよりも逆方向サージ耐量が弱かった。これは、逆方向電圧が印加されたときに、ガードリング領域に電界が集中するからである。これは、大容量（大面積）の半導体素子ほど顕著になるので、逆方向電圧が大きければ、素子破壊に至ることも考えられる。したがって、大容量の半導体素子を製造する上で、この問題に対する何らかの対策が必要であった。

本発明は、上述した問題点に鑑みてなされたものであって、逆方向電圧が印加された場合の素子破壊の発生を低減することができるＳｉＣ半導体素子を提供することを目的とする。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型のＳｉＣからなる高濃度層と、該高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い第１導電型のＳｉＣからなる低濃度層と、該低濃度層の表面領域に形成された第２導電型のガードリング領域と、前記低濃度層において、前記ガードリング領域の近傍に形成された結晶欠陥領域と、前記低濃度層および前記ガードリング領域の一部を被覆し、前記低濃度層とショットキー接合を形成している金属からなるバリアメタル膜と、該バリアメタル膜上に形成された第１の電極膜と、前記高濃度層において、前記低濃度層が形成された表面と対向する表面上に形成された第２の電極膜とを具備することを特徴とするＳｉＣ半導体素子である。

請求項２に記載の発明は、第１導電型のＳｉＣからなる高濃度層と、該高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い第１導電型のＳｉＣからなる低濃度層と、該低濃度層の表面領域に形成された第２導電型の第１領域と、該第１領域の近傍に形成された結晶欠陥領域と、前記第１領域の表面に形成された、第１導電型のＳｉＣからなる第２領域と、該第２領域上に形成された第１の電極膜と、前記第１領域上に形成された第２の電極膜と、前記高濃度層において、前記低濃度層が形成された表面と対向する表面上に形成された第３の電極膜とを具備することを特徴とするＳｉＣ半導体素子である。

請求項３に記載の発明は、請求項２に記載のＳｉＣ半導体素子において、前記低濃度層の表面領域において、前記第１領域の外側に形成された第２導電型のガードリング領域を具備し、前記結晶欠陥領域は前記ガードリング領域の近傍に形成されていることを特徴とする。

請求項４に記載の発明は、第１導電型のＳｉＣからなる半導体層と、該半導体層の表面領域に形成された第２導電型のガードリング領域と、前記半導体層において、前記ガードリング領域の近傍に形成された結晶欠陥領域と、前記ガードリング領域に囲まれた前記半導体層の表面に形成された、第２導電型のＳｉＣからなる第１領域と、該第１領域の表面に形成された、第１導電型のＳｉＣからなる第２領域と、該第２領域上に形成された第１の電極膜と、前記半導体層において、前記第１領域が形成された表面と対向する表面上に形成された、第２導電型のＳｉＣからなる第３領域と、該第３領域上に形成された第２の電極膜とを具備することを特徴とするＳｉＣ半導体素子である。

請求項５に記載の発明は、請求項１または請求項３に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、前記ガードリング領域の近傍における前記低濃度層の表面に露出していることを特徴とする。

請求項６に記載の発明は、請求項１または請求項３に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、規定耐圧に相当する逆方向電圧が印加された場合に、前記ガードリング領域から前記低濃度層へ向かって伸びる空乏層に沿って形成されていることを特徴とする。

請求項７に記載の発明は、請求項４に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、前記ガードリング領域の近傍における前記半導体層の表面に露出していることを特徴とする。

請求項８に記載の発明は、請求項４に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、規定耐圧に相当する逆方向電圧が印加された場合に、前記ガードリング領域から前記半導体層へ向かって伸びる空乏層に沿って形成されていることを特徴とする。

請求項９に記載の発明は、請求項１、請求項３、請求項４のいずれかの項に記載のＳｉＣ半導体素子において、上面から見たときに、前記ガードリング領域が環状に形成されており、前記結晶欠陥領域が、前記環状に形成された前記ガードリング領域の内側面よりも外側の領域に形成されていることを特徴とする。

請求項１０に記載の発明は、請求項１〜請求項９のいずれかの項に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、Ａｒイオンの注入によって形成されていることを特徴とする。

請求項１１に記載の発明は、請求項１〜請求項９のいずれかの項に記載のＳｉＣ半導体素子において、前記結晶欠陥領域は、Ａｌイオンの注入によって形成されていることを特徴とする。

本発明によれば、耐圧向上用のガードリング領域の近傍に結晶欠陥領域を形成したので、逆方向電圧が印加された場合の素子破壊の発生を低減することができるという効果が得られる。

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の一実施形態によるＳｉＣショットキーバリアダイオードの断面構造を示す断面図である。以下、図中の各構造について説明する。高濃度層１１は、高濃度のｎ型ＳｉＣからなる層であり、ＳｉＣ基板を構成している。高濃度層１１の一方の表面に接して形成された低濃度層１２は、低濃度のｎ型ＳｉＣからなる層である。この低濃度層１２の表面には、ｐ型ＳｉＣからなる耐圧向上用のガードリング領域１３が形成されている。このガードリング領域１３は、ＳｉＣショットキーバリアダイオードを上面から見た場合に（図１において、低濃度層１２の主面に垂直な軸２００に沿った方向から見た場合に）、環状（リング状）に形成されている。

低濃度層１２およびガードリング領域１３の上には、これらの表面の一部を被覆し、低濃度層１２とショットキー接合を形成しているバリアメタル膜１４が設けられている。バリアメタル膜１４は、例えばＴｉ、Ｎｉ、Ｃｕ、Ｍｏ、Ｐｔのいずれかによって形成されている。バリアメタル膜１４の上にはパッド電極１５が形成されている。パッド電極１５は、例えばＡｌによって形成されている。ガードリング領域１３および低濃度層１２の上には、パッド電極１５の周縁部を被覆するように、絶縁および表面保護用の絶縁膜１６が形成されている。絶縁膜１６は、ＳｉＯ_２やＳｉ_３Ｎ_４、ポリイミドやこれらの堆積物によって形成されている。

また、高濃度層１１の他方の面には、高濃度層１１とオーミック接合を形成しているオーミックメタル膜１７が設けられている。オーミックメタル膜１７は、例えばＮｉとＳｉＣとの合金によって形成されている。オーミックメタル膜１７の表面には、半田接続用の裏面電極１８が形成されている。裏面電極１８は、例えばＴｉ、Ｎｉ、Ａｇをこの順に積層することにより形成される。

高濃度層１１の不純物濃度は、例えば１０^１９［ｃｍ^−３］である。低濃度層１２の不純物濃度は、例えば１０^１６［ｃｍ^−３］である。ガードリング領域１３の不純物濃度は、例えば２×１０^１７［ｃｍ^−３］である。

低濃度層１２において、ガードリング領域１３の近傍には、低濃度層１２の表面に露出するように結晶欠陥領域１９ａが形成されている。この結晶欠陥領域１９ａは、後述するように、例えばＡｒイオンを低濃度層１２に注入することにより形成される。裏面電極１８の電位がパッド電極１５の電位よりも高電位となるようにパッド電極１５に負電圧（逆方向電圧）が印加されると、図１に示されるように空乏層１００が広がる。逆方向電圧が所定の電圧（規定耐圧＋余裕の電圧）に達したときには、空乏層１００が広がる領域の外側に結晶欠陥領域１９ａが形成されている。結晶欠陥領域１９ａは低濃度層１２の表面に露出していなくてもよい。

ＳｉＣショットキーダイオードに逆方向電圧が印加され、その電圧が所定の電圧に達すると、電流が結晶欠陥領域１９ａ内を分散して流れるため、ガードリング領域１３の電界の集中が緩和され、素子破壊の発生を低減することができる。この結晶欠陥領域１９ａが広いほど電流が流れやすくなり、破壊耐量はより高くなる。

図２は、本実施形態によるＳｉＣショットキーバリアダイオードの上面図である。上面から見て、ガードリング領域１３は環状に形成されている。上面から見た場合のガードリング領域１３の形状は、バリアメタル膜１４およびパッド電極１５の上面形状に近い形状であることが望ましく、円環状、円に近い形状、多角形に近い形状（例えば本実施形態のような四角形に近い形状）等の閉じた幾何学的形状であることが望ましい。

なお、結晶欠陥領域１９ａが、環状に形成されたガードリング領域１３の内側面よりも内側の領域に形成されていると、ＳｉＣショットキーダイオードの動作特性に影響を及ぼすため、結晶欠陥領域１９ａは、ガードリング領域１３の内側面よりも外側の領域に形成されていることが望ましい。また、結晶欠陥領域１９ａは、規定耐圧に相当する逆方向電圧がＳｉＣショットキーバリアダイオードに印加された場合に、ガードリング領域１３から低濃度層１２へ向かって伸びる空乏層１００に沿うように形成されていることが望ましい。

図３は、本実施形態の変形例によるＳｉＣショットキーバリアダイオードの断面構造を示す断面図である。この変形例に係るＳｉＣショットキーバリアダイオードにおいては、ガードリング領域１３近傍の低濃度層１２の表面領域に結晶欠陥領域１９ｂが形成されている。

次に、本実施形態によるＳｉＣショットキーダイオードの製造方法について、図４〜図８を用いて説明する。シリーズ抵抗を下げるための低抵抗の高濃度層１１の表面に、耐圧を確保するのに必要な不純物濃度と厚さとを持つ高抵抗の低濃度層１２をエピタキシャル成長により形成する。続いて、フォトレジスト等をマスクとして、低濃度層１２の表面の所定領域にＡｌイオンあるいはＢイオンを注入し、熱処理を施してガードリング領域１３を形成する（図４（ａ））。

続いて、フォトレジスト等の膜３１を形成し（図４（ｂ））、これをマスクとしてＡｒイオン４１を高エネルギーで注入すると、ガードリング領域１３の下方に結晶欠陥領域１９ａが形成される（図４（ｃ））。続いて、膜３１を除去し（図５（ａ））、再度フォトレジスト等の膜３２を形成する（図５（ｂ））。膜３２をマスクとしてＡｒイオン４２を高エネルギーから中エネルギーまでの多段で注入すると、ガードリング領域１３に沿って結晶欠陥領域１９ａが伸びる（図５（ｃ））。

続いて、膜３２を除去し（図６（ａ））、再度フォトレジスト等の膜３３を形成する（図６（ｂ））。膜３３をマスクとしてＡｒイオン４３を低エネルギーで注入すると、低濃度層１２の表面領域にも結晶欠陥領域１９ａが形成される（図６（ｃ））。続いて、膜３３を除去し（図７（ａ））、電極材料である例えばＮｉを高濃度層１１の裏面に蒸着あるいはスパッタリングにより堆積し、高温で焼鈍することにより、Ｎｉとｎ^＋ＳｉＣとの合金であるオーミックメタル膜１７を形成する（図７（ｂ））。

続いて、電極材料である例えばＴｉを蒸着あるいはスパッタリングにより堆積し、パターニングを行ってバリアメタル膜１４を形成する。さらに、電極材料であるＡｌを蒸着あるいはスパッタリングにより堆積し、パターニングを行ってパッド電極１５を形成する（図７（ｃ））。続いて、ポリイミドを低濃度層１２およびパッド電極１５の表面に塗布し、パターニングを行って絶縁膜１６を形成する（図８（ａ））。そして、裏面のオーミックメタル膜１７の表面にＴｉ、Ｎｉ、およびＡｇを順に蒸着あるいはスパッタリングにより積層し、裏面電極１８を形成する（図８（ｂ））。

図３に示される結晶欠陥領域１９ｂを形成する場合には、フォトレジスト等のマスクパターンを低濃度層１２およびガードリング領域１３上に形成し、Ａｒイオンを低エネルギーで注入すればよい。図１に示される結晶欠陥領域１９ａを形成する場合には、複数回のＡｒイオンの注入が必要であるが、図３に示される結晶欠陥領域１９ｂを形成する場合には、１回のＡｒイオンの注入を行えばよいので、製造に必要な時間およびコストを低減することができる。素子破壊の発生をより低減するためには、図３に示される結晶欠陥領域１９ｂよりも図１に示される結晶欠陥領域１９ａの方が望ましい。なお、結晶欠陥領域１９ａおよび１９ｂは、Ａｒイオン以外のイオン（例えばＡｌイオン）を注入することにより形成してもよい。

上述した本実施形態によれば、ガードリング領域１３の近傍に結晶欠陥領域１９ａまたは１９ｂを形成することにより、所定の電圧以上の逆方向電圧が印加された際に流れる電流が結晶欠陥領域１９ａまたは１９ｂによって分散されるので、素子破壊の発生を低減することができる。

次に、本発明の他の実施形態について説明する。図９（ａ）は、結晶欠陥領域を備えた縦型のＢＪＴ（Bipolar Junction Transistor）の断面構造を示す断面構造図である。以下、図中の各構造について説明する。高濃度層５１は、高濃度のｎ型ＳｉＣからなる層であり、ＳｉＣ基板を構成している。高濃度層５１の一方の面に接して形成された低濃度層５２は、低濃度のｎ型ＳｉＣからなる層である。この低濃度層５２の表面には、ｐ型ＳｉＣからなるベース領域５３が形成されている。このベース領域５３は、ＢＪＴを上面から見た場合に、環状（リング状）に形成されている（図９（ｂ）参照）。また、ベース領域５３の表面領域には、高濃度のｐ型ＳｉＣからなる高濃度ベース領域５４が形成されている。ベース領域５３の近傍には、低濃度層５２の表面に露出するように結晶欠陥領域５５が形成されている。

また、ベース領域５３に囲まれた低濃度層５２の表面領域には、低濃度のｎ型ＳｉＣからなるエミッタ領域５６が形成され、このエミッタ領域５６の表面には、高濃度のｎ型ＳｉＣからなる高濃度エミッタ領域５７が形成されている。高濃度エミッタ領域５７の表面上には、例えばＴｉからなるオーミックメタル膜５８が形成され、オーミックメタル膜５８上に、例えばＡｌからなるエミッタ電極膜５９が形成されている。また、高濃度ベース領域５４上には、例えばＴｉからなるオーミックメタル膜６０が形成され、オーミックメタル膜６０上に、例えばＡｌからなるベース電極膜６１が形成されている。また、低濃度層５２の表面上には、エミッタ電極膜５９とベース電極膜６１の表面の一部を被覆するように絶縁および表面保護用の絶縁膜６２が形成されている。

また、高濃度層５１の他方の面には、高濃度層５１とオーミック接合を形成しているオーミックメタル膜６３が設けられている。オーミックメタル膜６３は、例えばＮｉとＳｉＣとの合金によって形成されている。オーミックメタル膜６３の表面には、コレクタ電極膜６４が形成されている。コレクタ電極膜６４は、例えばＴｉ、Ｎｉ、Ａｇをこの順に積層することにより形成される。上述したように、ＢＪＴが結晶欠陥領域５５を備えていることから、前述した実施形態と同様に、素子破壊の発生を低減することができる。

次に、本実施形態の変形例について説明する。図１０に示されるＢＪＴにおいては、ベース領域５３の外側に、ガードリング領域６５ａ〜６５ｃが形成されている。結晶欠陥領域５５は、ベース領域５３およびガードリング領域６５ａ〜６５ｃの近傍に形成されている。また、図１１に示されるＢＪＴにおいては、複数の結晶欠陥領域５５ａ〜５５ｄが分離して形成されている。図示されるように、ベース領域５３の直下に結晶欠陥領域５５ａが形成され、ガードリング領域６５ａの直下に結晶欠陥領域５５ｂが形成され、ガードリング領域６５ｂの直下に結晶欠陥領域５５ｃが形成され、ガードリング領域６５ｃの近傍および低濃度層５２の表面領域に結晶欠陥領域５５ｄが形成されている。また、図１２に示されるＢＪＴにおいては、ガードリング領域６５ａ〜６５ｃの近傍に結晶欠陥領域５５ｅおよび５５ｆが形成されている。図１１においては、結晶欠陥領域５５ａ〜５５ｄの分離形態はガードリング領域６５ａ〜６５ｃの分離形態と一致しているが、図１２においては、結晶欠陥領域は結晶欠陥領域５５ｅと結晶欠陥領域５５ｆとに分離して形成されているが、分離形態はガードリング領域６５ａ〜６５ｃの分離形態と一致していない。

次に、本発明の他の実施形態について説明する。図１３は、結晶欠陥領域を備えたサイリスタの断面構造を示す断面構造図である。以下、図中の各構造について説明する。第1のｎ型領域７１は、ｎ型ＳｉＣからなる層であり、ＳｉＣ基板を構成している。第1のｎ型領域７１の表面には、ｐ型ＳｉＣからなる耐圧向上用のガードリング領域７２が形成されている。このガードリング領域７２は、サイリスタを上面から見た場合に、環状（リング状）に形成されている。ガードリング領域７２の近傍には、第1のｎ型領域７１の表面に露出するように結晶欠陥領域７３が形成されている。

また、ガードリング領域７２に囲まれた第1のｎ型領域７１の表面領域には、ｐ型ＳｉＣからなる第１のｐ型領域７４が形成され、この第１のｐ型領域７４の表面には、ｎ型ＳｉＣからなる第２のｎ型領域７５が形成されている。この第２のｎ型領域７５上には、例えばＴｉ、Ｎｉ、Ａｇをこの順に積層することによって形成されたアノード電極膜７６が設けられている。ガードリング領域７２および結晶欠陥領域７３を含む第１のｎ型領域７１上には、アノード電極膜７６の表面の一部を被覆するように絶縁および表面保護用の絶縁膜７７および７８が形成されている。

また、第１のｎ型領域７１の他方の表面には、ｐ型ＳｉＣからなる第２のｐ型領域７９が形成されている。この第２のｐ型領域７９の表面には、第２のｐ型領域７９とオーミック接合を形成しているオーミックメタル膜８０が設けられている。オーミックメタル膜８０は、例えばＡｌによって形成されている。オーミックメタル膜８０の表面には、カソード電極膜８１が形成されている。カソード電極膜８１は、例えばＴｉ、Ｎｉ、Ａｇをこの順に積層することにより形成される。第２のｐ型領域７９を含む第１のｎ型領域７１の他方の表面上には、カソード電極膜８１の表面の一部を被覆するように絶縁および表面保護用の絶縁膜８２および８３が形成されている。上述したように、サイリスタが結晶欠陥領域７３を備えていることから、前述した実施形態と同様に、素子破壊の発生を低減することができる。

なお、上述した半導体素子以外にも、上記の結晶欠陥を有する構造をＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ等の半導体素子に形成してもよい。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の一実施形態によるＳｉＣショットキーバリアダイオードの断面構造を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの上面図である。同実施形態の変形例によるＳｉＣショットキーバリアダイオードの断面構造を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの製造工程を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの製造工程を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの製造工程を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの製造工程を示す断面図である。同実施形態によるＳｉＣショットキーバリアダイオードの製造工程を示す断面図である。本発明の他の実施形態によるＢＪＴの断面構造を示す断面図である。本発明の他の実施形態によるＢＪＴの断面構造を示す断面図である。本発明の他の実施形態によるＢＪＴの断面構造を示す断面図である。本発明の他の実施形態によるＢＪＴの断面構造を示す断面図である。本発明の他の実施形態によるサイリスタの断面構造を示す断面図である。従来のＳｉＣショットキーバリアダイオードの断面構造を示す断面図である。

符号の説明

１１，２１，５１・・・高濃度層、１２，２２，５２・・・低濃度層、１３，２３，５５，５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ，５５ｆ，７２・・・ガードリング領域、１４，２４・・・バリアメタル膜、１５，２５・・・パッド電極、１６，２６，６２，７７，７８，８２，８３・・・絶縁膜、１７，２７，６３，５８，６０，８０・・・オーミックメタル膜、１８，２８・・・裏面電極、１９ａ，１９ｂ，５４，７３・・・結晶欠陥領域、３１，３２，３３・・・膜、４１，４２，４３・・・Ａｒイオン、５３・・・ベース領域、５４・・・高濃度ベース領域、５６・・・エミッタ領域、５７・・・高濃度エミッタ領域、６１・・・ベース電極膜、６４・・・コレクタ電極膜、７１・・・第１のｎ型領域、７４・・・第１のｐ型領域、７５・・・第２のｎ型領域、７６・・・アノード電極膜、７９・・・第２のｐ型領域、８１・・・カソード電極膜、１００・・・空乏層、２００・・・軸。

Claims

第１導電型のＳｉＣからなる高濃度層と、
該高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い第１導電型のＳｉＣからなる低濃度層と、
該低濃度層の表面領域に形成された第２導電型のガードリング領域と、
前記低濃度層において、前記ガードリング領域の近傍に形成された結晶欠陥領域と、
前記低濃度層および前記ガードリング領域の一部を被覆し、前記低濃度層とショットキー接合を形成している金属からなるバリアメタル膜と、
該バリアメタル膜上に形成された第１の電極膜と、
前記高濃度層において、前記低濃度層が形成された表面と対向する表面上に形成された第２の電極膜と、
を具備することを特徴とするＳｉＣ半導体素子。
第１導電型のＳｉＣからなる高濃度層と、
該高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い第１導電型のＳｉＣからなる低濃度層と、
該低濃度層の表面領域に形成された第２導電型の第１領域と、
該第１領域の近傍に形成された結晶欠陥領域と、
前記第１領域の表面に形成された、第１導電型のＳｉＣからなる第２領域と、
該第２領域上に形成された第１の電極膜と、
前記第１領域上に形成された第２の電極膜と、
前記高濃度層において、前記低濃度層が形成された表面と対向する表面上に形成された第３の電極膜と、
を具備することを特徴とするＳｉＣ半導体素子。
前記低濃度層の表面領域において、前記第１領域の外側に形成された第２導電型のガードリング領域を具備し、前記結晶欠陥領域は前記ガードリング領域の近傍に形成されていることを特徴とする請求項２に記載のＳｉＣ半導体素子。
第１導電型のＳｉＣからなる半導体層と、
該半導体層の表面領域に形成された第２導電型のガードリング領域と、
前記半導体層において、前記ガードリング領域の近傍に形成された結晶欠陥領域と、
前記ガードリング領域に囲まれた前記半導体層の表面に形成された、第２導電型のＳｉＣからなる第１領域と、
該第１領域の表面に形成された、第１導電型のＳｉＣからなる第２領域と、
該第２領域上に形成された第１の電極膜と、
前記半導体層において、前記第１領域が形成された表面と対向する表面上に形成された、第２導電型のＳｉＣからなる第３領域と、
該第３領域上に形成された第２の電極膜と、
を具備することを特徴とするＳｉＣ半導体素子。
前記結晶欠陥領域は、前記ガードリング領域の近傍における前記低濃度層の表面に露出していることを特徴とする請求項１または請求項３に記載のＳｉＣ半導体素子。
前記結晶欠陥領域は、規定耐圧に相当する逆方向電圧が印加された場合に、前記ガードリング領域から前記低濃度層へ向かって伸びる空乏層に沿って形成されていることを特徴とする請求項１または請求項３に記載のＳｉＣ半導体素子。
前記結晶欠陥領域は、前記ガードリング領域の近傍における前記半導体層の表面に露出していることを特徴とする請求項４に記載のＳｉＣ半導体素子。
前記結晶欠陥領域は、規定耐圧に相当する逆方向電圧が印加された場合に、前記ガードリング領域から前記半導体層へ向かって伸びる空乏層に沿って形成されていることを特徴とする請求項４に記載のＳｉＣ半導体素子。
上面から見たときに、前記ガードリング領域が環状に形成されており、
前記結晶欠陥領域が、前記環状に形成された前記ガードリング領域の内側面よりも外側の領域に形成されている
ことを特徴とする請求項１、請求項３、請求項４のいずれかの項に記載のＳｉＣ半導体素子。
前記結晶欠陥領域は、Ａｒイオンの注入によって形成されていることを特徴とする請求項１〜請求項９のいずれかの項に記載のＳｉＣ半導体素子。
前記結晶欠陥領域は、Ａｌイオンの注入によって形成されていることを特徴とする請求項１〜請求項９のいずれかの項に記載のＳｉＣ半導体素子。