JP2003078142A

JP2003078142A - 半導体装置及びその製造方法

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Publication number: JP2003078142A
Application number: JP2001268919A
Authority: JP
Inventors: Toshinori Numata; 敏典沼田; Mitsuhiro Noguchi; 充宏野口; Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-05
Filing date: 2001-09-05
Publication date: 2003-03-14
Anticipated expiration: 2021-09-05
Also published as: JP3704072B2

Abstract

(57)【要約】【課題】可動イオンの侵入による素子特性劣化を確実
に防止し、小型で製造コストの低いＳＯＩ基板を用いた
半導体装置及びその製造方法を提供することを目的とす
る。【解決手段】支持基板（１）と、前記支持基板の上
に設けられた埋め込み絶縁層（２）と、前記埋め込み絶
縁層の上に設けられた半導体素子（３、５、６）と、前
記半導体素子を取り囲むように前記埋め込み絶縁層に設
けられたトレンチ（Ｔ）と、前記トレンチを埋め込み且
つ前記半導体素子の上を覆うように設けられた非晶質の
絶縁体からなるパッシベーション膜（８）と、を備えた
半導体装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ＳＯＩ（Silicon On
Insulator）基板に形成した半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】ＳＯＩすなわち埋め込み絶縁層の上に形
成された半導体層を用いて形成されたＭＩＳＦＥＴ（Me
tal-Insulator-Semiconductor Field Effect Transisto
r）は、ソース・ドレイン間の寄生容量を、バルク（bul
k）の半導体基板上に形成したＦＥＴより小さくするこ
とができることから、低消費電力デバイスあるいは高速
ＣＰＵなどの高速動作回路への応用が期待されている。

【０００３】しかし、ＭＩＳＦＥＴなどの素子を有する
半導体装置においては、ナトリウムイオン等のアルカリ
イオンや鉄、銅イオンなどの可動イオンが素子の特性に
悪影響を及ぼすため、それらの影響を受けないように保
護することが望ましい。

【０００４】ところが、ＳＯＩ基板を用いて半導体装置
を形成する場合、ウェーハをダイシングにより切り出し
てチップ化すると、チップの側面に埋め込み絶縁層が露
出する。そのため、露出した埋め込み絶縁層の端面から
可動イオンが侵入して、素子に影響を及ぼすことが懸念
される。さらにまた、埋め込み絶縁層からの可動イオン
の侵入は、従来のバルクシリコン基板を用いた半導体装
置で採用されている可動イオン侵入を防止する構造では
十分に防げないことも問題とされつつある。

【０００５】これに対して、特開平７−２２６４９２号
に開示されている半導体装置の場合、ＳＯＩ基板上に形
成された半導体素子の配置が、半導体チップの端面から
のイオン汚染による誤動作を防止しうる位置に規定され
ている。また、同公報においては、半導体チップの端面
と素子領域との間に、ナトリウム等の陽イオンが酸化膜
中を拡散してきたことを検出するセンサーを配置するこ
とで可動イオンによる誤動作の発生を未然に防ごうとす
る技術が開示されている。

【０００６】一方、特開２０００−２２３６８４号公報
に開示されている半導体デバイスの場合、チップのフィ
ールド領域におけるチップ周辺にコンタクト・トレンチ
をリング形状に形成して多結晶シリコンで埋め込むこと
により、ダイシングした後の汚染からチップを保護せん
としている。

【０００７】

【発明が解決しようとする課題】しかし、特開平７−２
２６４９２号公報に開示された半導体装置の場合、半導
体チップの端面から素子領域までの間に可動イオン侵入
を防止する領域を設けなければならず、その分だけチッ
プ面積を大きくする必要がある。例えば携帯情報端末な
どの用途において搭載するためにはさらなる小型化が要
求されているのに対して、このような従来構造では、小
型化が困難であり、対応することができない。

【０００８】さらに、半導体装置が使用される温度や雰
囲気などの条件によっては可動イオンの侵入・拡散が加
速されるため、このような侵入防止領域を設けたとして
も半導体装置のライフが短くなるなど、外的影響を受け
やすい点も問題である。

【０００９】一方、特開２０００−２２３６８４号公報
に開示された半導体デバイスの場合、コンタクト・トレ
ンチからなるガードリングを形成して多結晶シリコンで
埋め込むことにより保護せんとするが、そのガードリン
グの幅を縮小することが困難である。何故ならば、可動
イオンがガードリングを通過しないようにするために
は、埋め込み多結晶シリコンの粒径よりもガードリング
の幅が大きい必要があるからである。つまり、ガードリ
ングを埋め込む多結晶シリコンの粒径によってガードリ
ングの幅の最小値が制限され、さらなる縮小が困難であ
る。

【００１０】またさらに、特開２０００−２２３６８４
号公報に開示されているコンタクト・トレンチの製造方
法は、多くの製造工程を必要とする煩雑なものであり、
コストが増大する点も問題である。

【００１１】さらにまた、製造過程においてウェーハ表
面の平坦性が劣化しやすいため、層間絶縁膜の表面の凹
凸が増大して多層配線時に配線が断線することも懸念さ
れ、歩留まり低下を招く虞もある。

【００１２】本発明は、かかる課題の認識に基づいてな
されたものである。すなわち、その目的は、可動イオン
の侵入による素子特性劣化を確実に防止し、小型で製造
コストの低いＳＯＩ基板を用いた半導体装置及びその製
造方法を提供することにある。

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、支持基板と、前記支持基板
の上に設けられた絶縁層と、前記絶縁層の上に設けられ
た複数の半導体素子と、前記複数の半導体素子の周囲に
おいて、前記絶縁層の端部または端部近傍で前記絶縁層
に設けられたトレンチと、前記トレンチを埋め込み且つ
前記複数の半導体素子の上を覆うように設けられた非晶
質の絶縁体膜と、を備えたことを特徴とする。

【００１３】すなわち、半導体装置の端部となるダイシ
ングライン上あるいはその近傍において、半導体素子の
周囲にトレンチを形成し、非晶質の絶縁体膜で埋め込む
ことにより、絶縁層を介した可動イオンなどの不純物の
侵入を防ぐことができる。

【００１４】なお、ここで、トレンチは半導体素子の周
囲に連続的に形成することが望ましいが、必ずしも厳密
に連続的である必要はなく、半導体素子を取り囲むよう
に、不連続なトレンチを２重あるいは３重あるいはそれ
以上の略同心円状に設けて、非晶質の絶縁体膜で埋め込
んでもよい。

【００１５】ここで、「半導体素子」とは、半導体から
なる部分を有し、抵抗作用、容量作用、誘導作用、スイ
ッチング作用などの電気的な作用を奏する素子をいうも
のとする。具体的には、例えば、抵抗、コンデンサ、コ
イル、ダイオード、トランジスタ、サイリスタ、などを
包含する。また、メモリ素子のための電荷蓄積ウエルな
ども包含し、さらに、発光機能や受光機能を有するもの
も包含する。

【００１６】ここで、前記トレンチは、前記絶縁層を貫
通して前記支持基板の内部にまで達するものとすること
ができる。

【００１７】また、前記トレンチの内壁面に、前記非晶
質の絶縁体膜とは異なる絶縁物からなる層が設けられた
ものとすることができる。

【００１８】また、前記トレンチの下の前記支持基板に
不純物が導入された領域が形成されてなるものとするこ
とができる。

【００１９】また、前記トレンチの側壁に接することな
く前記非晶質の絶縁体膜を貫通して前記トレンチ底部に
おいて前記支持基板に接続された導電領域が設けられた
ものとすることができる。

【００２０】この場合に、この導電領域は、タングステ
ン（Ｗ）、タンタル（Ｔａ）、窒化チタニウム（ＴｉＮ
ｘ）、またはボロン（Ｂ）あるいはリン（Ｐ）を１０
^１８ｃｍ^−３以上添加した多結晶シリコンからなるも
のとすることができる。

【００２１】そして、この導電領域に対して、前記半導
体層の電圧ノードよりも正の電圧を印加することができ
る。

【００２２】また、前記支持基板は導電性基板からな
り、その前記半導体素子に対面した領域の電位を、前記
半導体素子の電圧ノードに対して負にすることができ
る。

【００２３】また、前記トレンチは、前記半導体装置の
端に設けられ、前記トレンチの底部が前記半導体装置の
端面と接するものとすることができる。

【００２４】または、本発明の半導体装置は、支持基板
と、前記支持基板の上に設けられた絶縁層と、前記絶縁
層の上に設けられた複数の半導体素子と、前記複数の半
導体素子の周囲において、前科絶縁層の端部または端部
近傍で前記絶縁層に設けられた欠陥領域と、前記欠陥領
域と前記複数の半導体素子の上を覆うように設けられた
非晶質の絶縁体膜と、を備え、前記欠陥領域は、不純物
を１０^１９ｃｍ^−３以上含有し前記絶縁層を貫通して
前記支持基板に達するように設けられた領域であること
を特徴とする。

【００２５】ここで、上述のいずれの半導体装置におい
ても、前記非晶質の絶縁体膜は、シリケートガラスまた
はシリコン酸化物からなり、且つ、リン（Ｐ）、ボロン
（Ｂ）、砒素（Ａｓ）及び窒素（Ｎ）からなる群より選
択された少なくとも１つの元素を１０^１９ｃｍ^−３以
上含有することを特徴とするものとすることができる。

【００２６】また、前記非晶質の絶縁体膜は、シリコン
窒化物またはシリコン・オキシナイトライドからなるこ
とを特徴とすることができる。

【００２７】一方、本発明の半導体装置の製造方法は、
支持基板と、前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた半導体層と、を有するウェ
ーハの一部を選択的にエッチングして、所定領域を取り
囲み且つ前記絶縁層を貫通して前記支持基板に達するト
レンチを形成する工程と、前記所定領域に、複数の半導
体素子を形成する工程と、前記トレンチを埋め込み且つ
前記所定領域を覆うように非晶質の絶縁体膜を形成する
工程と、を備えたことを特徴とする。

【００２８】ここで、前記非晶質の絶縁体膜の形成は、
堆積による工程によって形成することができる。

【００２９】また、前記非晶質の絶縁体膜の形成は、リ
ン（Ｐ）またはボロン（Ｂ）、ヒ素（Ａｓ）、あるいは
窒素（Ｎ）をイオン注入する工程を含むものとすること
ができる。

【００３０】一方、前記複数の半導体素子の少なくとも
いずれかは、ＭＩＳＦＥＴとすることができる。

【００３１】そして、前記ＭＩＳＦＥＴは、電気的にフ
ローティングになった電荷蓄積層を構成要素としたＭＩ
ＳＦＥＴを含むものとすることができる。

【００３２】また、前記ＭＩＳＦＥＴは、ＥＥＰＲＯＭ
からなるものとすることができる。

【００３３】または、前記ＭＩＳＦＥＴは、完全空乏型
ＭＩＳＦＥＴを含むものとすることができる。

【００３４】

【発明の実施の形態】以下、具体例を参照しつつ本発明
の実施の形態について詳細に説明する。

【００３５】図１は、本発明の実施形態にかかる半導体
装置の断面図である。同図は、ＳＯＩ基板上に形成した
半導体装置の端部付近の断面構造を例示し、符号Ｓで表
した側面が半導体チップの端面に相当する。

【００３６】その構造について説明すると、シリコンな
どからなる支持基板１の上に、酸化シリコンなどからな
る埋め込み絶縁層２が設けられ、この埋め込み絶縁層の
上には、半導体層３が設けられている。これら半導体層
３は、素子分離領域４により島状に分離され、それぞれ
の半導体層３を利用して電界効果トランジスタ（ＦＥ
Ｔ）が形成されている。すなわち、半導体層３には、チ
ャネル領域３ａとソース・ドレイン領域３ｂとが形成さ
れ、チャネル領域３ａの上にはゲート絶縁膜５を介して
ゲート電極６が設けられている。

【００３７】さて、埋め込み絶縁層２には、半導体装置
の端面Ｓの近くにおいて、支持基板１に達するトレンチ
Ｔが形成され、このトレンチＴを埋め込み、さらに半導
体素子の上を連続的に覆うように、パッシベーション膜
８が形成されている。このようにして、半導体装置の端
面Ｓの近傍において、半導体装置を取り囲むようにガー
ドリング７が形成されている。

【００３８】なお、後に図１９に関して説明するよう
に、ガードリング７は半導体装置を取り囲むように連続
的に形成することが望ましいが、本発明はこれに限定さ
れず、例えば、一部に不連続箇所を有するガードリング
を設けてもよい。

【００３９】パッシベーション膜８は、ドーパントとし
てボロン（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０
^１９ｃｍ^−３〜１０^２２ｃｍ^−３添加した、非晶質の絶
縁体材料からなる。その材料としては、具体的には、例
えば、シリケートガラス、シリコン窒化膜またはシリコ
ン・オキシナイトライド膜などを挙げることができる。

【００４０】リン（Ｐ）などを含有するこれら材料に
は、「リンゲッタリング」などと称されるゲッタリング
効果がある。すなわち、鉄（Ｆｅ）やナトリウム（Ｎ
ａ）、カリウム（Ｋ）などの不純物を捕獲する能力が通
常のシリコン酸化膜より高い。これは、これらボロン
（Ｂ）、リン（Ｐ）または砒素（Ａｓ）のドーパントを
添加したパッシベーション膜８において、不純物元素の
固溶限が増大するためであると考えられる。

【００４１】本発明の半導体装置においては、半導体装
置の端面Ｓの付近において、埋め込み絶縁層２を貫通す
るトレンチＴを設け、このようなドーパントを高濃度に
添加したパッシベーション膜８により埋め込んだガード
リング７を設けている。こうすることにより、半導体装
置の端面Ｓから埋め込み絶縁層２に侵入した、鉄（Ｆ
ｅ）やナトリウム（Ｎａ）、カリウム（Ｋ）などの不純
物は、ガードリング７の部分においてパッシベーション
膜８によって確実にゲッタリング（捕獲）される。つま
り、本発明によれば、不純物に対するゲッタリング作用
を有するドーパントを高濃度に添加したパッシベーショ
ン膜８により、埋め込み絶縁層２からのナトリウム（Ｎ
ａ）やカリウム（Ｋ）などの可動イオンのトランジスタ
領域への侵入を確実に防ぐことができる。

【００４２】また、本発明によれば、このようなパッシ
ベーション膜８によってトレンチＴを埋め込むと同時
に、半導体素子の上も一体的且つ連続的に覆って保護し
ている。つまり、ナトリウム（Ｎａ）やカリウム（Ｋ）
などの可動イオンに対して、半導体装置の端面Ｓからの
侵入のみならず、表面側からの侵入も確実に防ぐことが
できる。その結果として、内部に形成さけた半導体素子
は、外部からの可動イオン不純物の侵入から確実に保護
され、特性劣化や動作不良などの問題を解消することが
できる。

【００４３】さらにまた、本発明においては、パッシベ
ーション膜８を非晶質の材料により形成することによ
り、ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡
散が生じない。例えば、特開２０００−２２３６８４号
公報に開示されているような多結晶シリコンや結晶金属
のみでガードリングを形成した従来例では、多結晶の結
晶方位や結晶粒界に沿った金属拡散が生じやすく、ま
た、不純物拡散を確実に抑えるためには、最低でも結晶
粒径の数倍以上のガードリング幅を確保する必要があ
る。

【００４４】例えば、リン（Ｐ）を１０^２０ｃｍ^−３以
上ドープして、９００℃で６０分以上アニールしたシリ
コンの結晶粒は０．１μｍ以上に成長する。従って、ガ
ードリング幅を０．３μｍ以下とするような微細化は、
現実的には困難である。また、結晶粒径は熱履歴により
大きく変化するため、プロセス条件を変更するような場
合には、ガードリングの幅も再設計する必要がある。

【００４５】これに対して、本発明によれば、ガードリ
ング７を構成するパッシベーション膜８は非晶質の材料
により形成されているため、不純物の粒界拡散が生ずる
ことはなく、不純物の侵入を確実に防ぐことができる。
同時に、ガードリング７の幅Ｗを狭く形成することがで
きるので、半導体装置の全体のサイズを縮小することが
可能となる。

【００４６】また、本発明によれば、ガードリング７の
幅をプロセス熱変更によっても変更する必要はなく、容
易に実施することができる。さらに、多結晶シリコン膜
と異なり絶縁膜で形成されたパッシベーション膜８は、
その上に配線層を絶縁膜の厚膜化なしに配置することも
可能であり、配線に用いられる面積をより大きく確保す
ることができる。

【００４７】次に、本実施形態の半導体装置の製造方法
について説明する。

【００４８】図２は、本実施形態の半導体装置の製造方
法の要部を表す工程断面図である。

【００４９】まず、同図（ａ）に表したように、ＳＯＩ
基板の上に半導体素子を形成する。具体的には、例えば
シリコンからなる支持基板１と、例えば１ｎｍ〜１μｍ
の厚さからなる埋め込み絶縁層２と、例えば１ｎｍ〜１
μｍの厚さのシリコンからなるＳＯＩ層３で構成される
ＳＯＩ基板を用意する。そして、その表面に素子分離領
域４を形成し、ゲート絶縁膜５、ゲート電極６、そして
ソース・ドレイン領域７からなるＭＩＳＦＥＴを形成す
る。素子分離領域４の形成方法としては、例えばＳＴＩ
（Shallow Trench Isolation）法を用いると素子集積化
には有利であるが、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法により素子分離領域４を形成しても良い。

【００５０】次に、図２（ｂ）に表したように、トレン
チＴを形成する。具体的には、ウェーハ表面にレジスト
９を形成し、フォトリソグラフィとエッチングにより、
素子分離領域４と埋め込み絶縁層２の一部を支持基板１
までエッチングしてトレンチＴを形成する。

【００５１】次に、図２（ｃ）に表したように、パッシ
ベーション膜８を形成する。具体的には、ボロン
（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０^１９ｃｍ
^−３〜１０ ^２２ｃｍ^−３添加したシリケートガラス、ま
たはシリコン窒化膜やオキシナイトライド膜からなるパ
ッシベーション膜８を堆積する。この後、所定の配線工
程とダイシング工程を経て、図１の半導体装置が完成す
る。

【００５２】以上、本発明の実施の形態にかかる半導体
装置及びその製造方法について説明した。

【００５３】以下、本発明の具体例として半導体装置及
びその製造方法について説明する。なお、以下の図面に
ついては、図１乃至図２に関して前述したものと同様の
要素には同一の符号を付して詳細な説明は省略する。

【００５４】図３（ａ）及び（ｂ）は、本発明の第２及
び第３の具体例としての半導体装置の一部断面図であ
る。

【００５５】図３（ａ）に表した本具体例においては、
パッシベーション膜を堆積する前に、１ｎｍ〜１μｍの
ＴＥＯＳ（Tetra EthOxy Silane）膜１０を堆積する。
薄膜のＴＥＯＳ膜１０上に例えばリン酸化膜のパッシベ
ーション膜８が埋め込まれるので、可動イオンの素子領
域３への侵入を防止することができる。

【００５６】可動イオンの侵入をさらに防止するため
に、図３（ｂ）に表したように、ガードリング７の下
に、高不純物濃度領域１１を設けることができる。具体
的には、図２（ｂ）のトレンチ形成後、例えばリン
（Ｐ）やボロン（Ｂ）、ＢＦ_２、ヒ素（Ａｓ）などを１
０^１５ｃｍ^−２以上のドーズ量となるように注入して、
高不純物濃度領域１１を形成する。しかる後に、ＴＥＯ
Ｓ膜１０、パッシベーション膜８を堆積する。このよう
な高不純物濃度領域１１は、外部から侵入するナトリウ
ム（Ｎａ）などの可動イオンなどに対して、ゲッタリン
グ作用を有する。つまり、外来不純物を捕獲して半導体
装置内への侵入を防ぐ役割を有する。

【００５７】図４（ａ）及び（ｂ）は、本発明の第４及
び第５の具体例としての半導体装置の一部断面図であ
る。

【００５８】図４（ａ）に表した半導体装置の場合、パ
ッシベーション膜８を堆積する前に、１ｎｍ〜１μｍの
ＴＥＯＳ膜１０を堆積して、層厚１ｎｍ〜１μｍのシリ
コン窒化物やシリコン・オキシナイトライドからなる窒
化膜１２を堆積する。このような窒化膜１２は、ナトリ
ウム（Ｎａ）やカリウム（Ｋ）の透過をより確実に防止
することができる。

【００５９】また、図４の（ｂ）に表したように、ガー
ドリング７の下に、高不純物濃度領域１１を設けること
ができる。この場合も、具体的には、図２（ｂ）のトレ
ンチ形成後、例えばリン（Ｐ）やボロン（Ｂ）、Ｂ
Ｆ_２、ヒ素（Ａｓ）などを１０^１ ^５ｃｍ^−２以上のドー
ズ量となるように注入して、高不純物濃度領域１１を形
成する。しかる後に、ＴＥＯＳ膜１０、パッシベーショ
ン膜８を堆積する。このような高不純物濃度領域１１
は、外部から侵入するナトリウム（Ｎａ）などの可動イ
オンなどに対して、ゲッタリング作用を有する。つま
り、外来不純物を捕獲して半導体装置内への侵入を防ぐ
役割を有する。

【００６０】図５は、本発明の第６の具体例としての半
導体装置の一部断面図である。同図に表した半導体装置
の場合、ガードリング７が支持基板１の内部まで達する
ように形成されている。また、ガードリング７の部分に
おいて支持基板１に設けられたトレンチＴの内壁面に
は、シリコン酸化膜１３が形成されている。

【００６１】このように、支持基板１の内部まで達する
ガードリング７を形成すると、半導体装置の端面Ｓから
の可動イオンの侵入はさらに強固に防止される。すなわ
ち、半導体装置７の端面Ｓから埋め込み絶縁層２に侵入
した可動イオンの侵入経路としては、パッシベーション
膜８と支持基板１との界面が考えられる。これに対し
て、本具体例の如く、ガードリング７を支持基板１の内
部に達するように形成すると、界面に沿った侵入経路の
パスが長くなり、しかも、この経路には酸化シリコン膜
１３が形成されているため、支持基板１とパッシベーシ
ョン膜８との密着性が向上して可動イオンの侵入、拡散
をより強固に阻止することができる。

【００６２】図６は、図５に表した半導体装置の製造方
法の要部を表す工程断面図である。

【００６３】同図については、図２に関して前述したも
のと同様の要素、工程には、同一の符号を付して詳細な
説明は省略する。

【００６４】その工程の概略について説明すると、ま
ず、図６（ａ）に表したように、ＳＯＩ基板の半導体層
３を素子分離層４により島状に分離する。ここで形成す
る素子分離層としては、その一部に半導体層３を残して
形成した浅い素子分離層１４を形成することもできる。
このような浅い素子分離層１４は、半導体素子のボディ
の電位を制御したり、フィールドシールド（field shie
ld）に用いたりすることができる。そして、チャネル濃
度を調整するためのイオン注入を行うために、シリコン
酸化膜１５を形成し、フォトリソグラフィとイオン注入
により、それぞれのＭＩＳＦＥＴのために、所望のチャ
ネル不純物を添加する。

【００６５】次に、図６（ｂ）に表したように、レジス
ト９を形成し、フォトリソグラフィとエッチングによ
り、素子分離層４、埋め込み絶縁層２をエッチングす
る。このフォトレジストとエッチングの工程は、フォト
リソグラフィ工程においてマスク合わせのためなどに利
用する「バーニヤ」や「マーク」を見えるようにするた
めのエッチング工程としても用いることができる。この
ためにも、トレンチＴは、支持基板１もエッチングして
その内部に達するように形成することが望ましい。つま
り、トレンチＴは、チップ周辺、もしくは、可動イオン
侵入を防ぎたい領域を取り囲む領域に形成するととも
に、「バーニヤ」や「マーク」の部分にもエッチング形
成することができる。

【００６６】次に、図６（ｃ）に表したように、ＭＩＳ
ＦＥＴなどの半導体素子を形成する工程を実施する。こ
こで、半導体層３の表面を酸化させてゲート絶縁膜５を
形成する場合、トレンチＴの底部の支持基板１の内壁面
も同時に酸化させて膜厚が０．３ｎｍ〜１００ｎｍの薄
いシリコン酸化膜１３を同時に形成することも可能であ
る。

【００６７】そして、ボロン（Ｂ）、リン（Ｐ）または
砒素（Ａｓ）を１０^１９ｃｍ^−３〜１０^２２ｃｍ^−３添
加したシリケートガラス、またはシリコン窒化膜やオキ
シナイトライド膜からなるパッシベーション膜８を堆積
し、配線工程、ダイシング工程を経て、図５の半導体装
置が完成する。

【００６８】図５の半導体装置によると、支持基板１に
達するガードリング７を設けることにより、素子領域へ
の可動イオンの侵入をさらに強固に防止することができ
る。さらに、図６に例示した製造方法によると、従来の
フォトリソグラフィ工程の回数を増やすことなく、可動
イオンの保護機能を付加することが可能となる。

【００６９】図７は、本発明の第７の具体例としての半
導体装置の一部断面図である。同図に表した半導体装置
の場合、ガードリング７の下の支持基板１の部分に高不
純物濃度領域１１がさらに形成されている。高不純物濃
度領域１１は、図６（ｂ）に表した工程において、トレ
ンチＴを形成した後で、例えばリン（Ｐ）やボロン
（Ｂ）、ＢＦ_２、ヒ素（Ａｓ）などを１０^１５ｃｍ^−２
以上のドーズ量で注入することにより形成することがで
きる。あるいは、図６（ｃ）に表した工程において、Ｍ
ＩＳＦＥＴのソース・ドレイン領域３ｂを形成するため
のイオン注入の時、もしくは、ゲート電極６として多結
晶シリコンを用いた場合に、この多結晶シリコンへのイ
オン注入時に同時にトレンチＴの領域へイオン注入する
ことにより形成しても良い。

【００７０】図８は、本発明の第８の具体例としての半
導体装置の一部断面図である。同図に表した半導体装置
の場合、ガードリング７を形成するためのトレンチＴの
部分は第１のパッシベーション膜１６により先に埋め込
まれ、その後に表面側に第２のパッシベーション膜８が
形成される。これら第１及び第２のパッシベーション膜
１６、８は、形成後は一体となり、可動イオンの侵入を
確実に阻止することができる。

【００７１】図９は、図８に表した半導体装置の製造方
法の要部を表す工程断面図である。同図については、図
２あるいは図６に関して前述したものと同様の要素、工
程については同一の符号を付して詳細な説明は省略す
る。

【００７２】この工程の要部について概説すると、ま
ず、図９（ａ）に表したように、ＳＯＩ基板の半導体層
３を素子分離層４により島状に分離する。素子分離層４
の形成には、前述したようにＳＴＩ法やＬＯＣＯＳ法な
どを用いることができる。

【００７３】そして、チャネル領域３ａのキャリア濃度
を調整するためのイオン注入を行うため、シリコン酸化
膜１５を形成し、フォトリソグラフィとイオン注入によ
り、各ＭＩＳＦＥＴ領域に所望のチャネル不純物を添加
する。

【００７４】次に、図９（ｂ）に表したように、ウェー
ハ表面に１０ｎｍ〜１μｍの厚さのシリコン窒化膜から
なる保護膜１７を堆積する。さらに、レジスト９を形成
し、フォトレジストとエッチングにより、シリコン窒化
膜１７、素子分離層４、埋め込み絶縁層２、支持基板１
をエッチングしてトレンチＴを形成する。このフォトレ
ジストとエッチングの工程は、前述したように、「バー
ニヤ」や「マーク」を見えるようにするため工程と兼ね
ることができる。

【００７５】次に、図９（ｃ）に表したように、ボロン
（Ｂ）、リン（Ｐ）または砒素（Ａｓ）を１０^１９ｃｍ
^−３〜１０^２２ｃｍ^−３添加したシリケートガラス、ま
たはシリコン窒化膜やオキシナイトライド膜からなる第
１のパッシベーション膜１６を堆積してトレンチＴを埋
め込み、さらにウェーハ表面を平坦化する。

【００７６】その後、ＭＩＳＦＥＴなどの半導体素子を
形成し、さらに、その上に、ボロン（Ｂ））、リン
（Ｐ）または砒素（Ａｓ）を１０^１９ｃｍ^−３〜１０
^２２ｃｍ⁻ ^３添加したシリケートガラス、またはシリコ
ン窒化膜やオキシナイトライド膜からなる第２のパッシ
ベーション膜８をウェーハ表面に堆積し、配線工程、ダ
イシング工程を経て、図８の半導体装置が完成する。

【００７７】本具体例の半導体装置においても、支持基
板１に内部に達するガードリング７を設けることによ
り、素子領域（半導体層３）への可動イオンの侵入をよ
り強固に防止することができる。

【００７８】さらに、図９に例示した製造方法によれ
ば、ガードリング７へのパッシベーション膜の埋め込み
を２回に分け、トレンチＴを形成した直後に第１のパッ
シベーション膜１６により埋め込みを実施するので、ト
レンチＴの内部の汚染を防ぐことができる。すなわち、
トレンチＴの形成後に、半導体素子の形成などのプロセ
スに晒すと、その内壁面に不純物が付着したり、表面が
変質する可能性がある。このような不純物や表面の変成
層は、パッシベーション膜との密着性を損ね、可動イオ
ンの侵入を容易にする虞もある。

【００７９】これに対して、本具体例によれば、トレン
チＴを形成後に、直ちに第１のパッシベーション膜１６
により埋め込んでしまうので、このような問題が生ずる
虞はない。また、第１のパッシベーション膜１６の上に
同様の材質の第２のパッシベーション膜８を堆積する
と、両者は、密着して一体となり、「継ぎ目」は実質的
に消失する。従って、両者の接合面から可動イオンが侵
入しやすくなる、といった新たな問題が生ずる虞もな
い。

【００８０】また、本具体例においても、従来のフォト
リソグラフィ工程の回数を増やすことなく、ガードリン
グ７を形成して可動イオンの保護機能を付加することが
可能となる。

【００８１】図１０は、図９に表した製造方法を応用し
たもうひとつの半導体装置の要部断面構造を表す模式図
である。すなわち、同図に表した半導体装置において
は、図９の製造方法を応用することにより、第１のパッ
シベーション膜１６の上に、材質の異なる第２のパッシ
ベーション膜８ｂを堆積している。このように第１のパ
ッシベーション膜１６と第２のパッシベーション膜８ｂ
の材質を変えることにより、可動イオンの侵入を防ぎつ
つ配線間容量を低減することが可能となる。例えば、第
１のパッシベーション膜１６の材料として前述したよう
な各種の非晶質材料を用いることにより、素子領域３へ
のアルカリイオンや鉄（Ｆｅ）イオン、銅（Ｃｕ）イオ
ンなどの可動イオンの侵入を防ぐことができる。一方、
第２のパッシベーション膜８ｂの材料として、誘電率が
低い絶縁体などを用いると、配線間の寄生容量を下げる
ことができ、半導体装置の配線遅延を抑制できるので、
動作特性を向上させることができる。第１のパッシベー
ション膜１６の材料としては、例えば、ボロン（Ｂ）、
リン（Ｐ）または砒素（Ａｓ）を１０^１９ｃｍ^−３〜１
０^２２ｃｍ^−３添加したシリケートガラス、またはシリ
コン窒化物やシリコン・オキシナイトライドなどを挙げ
ることができる。一方、この場合の第２のパッシベーシ
ョン膜８ｂの材料としては、ＳｉＢＮやＳｉＯＢＮなど
の無機系材料、あるいはＢＣＢ（divinyl siloxane bis
-benzocyclobutne）ポリマーなどの有機系材料を挙げる
ことができる。図１１（ａ）は、本発明の第９の具体
例としての半導体装置の要部断面構造を表す模式図であ
る。同図についても、図１乃至図９に関して前述したも
のと同様の要素には同一の符号を付して詳細な説明は省
略する。

【００８２】本具体例の場合、支持基板１に接するよう
に設けられたガードリング７を構成するパッシベーショ
ン膜８の中に、導電領域１８が設けられている。導電領
域１８は、例えば、タングステン（Ｗ）、タンタル（Ｔ
ａ）、窒化チタニウム（ＴｉＮｘ）、多結晶シリコン
（Ｓｉ）などにより形成することができる。多結晶シリ
コンの場合、ボロン（Ｂ）あるいはリン（Ｐ）を１０
^１８ｃｍ^−３以上添加するとよい。このような導電領域
１８は、支持基板１に対する電気的なコンタクトとして
利用することができる。すなわち、支持基板１の電位を
任意に調節するための電極として利用できる。

【００８３】また、導電領域１８の形成工程は、半導体
素子のゲート６、ソース・ドレイン領域３ｂへのコンタ
クト形成時に同時に実施することが可能である。

【００８４】図１１（ｂ）は、図１１（ａ）の導電領域
１８付近を上方から眺めた平面透視図である。このよう
に、導電領域１８をパッシベーション膜８により取り囲
むことにより、導電領域１８を介した可動イオンの侵入
を防ぐことができる。つまり、導電領域１８は、上述し
たような多結晶の金属や半導体などにより形成すること
が多いため、可動イオンの粒界拡散が生じやすい。これ
に対して、図１１（ｂ）に表したように、その周囲をパ
ッシベーション膜８により取り囲んでいるので、ナトリ
ウム（Ｎａ）やカリウム（Ｋ）、銅（Ｃｕ）や鉄（Ｆ
ｅ）などの拡散侵入を防ぐことができる。

【００８５】図１２は、本発明の第１０の具体例として
の半導体装置の要部断面構造を表す模式図である。同図
についても、図１乃至図１１に関して前述したものと同
様の要素には同一の符号を付して詳細な説明は省略す
る。

【００８６】本具体例においては、前述した第９具体例
の構造に対して、さらに、支持基板１に導電領域２３が
設けられている。導電領域２３は、コンタクトとなる導
電領域１８から半導体素子の下部まで延設されている。
このような導電領域２３は、例えばフォトリソグラフィ
と、半導体層３及び埋め込み絶縁層２を貫通するイオン
注入により支持基板１の表面付近に不純物を添加するこ
とにより形成できる。

【００８７】導電領域２３に対して、半導体素子の領域
（半導体層３）の電圧ノードに対して負の電位を印加す
ることにより、ナトリウム（Ｎａ）やカリウム（Ｋ）な
どの陽イオンが半導体素子の領域へ侵入するのを防止す
ることが可能である。導電領域１８は、このように支持
基板１に電位を印加するためのコンタクトとして作用す
る。

【００８８】図１３（ａ）は、本発明の第１１の具体例
としての半導体装置の要部断面構造を表す模式図であ
る。同図についても、図１乃至図１２に関して前述した
ものと同様の要素には同一の符号を付して詳細な説明は
省略する。

【００８９】本具体例においては、第１のパッシベーシ
ョン膜１６と第２のパッシベーション膜８とが別々に形
成され、また、導電領域１８とコンタクト１９も別々に
形成されている。この構造は、例えば、図９（ｃ）に表
した工程において、第１のパッシベーション膜１６を形
成するときに、導電領域１８も埋め込んで形成すること
ができる。さらに、第２のパッシベーション膜８の形成
後に、ゲート電極６、ソース・ドレイン領域７、そして
導電領域１８へのコンタクト１９を形成すればよい。

【００９０】図１３（ｂ）は、導電領域１８の周辺を上
方から眺めた平面透視図である。

【００９１】導電領域１８は、チップ周辺、または可動
イオン侵入を防ぎたい領域の周囲を取り囲むように形成
することが可能である。また、この場合に、導電領域１
８とコンタクト１９に、半導体層３の電圧ノードよりも
正の電圧を印加することにより、ナトリウム（Ｎａ）や
カリウム（Ｋ）などの陽イオンの侵入を防止する効果を
得ることが可能である。つまり、チップの周囲を取り囲
むように設けられた導電領域１８に正の電位を印加する
ことにより、外部からの陽イオンに対して反発力を作用
させて侵入を積極的に阻止することができる。

【００９２】図１４は、本発明の第１２の具体例として
の半導体装置の要部断面構造を表す模式図である。同図
についても、図１乃至図１３に関して前述したものと同
様の要素には同一の符号を付して詳細な説明は省略す
る。

【００９３】本具体例においては、半導体装置の端面Ｓ
の近傍において、チップの周囲を取り囲むように欠陥領
域２０が設けられている。欠陥領域２０は、埋め込み絶
縁層２を貫通して支持基板１に達するように形成され、
不純物に対するゲッタリング作用を有する。つまり、欠
陥領域２０は、外部からの可動イオンなどの侵入を防ぐ
ガードリングとして作用する。

【００９４】図１５は、本具体例の半導体装置の製造方
法の要部を表す工程断面図である。

【００９５】まず、図１５（ａ）に表したように、ＳＯ
Ｉ基板の表面に素子分離層４を形成して、半導体層３を
島状に分離する。

【００９６】次に、図１５（ｂ）に表したように、チッ
プ周辺もしくは一部の素子領域の周囲において、埋め込
み絶縁層２に不純物を導入して欠陥領域２０を形成す
る。具体的には、レジスト９を形成し、フォトリソグラ
フィとイオン注入により、例えばリン（Ｐ）やボロン
（Ｂ）、ＢＦ_２、ヒ素（Ａｓ）、窒素（Ｎ）などの不純
物を導入する。不純物の添加量としては、埋め込み絶縁
層２の中で１０^１９ｃｍ⁻ ^３以上となるようし、素子分
離層４と埋め込み絶縁層２を貫通して支持基板１に達す
るように導入することが望ましい。欠陥を形成して不純
物ゲッタリング能力を向上させるためには、５０ｅＶ〜
１ＭｅＶの範囲内のエネルギーで、１０^１５ｃｍ^−２以
上のドーズ量で注入することが望ましい。

【００９７】次に、図１５（ｃ）に表したように、半導
体層３の上にＭＩＳＦＥＴ等の半導体素子を形成する。
そして、例えば、ボロン（Ｂ）、リン（Ｐ）または砒素
（Ａｓ）を１０^１９ｃｍ^−３〜１０^２２ｃｍ^−３添加し
たシリケートガラス、またはシリコン窒化膜やオキシナ
イトライド膜からなるパッシベーション膜８を０．０１
〜１０μｍの範囲の厚さで堆積し、配線工程、ダイシン
グ工程を経て、図１４の半導体装置が完成する。

【００９８】イオン打ち込みなどによって形成された欠
陥領域２０には、鉄（Ｆｅ）や銅（Ｃｕ）をゲッタリン
グする能力がある。これは、例えば、「シリコン＝結晶
成長とウェーハ加工」（培風館、アドバンスドエレクト
ロニクスシリーズ、１９９４年発行、ｐ．２３９）にも
説明されている。さらに、リン酸化物には、リンゲッタ
リングとして良く知られているように、鉄（Ｆｅ）、ナ
トリウム（Ｎａ）やカリウム（Ｋ）を、不純物添加して
いないシリコン酸化膜よりも大量に捕獲する作用があ
る。これは、リン酸化物においては、金属の固溶限が増
大してゲッタリング能力が高くなるからである。

【００９９】よって、本具体例の半導体装置は、不純物
が高濃度添加された欠陥領域２０により、埋め込み絶縁
層からのナトリウム（Ｎａ）やカリウム（Ｋ），また
は、鉄（Ｆｅ）や銅（Ｃｕ）などの可動イオンの素子領
域（半導体層３）への侵入が防がれる。また、このよう
な欠陥領域２０においては、鉄（Ｆｅ）や銅（Ｃｕ）、
ナトリウム（Ｎａ）やカリウム（Ｋ）などの粒界拡散は
生じないから、結晶粒径によるサイズの制限は生じな
い。つまり、欠陥領域２０は、非晶質の材料により構成
されているので、その幅Ｗを狭くすることができる。

【０１００】前述したように、特開２０００−２２３６
８４号公報に記載されている半導体デバイスなどの従来
例の場合、多結晶シリコンや結晶金属のみでガードリン
グを形成しているので、多結晶の結晶方位や結晶粒界に
沿った金属拡散が生じるため、不純物拡散を有効に抑え
るためには、結晶粒幅の数倍にガードリングの幅を確保
する必要がある。

【０１０１】これに対して、本具体例においても、ガー
ドリング７を非晶質の膜により構成できるので、ガード
リングをプロセス熱変更によっても変更する必要はな
く、容易に実施することができる。さらに、多結晶シリ
コン膜と異なり、絶縁膜で形成されているため、その上
に配線層を絶縁膜の厚膜化なしに配置することも可能で
あり、より配線に用いられる面積を大きく確保すること
ができる。

【０１０２】ここで、本具体例において、欠陥領域２０
に注入する不純物としては、リン（Ｐ）やヒ素（Ａｓ）
のみならず、例えば窒素（Ｎ）でもよい。この場合のド
ーズ量としては１０^１６ｃｍ^−２から１０^２１ｃｍ^−２
の間となるようにする。この場合、欠陥領域２０はオキ
シナイトライド膜やシリコン窒化膜などに変質するた
め、やはりナトリウム（Ｎａ）やカリウム（Ｋ）を素子
領域３へ透過させない効果を得ることができる。

【０１０３】図１６は、本発明の第１３の具体例として
の半導体装置の要部断面構造を表す模式図である。同図
についても、図１乃至図１５に関して前述したものと同
様の要素には同一の符号を付して詳細な説明は省略す
る。

【０１０４】本具体例においては、半導体装置の端面Ｓ
の付近に設けるガードリング７として、欠陥領域２０と
パッシベーション膜８とを積層させた構成を採用してい
る。このようにしても、外部からの不純物イオンの侵入
を防ぐことができる。

【０１０５】図１７は、本具体例の半導体装置の製造方
法の要部を表す工程断面図である。

【０１０６】その要部について概説すると、まず、図１
７（ａ）に表したように、ＳＯＩ基板の表面に素子分離
層４を形成して、半導体層３を島状に分離する。ここで
も、素子分離は、その一部に半導体層３を残して形成し
た素子分離層１４としてもよく、ボディ（半導体層３）
の電位を制御したり、フィールドシールドに用いたりす
ることができる。

【０１０７】そして、半導体層３のチャネル濃度を調整
するためのイオン注入を行うため、シリコン酸化膜１５
を形成し、フォトリソグラフィとイオン注入により、そ
れぞれのＭＩＳＦＥＴのために所望のチャネル不純物を
添加する。

【０１０８】次に、フォトリソグラフィとエッチングに
より、素子分離４の一部をエッチングしてトレンチＴを
形成する。このフォトレジストとエッチングの工程も、
「バーニヤ」や「マーク」を見えるようにするための工
程と兼ねることができる。

【０１０９】トレンチＴはガードリング７の一部を構成
するものであるから、バーニヤやマークの他、チップの
周辺、もしくは、可動イオン侵入を防ぎたい領域を取り
囲むように形成する。

【０１１０】次に、図１７（ｂ）に表したように、イオ
ン注入により、不純物を高濃度添加して欠陥領域２０を
形成する。不純物としては、例えばリン（Ｐ）やボロン
（Ｂ）、ＢＦ_２、ヒ素（Ａｓ）、窒素（Ｎ）などを用い
ることができ、不純物添加量としては、埋め込み絶縁層
２の中で１０^１９ｃｍ^−３以上となるようし、埋め込み
絶縁層２を貫通するように導入することが望ましい。こ
こでも、欠陥を形成して不純物ゲッタリング能力を向上
させるためには、５０ｅＶ〜１ＭｅＶの範囲内のエネル
ギーで、１０^１５ｃｍ^−２以上のドーズ量で注入するこ
とが望ましい。

【０１１１】次に、図１７（ｃ）に表したように、ＭＩ
ＳＦＥＴを形成する工程を行う。

【０１１２】そして、ボロン（Ｂ）、リン（Ｐ）または
砒素（Ａｓ）を１０^１９ｃｍ^−３〜１０^２２ｃｍ^−３添
加したシリケートガラス、またはシリコン窒化膜やオキ
シナイトライド膜からなるパッシベーション膜８を堆積
し、配線工程、ダイシング工程を経て、図１６の半導体
装置が完成する。

【０１１３】本具体例によっても、欠陥領域２０とパッ
シベーション膜８との積層構造のガードリング７を設け
ることにより、素子領域への可動イオンの侵入を防止す
ることができる。さらに、図１７に表した製造方法によ
れば、従来のフォトリソグラフィ工程の回数を増やすこ
となく、可動イオンの保護機能を付加することが可能と
なる。

【０１１４】なお、本具体例においても、図１１乃至図
１３に表したような、導電流域１８やコンタクト１９を
付加することが可能であり、これらに関する同様の作用
効果を得ることができる。

【０１１５】図１８は、本発明の第１４の具体例として
の半導体装置の要部断面構造を表す模式図である。同図
についても、図１乃至図１７に関して前述したものと同
様の要素には同一の符号を付して詳細な説明は省略す
る。

【０１１６】本具体例においては、ガードリングとなる
半導体層２２とそれに接した埋め込み絶縁層２の領域
に、選択的にイオン注入して、不純物を高濃度添加した
欠陥領域２０が設けられている。

【０１１７】欠陥領域２０を形成するための不純物に
は、ここでも、例えばリン（Ｐ）やボロン（Ｂ）、ＢＦ
_２、ヒ素（Ａｓ）、窒素（Ｎ）などが用いられ、不純物
添加量としては、埋め込み絶縁層２の中で１０^１９ｃｍ
^−３以上となるようにし、半導体層２２と埋め込み絶縁
層２を貫通して支持基板１に達するように形成すること
が望ましい。また、前述したように、欠陥を形成して不
純物ゲッタリング能力を向上させるためには、５０ｅＶ
〜１ＭｅＶの範囲内のエネルギーで、１０^１５ｃｍ^−２
以上のドーズで注入することが望ましい。

【０１１８】ガードリング７の一部を構成する半導体層
２２には、これまでに開示されているバルクシリコン基
板で用いられているガードリングを形成してもよい。

【０１１９】本具体例によれば、欠陥領域２０、半導体
層２２からなるガードリング７によって素子領域（半導
体層３）への可動イオンの侵入を防ぐことが可能であ
る。また、半導体層２２を貫通する、高いドーズ量のイ
オン注入のため、ガードリング７の領域は非晶質化する
ので、可動イオンのゲッタリング能力が向上する。同時
に、粒界拡散が生ずる虞もない。なお、非晶質化した半
導体領域２２は、酸化工程により、半導体領域３より酸
化が進むため薄膜化が促進されることがある。

【０１２０】本具体例の半導体装置は、従来の製造工程
に対して、選択的にイオン注入する工程を加えるだけ
で、可動イオンによる汚染を防ぐことが可能なので、バ
ルクシリコン基板で使われてきた技術、素子のレイアウ
トをそのまま採用することができ、これまでのＬＳＩ設
計を引き継ぐことが容易であるという利点も有する。

【０１２１】図１９は、本発明の第１５の具体例として
の半導体装置の平面構成を例示する平面透視図である。
同図についても、図１乃至図１８に関して前述したもの
と同様の要素には同一の符号を付して詳細な説明は省略
する。

【０１２２】すなわち、図１９は、本発明による半導体
装置のチップの平面構成を例示する。複数の半導体領域
３が形成され、これら半導体領域への可動イオンの侵入
を防ぐために、チップの周囲を取り囲んで、ガードリン
グ７が形成される。ここで、ガードリング７は、第１乃
至第１４の具体例として前述したいずれかの構成を有す
る。

【０１２３】このように、半導体装置の全体を取り囲む
ようにガードリング７を設けることにより、半導体装置
の内部全体を可動イオンなどの侵入から保護することが
できる。

【０１２４】なお、図１９においてはガードリング７が
連続的に形成された場合を例示したが、本発明はこれに
は限定されず、例えば、ガードリング７の一部に不連続
箇所があってもよい。例えば、不連続を有するガードリ
ングが２重あるいは３重以上の略同心円状に形成され、
それぞれのガードリングの不連続箇所が互いにずれてい
るようにすれば、不連続箇所を介した不純物の侵入を阻
止することが可能である。

【０１２５】図２０は、本発明の第１６の具体例として
の半導体装置の平面構成を例示する平面透視図である。
同図についても、図１乃至図１９に関して前述したもの
と同様の要素には同一の符号を付して詳細な説明は省略
する。

【０１２６】すなわち、本具体例においても、半導体装
置には複数の半導体領域３が形成され、これら半導体領
域への可動イオンの侵入を防ぐために、装置全体の周囲
を取り囲んで、ガードリング７が設けられている。

【０１２７】但し、本具体例においては、ガードリング
７はチップ端面Ｓに露出するように形成されており、さ
らなるチップ面積の縮小を実現している。

【０１２８】図２１は、本発明の第１７の具体例として
の半導体装置の平面構成を例示する平面透視図である。
同図についても、図１乃至図２０に関して前述したもの
と同様の要素には同一の符号を付して詳細な説明は省略
する。

【０１２９】すなわち、本具体例においても、半導体装
置には複数の半導体領域３が形成され、これら半導体領
域への可動イオンの侵入を防ぐために、装置全体の周囲
を取り囲んで、ガードリング７が設けられている。

【０１３０】さらに、ガードリング７の中には、支持基
板１に接する導電領域１８が設けられており、基板電位
１に任意の電位を印加可能としている。そして、図１１
乃至図１２に関して前述したように、導電領域１８に所
定の電位を印加することにより、支持基板１の電位を任
意に固定し、且つ可動イオンなどの侵入の防止の効果を
さらに高くすることができる。

【０１３１】図２２は、本発明の第１８の具体例として
の半導体装置の平面構成を例示する平面透視図である。
同図についても、図１乃至図２１に関して前述したもの
と同様の要素には同一の符号を付して詳細な説明は省略
する。

【０１３２】すなわち、本具体例においても、半導体装
置には複数の半導体領域３が形成され、これら半導体領
域への可動イオンの侵入を防ぐために、装置全体の周囲
を取り囲んで、ガードリング７が設けられている。

【０１３３】さらに、ガードリング７の中には、図１３
に関して前述したように、支持基板１に接する導電領域
１８が設けられており、その導電領域１８に接続された
コンタクト１９が設けられている。そして、図１３に関
して前述したように、コンタクト１９に所定の電位を印
加することにより、支持基板１の電位を任意に固定し、
且つ可動イオンなどの侵入の防止の効果をさらに高くす
ることができる。

【０１３４】図２３は、本発明の第１９の具体例として
の半導体装置の平面構成を例示する平面透視図である。
同図についても、図１乃至図２２に関して前述したもの
と同様の要素には同一の符号を付して詳細な説明は省略
する。

【０１３５】すなわち、本具体例においても、半導体装
置には複数の半導体領域３が形成されている。そして、
これら半導体チップ中の一部の半導体領域への可動イオ
ンの侵入を防ぐために、その周囲を取り囲んでガードリ
ング７が設けられている。

【０１３６】本具体例は、ガードリング７の形成による
素子面積の損失を最小限にするために効果があるレイア
ウトである。また、メモリー・ロジック混載素子のよう
な、機能の異なる素子を形成した時に、メモリーの誤動
作を防ぐために選択的に可動イオン侵入を防ぐ構造とし
たような場合に用いることができる。

【０１３７】また、本具体例においても、図１１乃至図
１３に関して前述したような導電領域１８やコンタクト
１９をガードリング７に設けることにより、同様の作用
効果を得ることができる。

【０１３８】以上、具体例を例示しつつ本発明の実施の
形態について説明した。しかし、本発明は、上述した各
具体例に限定されるものではない。

【０１３９】例えば、ゲート絶縁膜５には、シリコン酸
化膜厚換算で１ｎｍ〜１μｍ程度の熱酸化膜による酸化
膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素
（Ｏ）を注入して酸化膜を形成する方法を用いてもよい
し、シリコン酸化膜を堆積する方法、シリコン窒化膜を
堆積する方法、またはこれらを組み合わせた方法をでも
よい。

【０１４０】また、シリコンをシリコン酸化膜やシリコ
ン窒化膜に変換するこれらの方法以外に、例えば酸素イ
オンを堆積したシリコンに注入する方法や、堆積したシ
リコンを酸化する方法を用いてもかまわない。

【０１４１】また、これらの絶縁膜に、シリコン窒化
膜、その他タンタル酸化膜、チタン酸化膜、チタン酸ス
トロンチウムやチタン酸バリウム、チタン酸ジルコニウ
ム鉛、ジルコニウム酸化膜やジルコニウムシリケートな
どの強誘電体膜、常誘電体膜の単層膜またはそれらの複
合膜を用いることもできる。

【０１４２】また、素子分離としては、トレンチ分離に
よる素子分離や、ＬＯＣＯＳ素子分離膜や、リセス型
（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法、またはフ
ィールドシールド分離を用いても良いし、これらを組み
合わせてもよい。

【０１４３】さらに、ゲート電極６は、多結晶シリコン
以外の単結晶シリコン、ポーラス（多孔質）シリコン、
アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ガ
リウム砒素（ＧａＡｓ）などの半導体材料や、タングス
テン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフ
ニウム（Ｈｆ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パ
ラジウム（Ｐｄ）などの金属あるいはそれらのシリサイ
ドを用いることもできる。さらに、これらの積層構造と
しても良い。

【０１４４】

【発明の効果】以上詳述したように、本発明によれば、
以下に示す可動イオン侵入を防いだ、ＳＯＩ基板を用い
た半導体装置を実現することが可能である。

【０１４５】可動イオン侵入を防止する領域の幅が狭く
なったことにより、素子の小型化が可能である。さら
に、チップ端面に可動イオン侵入の防止領域を形成する
ことが可能なので、より小型化することが可能である。

【０１４６】また、不純物を高濃度化した絶縁体領域
を、１×１０^１６ｃｍ^−２以上の高いドーズ量でイオン
注入して形成すると、損傷領域が形成されるため、可動
イオンや、重金属のゲッタリング能力がさらに向上す
る。

【０１４７】本発明による半導体装置は、低製造コスト
で実現することが可能である。また、多層配線におけ
る、パッシベーション膜の平坦性の劣化が小さく、歩留
まりの低下も抑制される。

【図面の簡単な説明】

【図１】本発明の実施形態にかかる半導体装置の断面図
である。

【図２】本実施形態の半導体装置の製造方法の要部を表
す工程断面図である。

【図３】（ａ）及び（ｂ）は、それぞれ本発明の第２及
び第３の具体例としての半導体装置の一部断面図であ
る。

【図４】（ａ）及び（ｂ）は、それぞれ本発明の第４及
び第５の具体例としての半導体装置の一部断面図であ
る。

【図５】本発明の第６の具体例としての半導体装置の一
部断面図である。

【図６】図５に表した半導体装置の製造方法の要部を表
す工程断面図である。

【図７】本発明の第７の具体例としての半導体装置の一
部断面図である。

【図８】本発明の第８の具体例としての半導体装置の一
部断面図である。

【図９】図８に表した半導体装置の製造方法の要部を表
す工程断面図である。

【図１０】図９に表した製造方法を応用したもうひとつ
の半導体装置の要部断面構造を表す模式図である。

【図１１】（ａ）は、本発明の第９の具体例としての半
導体装置の要部断面構造を表す模式図であり、（ｂ）
は、（ａ）の導電領域１８付近を上方から眺めた平面透
視図である。

【図１２】本発明の第１０の具体例としての半導体装置
の要部断面構造を表す模式図である。

【図１３】（ａ）は、本発明の第１１の具体例としての
半導体装置の要部断面構造を表す模式図であり、（ｂ）
は、導電領域１８の周辺を上方から眺めた平面透視図で
ある。

【図１４】本発明の第１２の具体例としての半導体装置
の要部断面構造を表す模式図である。

【図１５】本発明の第１２具体例の半導体装置の製造方
法の要部を表す工程断面図である。

【図１６】本発明の第１３の具体例としての半導体装置
の要部断面構造を表す模式図である。

【図１７】本発明の第１３具体例の半導体装置の製造方
法の要部を表す工程断面図である。

【図１８】本発明の第１４の具体例としての半導体装置
の要部断面構造を表す模式図である。

【図１９】本発明の第１５の具体例としての半導体装置
の平面構成を例示する平面透視図である。

【図２０】本発明の第１６の具体例としての半導体装置
の平面構成を例示する平面透視図である。

【図２１】本発明の第１７の具体例としての半導体装置
の平面構成を例示する平面透視図である。

【図２２】本発明の第１８の具体例としての半導体装置
の平面構成を例示する平面透視図である。

【図２３】本発明の第１９の具体例としての半導体装置
の平面構成を例示する平面透視図である。

【符号の説明】

１支持基板２埋め込み絶縁層３半導体層３ａチャネル領域３ｂソース・ドレイン領域４素子分離層５ゲート絶縁膜６ゲート電極７ガードリング８、８ｂパッシベーション膜９レジスト１０ＴＥＯＳ膜１１高不純物濃度領域１２シリコン窒化膜１３シリコン酸化膜１４素子分離領域１５シリコン酸化膜１６第２のパッシベーション膜（埋め込みパッシベー
ション領域）１７シリコン窒化膜１８導電領域１９コンタクト２０欠陥領域２１イオン注入２２半導体層２３導電領域Ｓ端面Ｔトレンチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者高木信一神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F032 AA01 AA13 AA34 AA45 AA46 AA49 AA54 CA17 DA02 5F110 AA30 CC02 DD05 DD13 DD22 EE02 EE04 EE08 EE09 FF01 FF02 FF03 FF23 FF27 GG02 GG25 NN02 NN22 NN24 NN27 NN62 NN65 NN66 QQ19 QQ28

Claims

【特許請求の範囲】

【請求項１】支持基板と、前記支持基板の上に設けられ
た絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子の周囲において、前記絶縁層の端
部または端部近傍で前記絶縁層に設けられたトレンチ
と、前記トレンチを埋め込み且つ前記複数の半導体素子の上
を覆うように設けられた非晶質の絶縁体膜と、を備えたことを特徴とする半導体装置。
【請求項２】前記トレンチは、前記絶縁層を貫通して前
記支持基板の内部にまで達することを特徴とする請求項
１記載の半導体装置。
【請求項３】前記トレンチの内壁面に、前記非晶質の絶
縁体膜とは異なる絶縁物からなる層が設けられたことを
特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記トレンチの下の前記支持基板に不純物
が導入された領域が形成されてなることを特徴とする請
求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】前記トレンチの側壁に接することなく前記
非晶質の絶縁体膜を貫通して前記トレンチ底部において
前記支持基板に接続された導電領域が設けられたことを
特徴とする請求項１〜４のいずれか１つに記載の半導体
装置。
【請求項６】前記トレンチは、前記半導体装置の端に設
けられ、前記トレンチの底部が前記半導体装置の端面と
接することを特徴とする請求項１〜５のいずれか１つに
記載の半導体装置。
【請求項７】支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた複数の半導体素子と、前記複数の半導体素子の周囲において、前記絶縁層の端
部または端部近傍で前記絶縁層に設けられた欠陥領域
と、前記欠陥領域と前記複数の半導体素子の上を覆うように
設けられた非晶質の絶縁体膜と、を備え、前記欠陥領域は、不純物を１０^１９ｃｍ^−３以上含有
し前記絶縁層を貫通して前記支持基板に達するように設
けられた領域であることを特徴とする半導体装置。
【請求項８】前記非晶質の絶縁体膜は、シリケートガラ
スまたはシリコン酸化物からなり、且つ、リン（Ｐ）、
ボロン（Ｂ）、砒素（Ａｓ）及び窒素（Ｎ）からなる群
より選択された少なくとも１つの元素を１０^１９ｃｍ
^−３以上含有することを特徴とする請求項１〜７のい
ずれか１つに記載の半導体装置。
【請求項９】前記非晶質の絶縁体膜は、シリコン窒化物
またはシリコン・オキシナイトライドからなることを特
徴とする請求項１〜８のいずれか１つに記載の半導体装
置。
【請求項１０】支持基板と、前記支持基板の上に設けら
れた絶縁層と、前記絶縁層の上に設けられた半導体層
と、を有するウェーハの一部を選択的にエッチングし
て、所定領域の周囲において、前記絶縁層の端部または
端部近傍で前記絶縁層を貫通して前記支持基板に達する
トレンチを形成する工程と、前記所定領域に、複数の半導体素子を形成する工程と、前記トレンチを埋め込み且つ前記所定領域を覆うように
非晶質の絶縁体膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。