KR19980031106A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 제 1 반도체기판, 제 1 절연막, 제 2 반도체기판의 적층구조를 갖는 에스.오.아이. (Silicon On Insulator, 이하에서 SOI라 함) 소자에 불순물 접합영역과 이에 접합되는 도전층을 콘택시키는 반도체소자의 제조방법에 있어서, 상기 제 2 반도체기판 상부에 워드라인을 형성하고 상기 제 2 반도체기판에 불순물을 주입하여 기본 접합영역을 형성한 다음, 상기 워드라인 측벽에 제 2 절연막 스페이서를 형성하고 전체표면상부를 평탄화시키는 제 3 절연막을 소정두께 형성한 다음, 상기 제 1 절연막을 노출시키는 비트라인 콘택홀을 형성하고 상기 비트라인 콘택홀을 매립하는 비트라인을 형성한 다음, 전체표면상부를 평탄화시키는 제 4 절연막을 형성하고 상기 제 1 절연막을 노출시키는 저장전극콘택홀을 형성한 다음, 상기 저장전극콘택홀을 매립하는 저장전극을 형성하고 상기 저장전극의 표면을 평탄화시키는 평탄화공정을 실시하는 공정으로 공정을 단순화시키고 소오스/드레인 접합영역과 콘택을 정확하고 안정되게 형성할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 SOI소자 제조공정시 소오스/드레인 접합영역과 콘택의 형성공정을 동시에 실시함으로써 공정을 단순화시키고 소오스/드레인 접합영역과 콘택을 확실하게 형성할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
상기 SOI소자는 반도체기판위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 실제 사용되는 반도체기판 예를 들어 단결정 실리콘층을 형성하고, 상기 단결정 실리콘층의 상부에 반도체소자를 제조하는 방법으로 소자의 분리 기술이 용이하고, 소자의 전기적인 특성이 우수하여 널리 연구되고 있다.
일반적으로, 벌크(bulk) 모스전계효과 트랜지스터(metal oxide semconduct field effect transistor, 이하 MOSFET라 한다.)는 게이트, 소오스, 드레인, 반도체기판의 4-터미널(terminal)구조인데 비하여, SOI 구조의 MOSFET는 반도체기판에 대한 콘택 및 관련배선에 대한 연결이 필요없기 때문에 게이트, 소오스, 드레인의 3-터미널 구조를 가져 칩(chip)의 크기를 소형화 할 수 있다.
또한, CMOS를 구현하는데 있어 웰을 형성하지 않으며, 각각의 MOSFET의 활성영역이 서로 절연되어 있기 때문에 래치-업(latch up)을 방지할 수 있다.
그리고, 얇은 실리콘박막에 제작되는 SOI소자는 소오스/드레인 접합이 필름두께 전체에 형성되므로, 소오스/드레인의 면 접합 용량(area junction capacitance)이 거의 없고, 페리미터(perimeter)에 의한 접합용량만이 존재한다. 따라서, SOI소자는 벌크 MOSFET에 비해 고속, 저전력 특성을 갖는다.
그 밖에도, 상기 SOI소자는 전체적인 아이.씨.칩(IC chip)의 회로적 요소와 CMOS회로의 래치-업 사이에서 발생되는 캐패시터 커플링(capacitive coupling)을 감소시키며, 칩 크기 감소 및 패킹밀도 증가로 전체적인 회로의 동작속도를 증가시키고 기생 캐패시턴스와 칩 크기를 감소시키는 특성을 가진다.
또한, 상기 SOI소자는 핫일렉트론(Hot electron)효과감소, 숏채널 효과(Short channel effect)감소 등과 같은 장점을 가지고 있다.
일반적으로, 상기 SOI소자는 두 웨이퍼를 붙인 후 하나의 웨이퍼를 얇게 만드는 비.이(Bond Etch, 이하에서 BE라 함)법과, 반도체기판 상부에 산소 임플란트(oxigen implasted)후 열처리에 의해 베리드 산화막(buried oxide)과 실리콘막을 형성하는 시목스(Separation By IMplated Oxygen, 이하에서 SIMOX라 함)법이 사용되고 있다.
종래 기술에 따른 SOI소자 중 LOCOS구조를 갖는 SOI소자의 제조방법을 설명하면 다음과 같다.
먼저, 제 1 반도체기판 상부에 제 1 산화막을 형성하고, 상기 산화막의 상부에 제 2 반도체기판을 형성한다.
그리고, 상기 제 2 반도체기판 상부에 패드산화막과 질화막을 소정두께 각각 형성한다.
그 다음에, 소자분리마스크를 이용한 식각공정으로 상기 제 2 반도체기판을 노출시키고 상기 노출된 제 2 반도체기판을 열산화시켜 소자분리절연막을 형성한다.
그리고, 상기 질화막과 패드산화막을 제거하고, 상기 제 2 반도체기판의 활성영역에 게이트산화막과 다결정실리콘막을 소정두께 증착한 다음, 게이트전극용 마스크를 이용한 식각공정으로 상기 다결정실리콘막과 게이트산화막을 식각하여 게이트전극을 형성한다.
그 다음에, 상기 게이트전극을 마스크로 하여 상기 제 2 반도체기판에 고농도의 불순물 이온을 주입함으로써 소오스/드레인 접합영역을 형성하고, 상기 게이트전극의 측벽에 절연막 스페이서를 형성한다.
그리고, 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하고 콘택마스크를 이용하여 상기 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성한 다음, 상기 소오스/드레인 접합영역에 접속되는 도전배선을 형성한다.
그러나, 상기와 같은 SOI소자의 제조방법은 소오스/드레인 접합영역을 형성하고, 상기 소오스/드레인 접합영역을 노출시키는 콘택홀 형성공정을 실시하여야 하기 때문에 고집적화된 반도체소자에서 이들의 공정을 잘못되는 경우에 있어서, 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소오스/드레인 접합영역의 제 2 반도체기판을 콘택식각공정시 식각하고 이를 포함한 콘택홀에 도전층을 매립함으로써 콘택공정의 안정성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따라 SOI공정을 이용한 반도체소자의 제조방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
11 : 제 1 반도체기판13 : 산화막
15 : 제 2 반도체기판17 : 워드라인
19 : 제 2 절연막21 : 제 3 절연막
23 : 비트라인 콘택홀25 : 비트라인
27 : 제 4 절연막29 : 제 1 불순물 접합영역
31 : 저장전극 콘택홀33 : 저장전극
35 : 제 2 불순물 접합영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
제 1 반도체기판, 제 1 절연막, 제 2 반도체기판의 적층구조를 갖는 SOI소자에 불순물 접합영역과 이에 접합되는 도전층을 콘택시키는 반도체소자의 제조방법에 있어서,
상기 제 2 반도체기판 상부에 워드라인을 형성하는 공정과,
상기 제 2 반도체기판에 불순물을 주입하여 기본 접합영역을 형성하는 공정과,
상기 워드라인 측벽에 제 2 절연막 스페이서를 형성하는 공정과,
전체표면상부를 평탄화시키는 제 3 절연막을 소정두께 형성하는 공정과,
상기 제 1 절연막을 노출시키는 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 매립하는 비트라인을 형성하는 공정과,
전체표면상부를 평탄화시키는 제 4 절연막을 형성하는 공정과,
상기 제 1 절연막을 노출시키는 저장전극콘택홀을 형성하는 공정과,
상기 저장전극콘택홀을 매립하는 저장전극을 형성하는 공정과,
상기 저장전극의 표면을 평탄화시키는 평탄화공정을 실시하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 제 1 반도체기판(11) 상부에 산화막(13)을 소정두께 형성하고 상기 제 1 절연막인 산화막(13) 상부에 제 2 반도체기판(15)을 형성함으로써 SOI 기판을 형성한다.
그리고, 상기 SOI 기판 상부에 워드라인(17)을 형성하고, 전체표면상부에 제 2 절연막(19)을 소정두께 형성한다.(도 1a)
그 다음에, 상기 제 2 절연막(19)을 이방성식각하여 상기 워드라인(17)의 측벽에 제 2 절연막(19) 스페이서를 형성한다.
그리고, 전체표면상부에 기본적으로 접합을 위한 이온주입공정을 실시하고 상기 제 2 절연막(19) 스페이서와 식각선택비 차이가 큰 제 3 절연막(21)을 소정두께 증착하여 평탄화시킨다. (도 1b)
그 다음에, 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제 1 절연막인 산화막(13)을 노출시키는 비트라인 콘택홀(23)을 형성한다.
그리고, 상기 비트라인 콘택홀(23)을 형성하는 매립하는 비트라인(25)을 형성한다.(도 1c)
그 다음에, 전체표면상부를 평탄화시키는 제 4 절연막(27)을 형성한다. 여기서, 상기 제 4 절연막(27)은 BPSG절연막으로 평탄화를 위한 열공정을 수반한다. 이때, 상기 열공정시 상기 비트라인(25)에 함유되어 있는 불순물이 상기 제 2 반도체기판(15)으로 일정부분 확산되어 제 1 불순물 접합영역(29)이 형성된다.
그리고, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제 1 반도체기판(15)을 노출시키는 저장전극콘택홀(31)을 형성하고, 상기 저장전극콘택홀(31)을 매립하는 저장전극(33)을 형성한다.
이때, 상기 저장전극(33)과 상기 비트라인(25)은 상기 제 2 반도체기판(15)과 타입(type)이 다른 불순물이 주입된 도전층으로 형성한다. (도 1d)
그 다음에, 후속공정시 실시되는 열공정시 상기 저장전극(33)에 함유되어 있는 불순물이 상기 제 2 반도체기판(15)에 일정부분 확산되어 제 2 불순물 접합영역(35)을 형성한다.
본 발명의 실시예에서 상기 제 2 반도체기판(15)의 식각된 부분을 매립하는 도전층, 즉 비트라인(25)이나 저장전극(33)은 소오스/드레인 접합영역을 대신한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, SOI구조를 갖는 반도체소자에 있어서, 기본적인 불순물 이온주입공정 후에 소오스/드레인 접합영역의 제 2 반도체기판을 식각한 다음, 이를 도전층으로 매립하고 후속공정에서 열공정을 실시함으로써 다수의 불순물을 함유하는 도전층과 상기 다수의 불순물 중 일부가 열공정으로 확산되어 형성하는 제 1, 2 불순물 접합영역으로 불순물 접합영역을 형성하는 동시에 안전한 콘택을 형성할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (3)

  1. 제 1 반도체기판, 제 1 절연막, 제 2 반도체기판의 적층구조를 갖는 SOI소자에 불순물 접합영역과 이에 접합되는 도전층을 콘택시키는 반도체소자의 제조방법에 있어서,
    상기 제 2 반도체기판 상부에 워드라인을 형성하는 공정과,
    상기 제 2 반도체기판에 불순물을 주입하여 기본 접합영역을 형성하는 공정과,
    상기 워드라인 측벽에 제 2 절연막 스페이서를 형성하는 공정과,
    전체표면상부를 평탄화시키는 제 3 절연막을 소정두께 형성하는 공정과,
    상기 제 1 절연막을 노출시키는 비트라인 콘택홀을 형성하는 공정과,
    상기 비트라인 콘택홀을 매립하는 비트라인을 형성하는 공정과,
    전체표면상부를 평탄화시키는 제 4 절연막을 형성하는 공정과,
    상기 제 1 절연막을 노출시키는 저장전극콘택홀을 형성하는 공정과,
    상기 저장전극콘택홀을 매립하는 저장전극을 형성하는 공정과,
    상기 저장전극의 표면을 평탄화시키는 평탄화공정을 실시하는 공정을 포함하는 반도체소자의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 3 절연막은 상기 제 2 절연막과 식각선택비 차이가 큰 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 청구항 1에 있어서,
    상기 저장전극과 비트라인은 상기 제 2 반도체기판과 타입이 다른 불순물을 함유하는 도전층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100364798B1 (ko) * 2000-04-03 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치 제조 방법

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