JP2010109296A - 半導体装置 - Google Patents
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Abstract
【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上のＮ型の半導体層２、半導体層２の表面の、Ｐ型の第１拡散層４及び、この第１拡散層４と互いに離間し、かつ、第１拡散層４を囲む、Ｐ型の第２拡散層４から成る第１ソース領域及び第１ドレイン領域、第１拡散層４の表面のＰ型の第３拡散層５、第２拡散層４の表面のＰ型の第４拡散層７、第２拡散層４の表面と半導体層２の表面とをまたぎ、第４拡散層７と電気的に接続された、Ｎ型の第５拡散層８、第１ソース領域及び第１ドレイン領域及び半導体層２上の第１ゲート電極１０、第１ゲート電極１０と容量接続されているドレイン電極１３、ドレイン電極１３と第３拡散層５とを電気的に接続する配線１２，１５を含む、半導体装置を構成する。
【選択図】図１
【解決手段】Ｎ型基板１上のＮ型の半導体層２、半導体層２の表面の、Ｐ型の第１拡散層４及び、この第１拡散層４と互いに離間し、かつ、第１拡散層４を囲む、Ｐ型の第２拡散層４から成る第１ソース領域及び第１ドレイン領域、第１拡散層４の表面のＰ型の第３拡散層５、第２拡散層４の表面のＰ型の第４拡散層７、第２拡散層４の表面と半導体層２の表面とをまたぎ、第４拡散層７と電気的に接続された、Ｎ型の第５拡散層８、第１ソース領域及び第１ドレイン領域及び半導体層２上の第１ゲート電極１０、第１ゲート電極１０と容量接続されているドレイン電極１３、ドレイン電極１３と第３拡散層５とを電気的に接続する配線１２，１５を含む、半導体装置を構成する。
【選択図】図１
Description
本発明は、半導体装置に係わり、特に高耐圧が要求されるダイオードやトランジスタを有する半導体装置に係わる。
高耐圧パワーエレクトロニクスアプリケーション用途の高耐圧パワーデバイスとして、縦型ＰＮダイオード及び縦型ＤＭＯＳＦＥＴ（二重拡散電界効果型トランジスタ）が、一般的に知られている。
縦型ＤＭＯＳＦＥＴは、縦方向のドリフト領域の厚さ（深さ）及び不純物濃度によって、高耐圧を確保している。
縦型ＤＭＯＳＦＥＴは、縦方向のドリフト領域の厚さ（深さ）及び不純物濃度によって、高耐圧を確保している。
また、縦型ＰＮダイオード及び縦型ＤＭＯＳＦＥＴにおいて、さらに、素子の高い耐圧と低いオン抵抗とを両立するデバイス構造として、いわゆるスーパージャンクション構造がある。
このスーパージャンクション構造では、通常、ドリフト領域とピラー領域とが交互に繰返し形成されている（例えば、特許文献１参照。）
このスーパージャンクション構造では、通常、ドリフト領域とピラー領域とが交互に繰返し形成されている（例えば、特許文献１参照。）
スーパージャンクション構造の縦型ＰＮダイオードの一例の断面図を、図７に示す。
図７に示すように、Ｎ＋基板５１上に、Ｎ−のエピタキシャル層５２が形成され、このエピタキシャル層５２内に、柱状のＰ−のピラー領域５３が形成されている。このＰ−のピラー領域５３が形成されている部分以外の、残ったＮ−のエピタキシャル層５２を、ドリフト領域と呼んでいる。
ピラー領域５３の上には、エピタキシャル層５２の表面までＰ型のボディ領域５４が形成されており、このＰ型のボディ領域５４は、ピラー領域５３よりも広い幅で形成されている。
ボディ領域５４の中央の表面には、Ｐ型の電位取り出し領域（ＰＳＤ）５５が形成されている。各ボディ領域５４のＰ型の電位取り出し領域（ＰＳＤ）５５が配線で接続されて、アノード６２となっている。これに対して、基板５１側が、カソード６１となっている。
図７に示すように、Ｎ＋基板５１上に、Ｎ−のエピタキシャル層５２が形成され、このエピタキシャル層５２内に、柱状のＰ−のピラー領域５３が形成されている。このＰ−のピラー領域５３が形成されている部分以外の、残ったＮ−のエピタキシャル層５２を、ドリフト領域と呼んでいる。
ピラー領域５３の上には、エピタキシャル層５２の表面までＰ型のボディ領域５４が形成されており、このＰ型のボディ領域５４は、ピラー領域５３よりも広い幅で形成されている。
ボディ領域５４の中央の表面には、Ｐ型の電位取り出し領域（ＰＳＤ）５５が形成されている。各ボディ領域５４のＰ型の電位取り出し領域（ＰＳＤ）５５が配線で接続されて、アノード６２となっている。これに対して、基板５１側が、カソード６１となっている。
また、スーパージャンクション構造の縦型ＤＭＯＳＦＥＴの一例の断面図を、図８に示す。
図８に示すように、Ｎ＋基板５１〜ボディ領域５４までは、図７の縦型ＰＮダイオードと同様の構成となっている。
この縦型ＤＭＯＳＦＥＴにおいては、さらに、ボディ領域５４の表面に、中央のＰ型の電位取り出し領域（ＰＳＤ）５５と、その右又は左のＮ型の電位取り出し領域（ＮＳＤ）５６とが形成されている。
２つのボディ領域５４のＮＳＤ５６の間の上には、図示しないゲート絶縁膜を介してゲート電極５７が形成されている。
ゲート電極５７と、ゲート絶縁膜と、ボディ領域５４と、ＰＳＤ５５と、ＮＳＤ５６と、ドリフト領域５２とにより、ＭＯＳトランジスタが構成される。ゲート電極５７の下のボディ領域５４表面がＭＯＳトランジスタのチャネルとなる。
図８に示すように、Ｎ＋基板５１〜ボディ領域５４までは、図７の縦型ＰＮダイオードと同様の構成となっている。
この縦型ＤＭＯＳＦＥＴにおいては、さらに、ボディ領域５４の表面に、中央のＰ型の電位取り出し領域（ＰＳＤ）５５と、その右又は左のＮ型の電位取り出し領域（ＮＳＤ）５６とが形成されている。
２つのボディ領域５４のＮＳＤ５６の間の上には、図示しないゲート絶縁膜を介してゲート電極５７が形成されている。
ゲート電極５７と、ゲート絶縁膜と、ボディ領域５４と、ＰＳＤ５５と、ＮＳＤ５６と、ドリフト領域５２とにより、ＭＯＳトランジスタが構成される。ゲート電極５７の下のボディ領域５４表面がＭＯＳトランジスタのチャネルとなる。
そして、図７の縦型ＰＮダイオード及び図８の縦型ＤＭＯＳＦＥＴにおいて、Ｐ−のピラー領域５３と、Ｎ−のドリフト領域５２とは、同じ不純物量に設計されている。
このため、図７の縦型ＰＮダイオードに逆バイアスが印加されたときや、図８の縦型ＤＭＯＳＦＥＴがオフ状態であってドレイン・ソース間に逆バイアスが印加されたときには、ピラー領域５３とドリフト領域５２とが完全に空乏化されて、電界分布が均一になる。
これにより、スーパージャンクション構造を用いない場合と比較して、ドリフト領域の不純物濃度を高くしても、高耐圧を確保することができる。
また、ドリフト領域の不純物濃度を高くできるため、トランジスタがオン状態でのオン抵抗を低くすることが可能となる。
即ち、素子の高耐圧と低オン抵抗の両立を実現することができる。
このため、図７の縦型ＰＮダイオードに逆バイアスが印加されたときや、図８の縦型ＤＭＯＳＦＥＴがオフ状態であってドレイン・ソース間に逆バイアスが印加されたときには、ピラー領域５３とドリフト領域５２とが完全に空乏化されて、電界分布が均一になる。
これにより、スーパージャンクション構造を用いない場合と比較して、ドリフト領域の不純物濃度を高くしても、高耐圧を確保することができる。
また、ドリフト領域の不純物濃度を高くできるため、トランジスタがオン状態でのオン抵抗を低くすることが可能となる。
即ち、素子の高耐圧と低オン抵抗の両立を実現することができる。
なお、昇圧型コンバータの出力段回路等においては、縦型ＰＮダイオードが縦型ＤＭＯＳＦＥＴと一対で用いられることから、縦型ＤＭＯＳＦＥＴと同様にＮＳＤやゲート電極を有する構造の縦型ＰＮダイオードが構成される場合がある。
ここで、図７に示した縦型ＰＮダイオードにおいて、図９Ａに回路構成図を示すような、昇圧型コンバータの出力段回路を構成した場合の動作を説明する。
図９Ａに示すように、ダイオードＤのアノード側に、トランジスタＴｒのドレイン端子と、インダクタ（コイル）Ｌとが、接続されている。このトランジスタＴｒのソース端子側は、接地されている。また、ダイオードＤのカソード側は、キャパシターＣを介して、接地電位に接続されている。そして、ダイオードＤとして、図７に示した縦型ＰＮダイオードを使用する。
図９Ａに示すように、ダイオードＤのアノード側に、トランジスタＴｒのドレイン端子と、インダクタ（コイル）Ｌとが、接続されている。このトランジスタＴｒのソース端子側は、接地されている。また、ダイオードＤのカソード側は、キャパシターＣを介して、接地電位に接続されている。そして、ダイオードＤとして、図７に示した縦型ＰＮダイオードを使用する。
図９Ａでは、トランジスタＴｒがオン状態であり、入力端子からインダクタＬを通じてトランジスタＴｒに電流が流れる。
ここで、図９Ｂに示すように、トランジスタＴｒがオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒのドレイン端子の電位が上がる。
このとき、トランジスタＴｒのドレイン端子とダイオードＤのアノードとが接続されているので、ダイオードＤのアノード・カソード間に順方向のバイアス電圧が印加される。このため、ダイオードＤを介して電流が流れ、キャパシターＣをチャージする。
また、ダイオードＤを流れる電流波形を、図１０に示す。図９Ｂの順方向のバイアス電圧が印加されている状態では、＋側の電流が流れる。
そして、図７の縦型ＰＮダイオードに順方向のバイアス電圧が印加されているときには、図１１Ａに示すように、ホール７１が、ピラー領域５３から、ドリフト領域５２を通じて、カソード６１に流入する。これにより、ホール７１が多数キャリアである電子と再結合して消滅する。
ここで、図９Ｂに示すように、トランジスタＴｒがオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒのドレイン端子の電位が上がる。
このとき、トランジスタＴｒのドレイン端子とダイオードＤのアノードとが接続されているので、ダイオードＤのアノード・カソード間に順方向のバイアス電圧が印加される。このため、ダイオードＤを介して電流が流れ、キャパシターＣをチャージする。
また、ダイオードＤを流れる電流波形を、図１０に示す。図９Ｂの順方向のバイアス電圧が印加されている状態では、＋側の電流が流れる。
そして、図７の縦型ＰＮダイオードに順方向のバイアス電圧が印加されているときには、図１１Ａに示すように、ホール７１が、ピラー領域５３から、ドリフト領域５２を通じて、カソード６１に流入する。これにより、ホール７１が多数キャリアである電子と再結合して消滅する。
一方、図９Ｃに示すように、トランジスタＴｒがオン状態になり、入力端子からインダクタＬを通ってトランジスタＴｒを介してグランドへ電流が流れると、トランジスタＴｒのドレイン端子は急激にグランド電位に下がる。
このとき、ダイオードＤのアノード電位もグランド電位に下がるため、ダイオードＤのアノード・カソード間に、急激に逆方向のバイアス電圧が印加された状態になる。
図９Ｃの逆方向のバイアス電圧が印加されている状態では、図１０の電流波形において、−側の電流の領域に変化する。
そして、図７の縦型ＰＮダイオードに逆方向のバイアス電圧が印加されているときには、図１１Ｂに示すように、再結合せずに残っているカソード６１内の少数キャリアであるホール７１がアノード６２の負電位によって引き抜かれる。これにより、カソード６１からアノード６２に向かって電流が流れる。
このとき、ダイオードＤのアノード電位もグランド電位に下がるため、ダイオードＤのアノード・カソード間に、急激に逆方向のバイアス電圧が印加された状態になる。
図９Ｃの逆方向のバイアス電圧が印加されている状態では、図１０の電流波形において、−側の電流の領域に変化する。
そして、図７の縦型ＰＮダイオードに逆方向のバイアス電圧が印加されているときには、図１１Ｂに示すように、再結合せずに残っているカソード６１内の少数キャリアであるホール７１がアノード６２の負電位によって引き抜かれる。これにより、カソード６１からアノード６２に向かって電流が流れる。
図１０の電流波形に示すように、逆方向のバイアス電圧が印加された状態になると、順方向とは逆方向の電流が流れ、アノード・カソード間接合の空乏層が安定して拡がった状態になると、電流量が減少する（図１０では０に近づく）という過渡応答を示す。この安定状態になるまでの時間が、図１０に示すリバースリカバリータイムｔｒｒ（逆回復時間）である。
なお、図８に示した縦型ＤＭＯＳＦＥＴを用いて昇圧型コンバータの出力段回路を構成した場合には、図１２に示す回路構成となる。図１２に示すように、スイッチング用の第１のトランジスタＴｒ１のドレイン端子とキャパシターＣとの間に、縦型ＤＭＯＳＦＥＴから成る第２のトランジスタＴｒ２が接続されている。
この構成の場合も同様に、逆方向のバイアス電圧が印加されると、トランジスタＴｒ２に順方向時とは逆方向の電流が流れる。
この構成の場合も同様に、逆方向のバイアス電圧が印加されると、トランジスタＴｒ２に順方向時とは逆方向の電流が流れる。
図７及び図８に示したような、縦型ＰＮダイオードや縦型ＤＭＯＳＦＥＴにおいて、リバースリカバリータイムが長いと、回路動作が遅くなり、また逆方向電流による消費電流が増えて効率が低下する、といった問題があった。
上述した問題の解決のために、本発明においては、高耐圧と速い動作とを共に実現することが可能な半導体装置を提供するものである。
本発明の半導体装置は、以下の各層、各部を含むものである。
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層から成る、第１ソース領域及び第１ドレイン領域
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）半導体層の表面、第１拡散層及び第２拡散層の表面に形成されたゲート絶縁膜
（Ｇ）半導体層の表面上、第１ソース領域の第２拡散層の表面の一部上、第１ドレイン領域の第２拡散層の表面の一部上に、ゲート絶縁膜を介して形成された第１ゲート電極
（Ｈ）第１ソース領域の第２拡散層の表面、及び半導体層の表面をまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｉ）第１ドレイン領域に電気的に接続され、かつ第１ゲート電極と容量接続されているドレイン電極
（Ｊ）ドレイン電極と第３拡散層とを電気的に接続する配線
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層から成る、第１ソース領域及び第１ドレイン領域
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）半導体層の表面、第１拡散層及び第２拡散層の表面に形成されたゲート絶縁膜
（Ｇ）半導体層の表面上、第１ソース領域の第２拡散層の表面の一部上、第１ドレイン領域の第２拡散層の表面の一部上に、ゲート絶縁膜を介して形成された第１ゲート電極
（Ｈ）第１ソース領域の第２拡散層の表面、及び半導体層の表面をまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｉ）第１ドレイン領域に電気的に接続され、かつ第１ゲート電極と容量接続されているドレイン電極
（Ｊ）ドレイン電極と第３拡散層とを電気的に接続する配線
上述の本発明の半導体装置によれば、第１ゲート電極、ゲート絶縁膜、第１ソース領域及び第１ドレイン領域、半導体層により、ＭＯＳトランジスタが構成される。
そして、第５拡散層（第１導電型）が、第２拡散層（第２導電型）の表面と半導体層（第１導電型）の表面とをまたぐように形成されているので、これら第２拡散層及び半導体層が電気的に接続される。さらに、第１ドレイン領域に電気的に接続されたドレイン電極が、配線により第３拡散層と電気的に接続されている。これにより、第３拡散層と半導体層の間に順方向のバイアス電圧が印加されているときに、ドレイン電極と半導体層との間にも順方向の電圧が印加される。
さらにまた、ドレイン電極が第１ゲート電極と容量接続されている。これにより、第３拡散層と半導体層の間に逆方向のバイアス電圧が印加されているときに、第３拡散層と電気的に接続されたドレイン電極の電位の変化に対応して、ドレイン電極と容量接続されている第１ゲート電極の電位が変化する。この第１ゲート電極の電位の変化により、ＭＯＳトランジスタがオン状態になって、半導体層内の少数キャリア（例えば、ホール）をドレイン電極から半導体装置の外部へ、素早く引き抜くことが可能になる。
従って、リバースリカバリータイムを短くすることができる。
そして、第５拡散層（第１導電型）が、第２拡散層（第２導電型）の表面と半導体層（第１導電型）の表面とをまたぐように形成されているので、これら第２拡散層及び半導体層が電気的に接続される。さらに、第１ドレイン領域に電気的に接続されたドレイン電極が、配線により第３拡散層と電気的に接続されている。これにより、第３拡散層と半導体層の間に順方向のバイアス電圧が印加されているときに、ドレイン電極と半導体層との間にも順方向の電圧が印加される。
さらにまた、ドレイン電極が第１ゲート電極と容量接続されている。これにより、第３拡散層と半導体層の間に逆方向のバイアス電圧が印加されているときに、第３拡散層と電気的に接続されたドレイン電極の電位の変化に対応して、ドレイン電極と容量接続されている第１ゲート電極の電位が変化する。この第１ゲート電極の電位の変化により、ＭＯＳトランジスタがオン状態になって、半導体層内の少数キャリア（例えば、ホール）をドレイン電極から半導体装置の外部へ、素早く引き抜くことが可能になる。
従って、リバースリカバリータイムを短くすることができる。
上述の本発明によれば、リバースリカバリータイムを短くすることが可能になるため、回路動作を速くすることができる。また、逆方向の電流による消費電流を低減して、効率良く動作させることができる。
また、第１導電型と第２導電型との接合部分において、高い耐圧が得られる。
従って、本発明により、高い耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
また、第１導電型と第２導電型との接合部分において、高い耐圧が得られる。
従って、本発明により、高い耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第１の実施の形態に対する比較例
３．第２の実施の形態
４．変形例
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第１の実施の形態に対する比較例
３．第２の実施の形態
４．変形例
＜１．第１の実施の形態＞
本発明の第１の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
本実施の形態は、縦型のＤＭＯＳＦＥＴ（以下、縦型ＤＭＯＳＦＥＴと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本発明の第１の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
本実施の形態は、縦型のＤＭＯＳＦＥＴ（以下、縦型ＤＭＯＳＦＥＴと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
図１に示すように、Ｎ＋基板１上に、Ｎ−のエピタキシャル層２から成るドリフト領域と、Ｐ−のピラー領域３とが、交互に繰返し形成されて、スーパージャンクション構造が構成されている。
Ｐ−のピラー領域３の上には、エピタキシャル層２の表面までＰ型のボディ領域４が形成されている。このＰ型のボディ領域４は、ピラー領域３よりも広い幅で形成されている。
中央部の３つのボディ領域４においては、ボディ領域４の表面に、ボディ領域４の電位取り出し領域となるＰ型の電位取り出し領域（ＰＳＤ）５と、Ｎ型の電位取り出し領域（ＮＳＤ）６とが、それぞれ形成されている。Ｐ型の電位取り出し領域（ＰＳＤ）５は、ボディ領域の中央の表面に形成されている。Ｎ型の電位取り出し領域（ＮＳＤ）６は、Ｐ型の電位取り出し領域（ＰＳＤ）５の左、右、もしくは左右、即ちＰ型の電位取り出し領域（ＰＳＤ）５の外側に形成されている。
また、ボディ領域４及びドリフト領域２の表面上には、ゲート絶縁膜９が形成されている。そして、２つのボディ領域４の表面のＮ型の電位取り出し領域（ＮＳＤ）６に一部オーバーラップするように、ドリフト領域２上をまたいで、ゲート絶縁膜９上にゲート電極１０が形成されている。
これにより、中央部の３つのボディ領域４において、Ｎ型の電位取り出し領域（ＮＳＤ）６をソース、ゲート電極１０下のボディ領域４をバックゲート、ドリフト領域２をドレインとする、縦型ＤＭＯＳＦＥＴ構造のＮＭＯＳトランジスタ２１が構成されている。
また、ボディ領域４及びドリフト領域２の表面上には、ゲート絶縁膜９が形成されている。そして、２つのボディ領域４の表面のＮ型の電位取り出し領域（ＮＳＤ）６に一部オーバーラップするように、ドリフト領域２上をまたいで、ゲート絶縁膜９上にゲート電極１０が形成されている。
これにより、中央部の３つのボディ領域４において、Ｎ型の電位取り出し領域（ＮＳＤ）６をソース、ゲート電極１０下のボディ領域４をバックゲート、ドリフト領域２をドレインとする、縦型ＤＭＯＳＦＥＴ構造のＮＭＯＳトランジスタ２１が構成されている。
また、ゲート絶縁膜９及びゲート電極１０の上には、フィールド絶縁層１１が形成されている。
さらに、ＮＭＯＳトランジスタ２１の各ボディ領域４において、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６と、ゲート電極１０とが、配線層１２で接続されている。
この配線層１２は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分の配線層１２が、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６や、ゲート電極１０と、電気的に接続されている。
このように、配線層１２によって、ゲート電極１０とボディ領域４の電位取り出し領域５，６とが電気的に接続されているので、縦型ＤＭＯＳＦＥＴ構造のＮＭＯＳトランジスタ２１が、縦型ＰＮダイオードと同様の動作をする。
さらに、ＮＭＯＳトランジスタ２１の各ボディ領域４において、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６と、ゲート電極１０とが、配線層１２で接続されている。
この配線層１２は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分の配線層１２が、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６や、ゲート電極１０と、電気的に接続されている。
このように、配線層１２によって、ゲート電極１０とボディ領域４の電位取り出し領域５，６とが電気的に接続されているので、縦型ＤＭＯＳＦＥＴ構造のＮＭＯＳトランジスタ２１が、縦型ＰＮダイオードと同様の動作をする。
また、図１に示す半導体装置において、ＮＭＯＳトランジスタ２１のさらに外側に、ＮＭＯＳトランジスタ２１と互いに離間して、かつ、ＮＭＯＳトランジスタを囲むように形成された、スーパージャンクション構造の横型ＭＯＳＦＥＴが配置されている。
この外側の横型ＭＯＳＦＥＴでは、ボディ領域４の表面の構成がＮＭＯＳトランジスタ２１と異なっており、ボディ領域４の中央部の表面にＰ型の電位取り出し領域（ＰＳＤ）７が形成されている。そして、このＰ型の電位取り出し領域（ＰＳＤ）７のうち、ＮＭＯＳトランジスタ２１に最も近いＰ型の電位取り出し領域（ＰＳＤ）７のＮＭＯＳトランジスタ２１側に、Ｎ型の電位取り出し領域（ＮＳＤ）８が形成されている。このＮ型の電位取り出し領域（ＮＳＤ）８は、ボディ領域４の表面とドリフト領域２の表面とにまたがるように形成されている。
Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８は、配線層１４により電気的に接続されている。
この配線層１４は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分の配線層１４が、Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８と電気的に接続されている。
この外側の横型ＭＯＳＦＥＴでは、ボディ領域４の表面の構成がＮＭＯＳトランジスタ２１と異なっており、ボディ領域４の中央部の表面にＰ型の電位取り出し領域（ＰＳＤ）７が形成されている。そして、このＰ型の電位取り出し領域（ＰＳＤ）７のうち、ＮＭＯＳトランジスタ２１に最も近いＰ型の電位取り出し領域（ＰＳＤ）７のＮＭＯＳトランジスタ２１側に、Ｎ型の電位取り出し領域（ＮＳＤ）８が形成されている。このＮ型の電位取り出し領域（ＮＳＤ）８は、ボディ領域４の表面とドリフト領域２の表面とにまたがるように形成されている。
Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８は、配線層１４により電気的に接続されている。
この配線層１４は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分の配線層１４が、Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８と電気的に接続されている。
この外側の横型ＭＯＳＦＥＴでは、２つのボディ領域４の上にまたがって、その上のゲート絶縁膜９を介して、ゲート電極１０が形成されている。
これにより、ボディ領域４をソース・ドレインとし、ドリフト領域２をバックゲートとする、横型ＭＯＳＦＥＴ構造のＰＭＯＳトランジスタ２２が構成されている。
これにより、ボディ領域４をソース・ドレインとし、ドリフト領域２をバックゲートとする、横型ＭＯＳＦＥＴ構造のＰＭＯＳトランジスタ２２が構成されている。
また、ＰＭＯＳトランジスタ２２の２つのボディ領域４のうち、ＮＭＯＳトランジスタ２１とは反対側のボディ領域４は、ＰＭＯＳトランジスタ２２のドレイン領域であり、Ｐ型の電位取り出し領域（ＰＳＤ）７にドレイン電極１３が接続されている。このドレイン電極１３は、配線層１２，１４と同様の電極・配線材料によって形成されている。
このドレイン電極１３は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分のドレイン電極１３が、Ｐ型の電位取り出し領域（ＰＳＤ）７と電気的に接続されている。
さらに、ドレイン電極１３は、フィールド絶縁層１１上で、ゲート電極１０の上方に延長された張り出し部分１３Ａを有している。このドレイン電極１３の張り出し部分１３Ａは、フィールド絶縁層１１を介して、ゲート電極１０と容量接続されている。
このドレイン電極１３は、フィールド絶縁層１１及びゲート絶縁膜９を貫通してエピタキシャル層２の表面まで達する、孔を埋めている。この孔の部分のドレイン電極１３が、Ｐ型の電位取り出し領域（ＰＳＤ）７と電気的に接続されている。
さらに、ドレイン電極１３は、フィールド絶縁層１１上で、ゲート電極１０の上方に延長された張り出し部分１３Ａを有している。このドレイン電極１３の張り出し部分１３Ａは、フィールド絶縁層１１を介して、ゲート電極１０と容量接続されている。
ＰＭＯＳトランジスタ２２の２つのボディ領域４のうち、ＮＭＯＳトランジスタ２１側のボディ領域４は、ＰＭＯＳトランジスタ２２のソース領域である。このソース領域であるボディ領域４の表面にあるＰ型の電位取り出し領域（ＰＳＤ）７は、ソース取り出し領域となる。
また、ＰＭＯＳトランジスタ２２のドレイン領域であるボディ領域４の表面にあるＰ型の電位取り出し領域（ＰＳＤ）７は、ドレイン取り出し領域となる。
また、ＰＭＯＳトランジスタ２２のドレイン領域であるボディ領域４の表面にあるＰ型の電位取り出し領域（ＰＳＤ）７は、ドレイン取り出し領域となる。
さらにまた、ＮＭＯＳトランジスタ２１のゲート電極１０及びボディ領域４に接続された配線層１２と、ＰＭＯＳトランジスタ２２のボディ領域４に接続されたドレイン電極１３とが、配線１５によって電気的に接続されている。
ＰＭＯＳトランジスタ２２において、上述のようにＮ型の電位取り出し領域（ＮＳＤ）８が、ボディ領域４の表面とドリフト領域２の表面とにまたがるように形成されている。これにより、Ｐ型のボディ領域４及びピラー領域３と、Ｎ型のドリフト領域２とが、電気的に接続されて、等電位となる。
ここで、本実施の形態の半導体装置において、図２Ａに回路構成図を示すような、昇圧型コンバータの出力段回路を構成した場合を想定して、図１に示す半導体装置の動作を説明する。
図２Ａは、図９Ａに示した昇圧型コンバータの出力段回路のダイオードＤの代わりに、図１の半導体装置を使用したものである。
図２Ａに示すように、ＮＭＯＳトランジスタＴｒ２（図１の２１）と、ＰＭＯＳトランジスタＴｒ３（図１の２２）とに加えて、他のトランジスタＴｒ１、インダクタ（コイル）Ｌ、キャパシターＣ１を有して、昇圧型コンバータの出力段回路が構成されている。
ＮＭＯＳトランジスタＴｒ２（２１）のソース及びバックゲートには、他のトランジスタＴｒ１のドレイン端子と、インダクタ（コイル）Ｌとが、接続されている。トランジスタＴｒ１のソース端子は、接地されている。ＮＭＯＳトランジスタＴｒ２（２１）のドレインには、ＰＭＯＳトランジスタＴｒ３（２２）のソース及びバックゲートが接続されている。ＰＭＯＳトランジスタＴｒ３（２２）のドレインは、キャパシターＣ１を介して、接地電位に接続されている。ＰＭＯＳトランジスタＴｒ３（２２）のドレインは、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲート、並びにゲートに接続されている。さらに、ＰＭＯＳトランジスタＴｒ３（２２）のドレインとＰＭＯＳトランジスタＴｒ３（２２）のゲートとの間に、キャパシターＣ２が形成されており、容量接続されている。
図２Ａに示すように、ＮＭＯＳトランジスタＴｒ２（図１の２１）と、ＰＭＯＳトランジスタＴｒ３（図１の２２）とに加えて、他のトランジスタＴｒ１、インダクタ（コイル）Ｌ、キャパシターＣ１を有して、昇圧型コンバータの出力段回路が構成されている。
ＮＭＯＳトランジスタＴｒ２（２１）のソース及びバックゲートには、他のトランジスタＴｒ１のドレイン端子と、インダクタ（コイル）Ｌとが、接続されている。トランジスタＴｒ１のソース端子は、接地されている。ＮＭＯＳトランジスタＴｒ２（２１）のドレインには、ＰＭＯＳトランジスタＴｒ３（２２）のソース及びバックゲートが接続されている。ＰＭＯＳトランジスタＴｒ３（２２）のドレインは、キャパシターＣ１を介して、接地電位に接続されている。ＰＭＯＳトランジスタＴｒ３（２２）のドレインは、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲート、並びにゲートに接続されている。さらに、ＰＭＯＳトランジスタＴｒ３（２２）のドレインとＰＭＯＳトランジスタＴｒ３（２２）のゲートとの間に、キャパシターＣ２が形成されており、容量接続されている。
図２Ａでは、トランジスタＴｒ１がオン状態であり、入力端子からインダクタＬを通じてトランジスタＴｒ１に電流が流れる。なお、ＮＭＯＳトランジスタＴｒ２（２１）は、ソースとゲートとが電気的に接続されているので、縦型ＰＮダイオードとして動作する。
ここで、図２Ｂに示すように、トランジスタＴｒ１がオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒ１のドレイン端子の電位が上がる。
このとき、トランジスタＴｒ１のドレイン端子とＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートが接続されているので、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートとドレインとの間に、順方向のバイアス電圧が印加される。そして、ＮＭＯＳトランジスタＴｒ２（２１）を介して電流が流れ、キャパシターＣ１をチャージする。
ここで、図２Ｂに示すように、トランジスタＴｒ１がオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒ１のドレイン端子の電位が上がる。
このとき、トランジスタＴｒ１のドレイン端子とＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートが接続されているので、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートとドレインとの間に、順方向のバイアス電圧が印加される。そして、ＮＭＯＳトランジスタＴｒ２（２１）を介して電流が流れ、キャパシターＣ１をチャージする。
そして、ＰＭＯＳトランジスタ２２のドレインは、ＮＭＯＳトランジスタ２１のソース（ＮＳＤ６）、バックゲート（ボディ領域４）、並びにゲート電極１０に電気的に接続されている。これにより、図１のＮＭＯＳトランジスタ２１に順方向のバイアス電圧が印加されているときには、ＰＭＯＳトランジスタ２２のドレイン（ボディ領域４）とバックゲート（ドリフト領域２、Ｎ型半導体基板１）との間にも、順方向電圧が印加される。
このため、順方向のバイアス時の電流駆動能力を高めることができる。
このときの状態を図３に示す。ホール１６及び電子１７は、図１１Ａと同様の動きをしている。
このため、順方向のバイアス時の電流駆動能力を高めることができる。
このときの状態を図３に示す。ホール１６及び電子１７は、図１１Ａと同様の動きをしている。
一方、図２Ｃに示すように、トランジスタＴｒ１がオン状態になり、入力端子からインダクタＬを通ってトランジスタＴｒ１を介してグランドへ電流が流れると、トランジスタＴｒ１のドレイン端子は急激にグランド電位に下がる。
このとき、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲート、ゲート電位もグランド電位に下がるため、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートとドレインとの間に、急激に逆方向のバイアス電圧が印加された状態になる。
このとき、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲート、ゲート電位もグランド電位に下がるため、ＮＭＯＳトランジスタＴｒ２（２１）のソース、バックゲートとドレインとの間に、急激に逆方向のバイアス電圧が印加された状態になる。
そして、図１のＮＭＯＳトランジスタ２１に逆方向のバイアス電圧が印加されているときには、ＰＭＯＳトランジスタ２２のドレイン（ボディ領域４）とバックゲート（ドリフト領域２、Ｎ型半導体基板１）との間にも、逆方向電圧が印加される。
ＰＭＯＳトランジスタ２２のドレインは、ＮＭＯＳトランジスタ２１のソース（ＮＳＤ６）、バックゲート（ボディ領域４）、並びにゲート電極１０に電気的に接続されている。
また、ゲート電極１０上のフィールド絶縁層１１を介して、ゲート電極１０とドレイン電極１３の張り出し部分１３Ａとが、容量接続されている。
このとき、ドレイン電極１３の電位がＮＭＯＳトランジスタ２１のソース、バックゲート、ゲート電位と同様に下がるのに伴い、キャパシターＣ２の容量結合によりＰＭＯＳトランジスタ２２のゲート電位も下がり、ＰＭＯＳトランジスタ２２がオン状態となる。
ＰＭＯＳトランジスタ２２がオン状態となることにより、図４に示すように、ドリフト領域２内に残存した少数キャリアであるホール１６が、ＰＭＯＳトランジスタ２２のソース、チャネル、ドレインを通って、グランドへ引抜かれる。これにより、ホール１６の引き抜き効率が向上し、リバースリカバリータイムｔｒｒの短縮が可能となる。
ＰＭＯＳトランジスタ２２のドレインは、ＮＭＯＳトランジスタ２１のソース（ＮＳＤ６）、バックゲート（ボディ領域４）、並びにゲート電極１０に電気的に接続されている。
また、ゲート電極１０上のフィールド絶縁層１１を介して、ゲート電極１０とドレイン電極１３の張り出し部分１３Ａとが、容量接続されている。
このとき、ドレイン電極１３の電位がＮＭＯＳトランジスタ２１のソース、バックゲート、ゲート電位と同様に下がるのに伴い、キャパシターＣ２の容量結合によりＰＭＯＳトランジスタ２２のゲート電位も下がり、ＰＭＯＳトランジスタ２２がオン状態となる。
ＰＭＯＳトランジスタ２２がオン状態となることにより、図４に示すように、ドリフト領域２内に残存した少数キャリアであるホール１６が、ＰＭＯＳトランジスタ２２のソース、チャネル、ドレインを通って、グランドへ引抜かれる。これにより、ホール１６の引き抜き効率が向上し、リバースリカバリータイムｔｒｒの短縮が可能となる。
少数キャリアであるホール１６が引き抜かれ、ＮＭＯＳトランジスタ２１の縦型ボディダイオードのアノード（ボディ領域４）とカソード（ドリフト領域２）間に空乏層が拡がっていくと、安定した逆バイアス印加状態になる。
この状態になると、ＰＭＯＳトランジスタ２２のゲート電極１０の電位がバックゲート(ドリフト領域２)の正電位によって上がり、ＰＭＯＳトランジスタ２２はオフ状態となる。
この状態になると、ＰＭＯＳトランジスタ２２のゲート電極１０の電位がバックゲート(ドリフト領域２)の正電位によって上がり、ＰＭＯＳトランジスタ２２はオフ状態となる。
本発明の第１導電型不純物を含有する半導体層は、本実施の形態では、Ｎ−のエピタキシャル層２である。
本発明の第１拡散層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のボディ領域４である。そして、本発明の第１ソース領域は、ＰＭＯＳトランジスタ２２のボディ領域４のうち、ＮＭＯＳトランジスタ２１側のものである。本発明の第１ドレイン領域は、ＰＭＯＳトランジスタ２２のボディ領域４のうち、ＮＭＯＳトランジスタ２１とは反対側のものである。
本発明の第３拡散層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＮ型の電位取り出し領域（ＮＳＤ）８である。
本発明の第１ゲート電極は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のゲート電極１０である。
本発明のドレイン電極は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７に接続された、ドレイン電極１３である。
本発明のドレイン電極と第３拡散層とを電気的に接続する配線は、本実施の形態では、ドレイン電極１３と、中央のＮＭＯＳトランジスタ２１のＰ型の電位取り出し領域（ＰＳＤ）５とを電気的に接続する、配線層１２及び配線１５である。
本発明の第１拡散層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のボディ領域４である。そして、本発明の第１ソース領域は、ＰＭＯＳトランジスタ２２のボディ領域４のうち、ＮＭＯＳトランジスタ２１側のものである。本発明の第１ドレイン領域は、ＰＭＯＳトランジスタ２２のボディ領域４のうち、ＮＭＯＳトランジスタ２１とは反対側のものである。
本発明の第３拡散層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＮ型の電位取り出し領域（ＮＳＤ）８である。
本発明の第１ゲート電極は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のゲート電極１０である。
本発明のドレイン電極は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７に接続された、ドレイン電極１３である。
本発明のドレイン電極と第３拡散層とを電気的に接続する配線は、本実施の形態では、ドレイン電極１３と、中央のＮＭＯＳトランジスタ２１のＰ型の電位取り出し領域（ＰＳＤ）５とを電気的に接続する、配線層１２及び配線１５である。
なお、本発明の半導体装置において、前述した（Ａ）〜（Ｊ）の構成に加えて、さらに下記の各部を含む構成とすることが可能である。
（Ｋ）第１拡散層の表面に形成された第１導電型不純物を含有する第６拡散層から成る、第２ソース領域
（Ｌ）半導体層の表面上、第１拡散層の表面の一部上、並びに、第６拡散層の表面上に、ゲート絶縁膜を介して形成され、第３拡散層及び第２ソース領域と電気的に接続された第２ゲート電極
そして、第６拡散層及び第２ソース領域は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のＮ型の電位取り出し領域（ＮＳＤ）６である。
第２ゲート電極は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のゲート電極１０である。
（Ｋ）第１拡散層の表面に形成された第１導電型不純物を含有する第６拡散層から成る、第２ソース領域
（Ｌ）半導体層の表面上、第１拡散層の表面の一部上、並びに、第６拡散層の表面上に、ゲート絶縁膜を介して形成され、第３拡散層及び第２ソース領域と電気的に接続された第２ゲート電極
そして、第６拡散層及び第２ソース領域は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のＮ型の電位取り出し領域（ＮＳＤ）６である。
第２ゲート電極は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のゲート電極１０である。
また、本発明の半導体装置において、前述した（Ａ）〜（Ｊ）の構成に加えて、さらに下記の各部を含む構成とすることが可能である。
（Ｍ）第１導電型の半導体基体上に形成された第１導電型不純物を含む第１ピラー層
（Ｎ）第１ピラー層と交互に配置され、第１拡散層の下方に延びるように形成された、第２導電型不純物を含む第２ピラー層
（Ｏ）第２拡散層の下方に延びるように形成された第３ピラー層
そして、第１ピラー層は、本実施の形態では、各ピラー領域３の間にある、Ｎ型のドリフト領域２である。
第２ピラー層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のピラー領域３である。
第３ピラー層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のピラー領域３である。
（Ｍ）第１導電型の半導体基体上に形成された第１導電型不純物を含む第１ピラー層
（Ｎ）第１ピラー層と交互に配置され、第１拡散層の下方に延びるように形成された、第２導電型不純物を含む第２ピラー層
（Ｏ）第２拡散層の下方に延びるように形成された第３ピラー層
そして、第１ピラー層は、本実施の形態では、各ピラー領域３の間にある、Ｎ型のドリフト領域２である。
第２ピラー層は、本実施の形態では、中央のＮＭＯＳトランジスタ２１のピラー領域３である。
第３ピラー層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のピラー領域３である。
上述の本実施の形態によれば、中央のＮＭＯＳトランジスタ２１の外側に、ＮＭＯＳトランジスタ２１と離間して、ＮＭＯＳトランジスタ２１を囲うように、横型ＭＯＳＦＥＴからなるＰＭＯＳトランジスタ２２が形成されている。
そして、ＰＭＯＳトランジスタ２２のソース領域側では、ボディ領域４の表面のＮ型の電位取り出し領域（ＮＳＤ）８がボディ領域４の表面からドリフト領域２の表面にまたぐように形成されている。これにより、ＰＭＯＳトランジスタ２２のソース領域側のボディ領域４とドリフト領域２が電気的に接続されるため、これらの領域が等電位となる。
また、ＰＭＯＳトランジスタ２２のドレイン領域側では、ドレイン電極１３が、配線１５によって、ＮＭＯＳトランジスタ２１のゲート電極１０やＰ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６に電気的に接続されている。これにより、ＮＭＯＳトランジスタ２１のボディ領域４及びゲート電極１０の電位の変化に伴い、ＰＭＯＳトランジスタ２２のドレイン電極１３の電位が変化する。
さらに、ドレイン電極１３が、ＰＭＯＳトランジスタ２２のゲート電極１０の上方に張り出した張り出し部１３Ａを有し、ドレイン電極１３の張り出し部１３Ａとゲート電極１０とがフィールド絶縁層１１を介して容量接続されている。これにより、ドレイン電極１３の電位の変化に対応して、ドレイン電極１３と容量接続されているゲート電極１０の電位が変化する。
そして、ＰＭＯＳトランジスタ２２のソース領域側では、ボディ領域４の表面のＮ型の電位取り出し領域（ＮＳＤ）８がボディ領域４の表面からドリフト領域２の表面にまたぐように形成されている。これにより、ＰＭＯＳトランジスタ２２のソース領域側のボディ領域４とドリフト領域２が電気的に接続されるため、これらの領域が等電位となる。
また、ＰＭＯＳトランジスタ２２のドレイン領域側では、ドレイン電極１３が、配線１５によって、ＮＭＯＳトランジスタ２１のゲート電極１０やＰ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６に電気的に接続されている。これにより、ＮＭＯＳトランジスタ２１のボディ領域４及びゲート電極１０の電位の変化に伴い、ＰＭＯＳトランジスタ２２のドレイン電極１３の電位が変化する。
さらに、ドレイン電極１３が、ＰＭＯＳトランジスタ２２のゲート電極１０の上方に張り出した張り出し部１３Ａを有し、ドレイン電極１３の張り出し部１３Ａとゲート電極１０とがフィールド絶縁層１１を介して容量接続されている。これにより、ドレイン電極１３の電位の変化に対応して、ドレイン電極１３と容量接続されているゲート電極１０の電位が変化する。
従って、ＮＭＯＳトランジスタ２１のボディ領域４とドリフト領域２との間に逆方向のバイアス電圧が印加されているときに、ドレイン電極１３の電位が下がるのに対応して、ＰＭＯＳトランジスタ２２のゲート電極１０の電位が下がる。
これにより、ＰＭＯＳトランジスタ２２がオン状態になり、ドリフト領域２内に残存した少数キャリアであるホール１６が、ＰＭＯＳトランジスタ２２のソース、チャネル、ドレインを通って、ドレイン電極１３から外部へ引き抜かれる。
このようにして、ホール１６を素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。
これにより、ＰＭＯＳトランジスタ２２がオン状態になり、ドリフト領域２内に残存した少数キャリアであるホール１６が、ＰＭＯＳトランジスタ２２のソース、チャネル、ドレインを通って、ドレイン電極１３から外部へ引き抜かれる。
このようにして、ホール１６を素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。
このようにリバースリカバリータイムｔｒｒを短くすることが可能になるため、回路動作を速くすることができる。また、逆方向の電流による消費電流を低減して、効率良く動作させることができる。
そして、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２がスーパージャンクション構造であることにより、高い耐圧が得られる。
そして、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２がスーパージャンクション構造であることにより、高い耐圧が得られる。
また、本実施の形態の半導体装置の構成によれば、順方向バイアス電圧が印加されているときには、ＰＭＯＳトランジスタ２２のドレイン（ボディ領域４）とバックゲート（ドリフト領域２、Ｎ型半導体基板１）との間にも、順方向電圧が印加される。
このため、順方向のバイアス時の電流駆動能力を高めることができる。
このため、順方向のバイアス時の電流駆動能力を高めることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
上述の実施の形態は、本発明を、スーパージャンクション構造の縦型ＤＭＯＳＦＥＴに適用した場合を説明した。
スーパージャンクション構造を用いない縦型ＤＭＯＳＦＥＴ、スーパージャンクション構造を有する縦型のＰＮ接合型ダイオード、スーパージャンクション構造を用いない縦型のＰＮ接合型ダイオードにも、同様に本発明を適用することが可能である。
また、これらの構成を含む、ＰＮ接合により高い耐圧が得られる構成に、本発明を適用することが可能である。
スーパージャンクション構造を用いない縦型ＤＭＯＳＦＥＴ、スーパージャンクション構造を有する縦型のＰＮ接合型ダイオード、スーパージャンクション構造を用いない縦型のＰＮ接合型ダイオードにも、同様に本発明を適用することが可能である。
また、これらの構成を含む、ＰＮ接合により高い耐圧が得られる構成に、本発明を適用することが可能である。
＜２．第１の実施の形態に対する比較例＞
ここで、本発明の第１の実施の形態に対する比較例の半導体装置を説明する。
この比較例の半導体装置の概略構成図（断面図）を、図１３に示す。なお、図１３においては、符号やゲート絶縁膜の図示省略等を、図８と同様にしている。
ここで、本発明の第１の実施の形態に対する比較例の半導体装置を説明する。
この比較例の半導体装置の概略構成図（断面図）を、図１３に示す。なお、図１３においては、符号やゲート絶縁膜の図示省略等を、図８と同様にしている。
図１３に示す半導体装置は、図１の配線層１２が配線として表記されている他は、図１のＮＭＯＳトランジスタ２１の部分と同じ構成である。
即ち、図１３に示す半導体装置は、図１に示した本発明の第１の実施の形態の半導体装置から、ＰＭＯＳトランジスタ２２を除いた構成とみなすことができる。
即ち、図１３に示す半導体装置は、図１に示した本発明の第１の実施の形態の半導体装置から、ＰＭＯＳトランジスタ２２を除いた構成とみなすことができる。
この図１３に示す比較例の半導体装置を使用した、昇圧型コンバータの出力段回路の構成を、図１４に示す。
図１４に示すように、図２Ａに示した出力段回路から、ＰＭＯＳトランジスタＴｒ３（２２）とキャパシターＣ２とを除いた構成となっている。
図１４に示すように、図２Ａに示した出力段回路から、ＰＭＯＳトランジスタＴｒ３（２２）とキャパシターＣ２とを除いた構成となっている。
図１４に示す出力段回路において、図１３に示した半導体装置に対して、順方向のバイアスを印加したときの状態を図１５Ａに示し、逆方向のバイアスを印加したときの状態を図１５Ｂに示す。
図１５Ａ及び図１５Ｂに示すように、図１１Ａ及び図１１Ｂに示した従来の縦型ＰＮダイオードと、ホール７１及び電子７２の動きが同様であり、図１１Ａ及び図１１Ｂに示した従来の縦型ＰＮダイオードと同様に動作することがわかる。
そして、この比較例では、ＰＭＯＳトランジスタＴｒ３（２２）がないため、逆方向のバイアス電圧が印加されているときに、ホール７１を素早く引き抜くことができず、リバースリカバリータイムが長くなる。
図１５Ａ及び図１５Ｂに示すように、図１１Ａ及び図１１Ｂに示した従来の縦型ＰＮダイオードと、ホール７１及び電子７２の動きが同様であり、図１１Ａ及び図１１Ｂに示した従来の縦型ＰＮダイオードと同様に動作することがわかる。
そして、この比較例では、ＰＭＯＳトランジスタＴｒ３（２２）がないため、逆方向のバイアス電圧が印加されているときに、ホール７１を素早く引き抜くことができず、リバースリカバリータイムが長くなる。
＜３．第２の実施の形態＞
本発明の第２の実施の形態の半導体装置の概略構成図（断面図）を、図５に示す。
本実施の形態は、縦型のＰＮ接合型ダイオード（以下、縦型ＰＮダイオードと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本実施の形態の半導体装置の概略構成は、図１に示した先の実施の形態（縦型ＤＭＯＳＦＥＴの場合）と同様であるので、以下、特に図１の半導体装置とは異なる部分を説明する。
図５に示すように、中央部の３つのボディ領域４においては、ボディ領域４の表面の中央部にＰ型の電位取り出し領域（ＰＳＤ）５が形成されているだけで、ゲート電極は形成されていない。各ボディ領域４のＰ型の電位取り出し領域（ＰＳＤ）５には、配線層１２が電気的に接続されている。
これにより、中央部の３つのボディ領域４において、縦型ＰＮダイオード２３が構成されている。
この縦型ＰＮダイオード２３においても、ピラー領域３及びボディ領域４とドリフト領域２とがスーパージャンクション構造に形成されているため、耐圧を高くすることができる。
本発明の第２の実施の形態の半導体装置の概略構成図（断面図）を、図５に示す。
本実施の形態は、縦型のＰＮ接合型ダイオード（以下、縦型ＰＮダイオードと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本実施の形態の半導体装置の概略構成は、図１に示した先の実施の形態（縦型ＤＭＯＳＦＥＴの場合）と同様であるので、以下、特に図１の半導体装置とは異なる部分を説明する。
図５に示すように、中央部の３つのボディ領域４においては、ボディ領域４の表面の中央部にＰ型の電位取り出し領域（ＰＳＤ）５が形成されているだけで、ゲート電極は形成されていない。各ボディ領域４のＰ型の電位取り出し領域（ＰＳＤ）５には、配線層１２が電気的に接続されている。
これにより、中央部の３つのボディ領域４において、縦型ＰＮダイオード２３が構成されている。
この縦型ＰＮダイオード２３においても、ピラー領域３及びボディ領域４とドリフト領域２とがスーパージャンクション構造に形成されているため、耐圧を高くすることができる。
なお、図２Ａ〜図２Ｃに示した昇圧型コンバータの出力段回路において、ＮＭＯＳトランジスタＴｒ２の代わりに、本実施の形態の縦型ＰＮダイオード２３を使用した場合の回路構成図を、図６に示す。
図６においては、スイッチング用のトランジスタＴｒ１のドレイン端子とＰＭＯＳトランジスタＴｒ３（２２）との間に、ダイオードＤ（２３）が接続されている。
ダイオードＤ（２３）のアノード端子は、トランジスタＴｒ１のドレイン端子、インダクタ（コイル）Ｌ、並びにＰＭＯＳトランジスタＴｒ３（２２）のドレインに接続されている。ダイオードＤ（２３）のカソード端子は、ＰＭＯＳトランジスタＴｒ３（２２）のソース及びバックゲートに接続されている。
その他の構成は、図２Ａ〜図２Ｃに示した出力段回路と同様である。即ち、図２Ａ〜図２Ｃと同様に、ＰＭＯＳトランジスタＴｒ３（２２）のドレインとＰＭＯＳトランジスタＴｒ３（２２）のゲートとの間に、キャパシターＣ２が形成されており、容量接続されている。
図６においては、スイッチング用のトランジスタＴｒ１のドレイン端子とＰＭＯＳトランジスタＴｒ３（２２）との間に、ダイオードＤ（２３）が接続されている。
ダイオードＤ（２３）のアノード端子は、トランジスタＴｒ１のドレイン端子、インダクタ（コイル）Ｌ、並びにＰＭＯＳトランジスタＴｒ３（２２）のドレインに接続されている。ダイオードＤ（２３）のカソード端子は、ＰＭＯＳトランジスタＴｒ３（２２）のソース及びバックゲートに接続されている。
その他の構成は、図２Ａ〜図２Ｃに示した出力段回路と同様である。即ち、図２Ａ〜図２Ｃと同様に、ＰＭＯＳトランジスタＴｒ３（２２）のドレインとＰＭＯＳトランジスタＴｒ３（２２）のゲートとの間に、キャパシターＣ２が形成されており、容量接続されている。
本発明の第１導電型不純物を含有する半導体層は、本実施の形態では、Ｎ−のエピタキシャル層２である。
本発明の第１拡散層は、本実施の形態では、中央の縦型ＰＮダイオード２３のボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のボディ領域４である。
本発明の第３拡散層は、本実施の形態では、中央の縦型ＰＮダイオード２３のＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＮ型の電位取り出し領域（ＮＳＤ）８である。
また、第１ピラー層は、本実施の形態では、各ピラー領域３の間にある、Ｎ型のドリフト領域２である。第２ピラー層は、本実施の形態では、中央の縦型ＰＮダイオード２３のピラー領域３である。第３ピラー層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のピラー領域３である。
本発明の第１拡散層は、本実施の形態では、中央の縦型ＰＮダイオード２３のボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のボディ領域４である。
本発明の第３拡散層は、本実施の形態では、中央の縦型ＰＮダイオード２３のＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のＮ型の電位取り出し領域（ＮＳＤ）８である。
また、第１ピラー層は、本実施の形態では、各ピラー領域３の間にある、Ｎ型のドリフト領域２である。第２ピラー層は、本実施の形態では、中央の縦型ＰＮダイオード２３のピラー領域３である。第３ピラー層は、本実施の形態では、外側のＰＭＯＳトランジスタ２２のピラー領域３である。
上述の本実施の形態によれば、図１に示した先の実施の形態と同様に、中央の縦型ＰＮダイオード２３の外側に、ＰＭＯＳトランジスタ２２が設けられている。
そして、このＰＭＯＳトランジスタ２２は、ボディ領域４とドリフト領域２にまたがって形成されたＮ型の電位取り出し領域（ＮＳＤ）８を有し、ドレイン電極１３の張り出し部１３Ａをゲート電極１０の上方に形成して、ゲート電極１０と容量接続させている。
このため、縦型ＰＮダイオード２３に通常と逆方向のバイアス電圧が印加されたときに、ドリフト領域２に残存する少数キャリアであるホールを素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。これにより、回路動作を速くすることができる。
そして、縦型ＰＮダイオード２３及びＰＭＯＳトランジスタ２２がスーパージャンクション構造であることにより、高い耐圧が得られる。
また、順方向バイアス電圧が印加されているときには、先の実施の形態と同様に、順方向のバイアス時の電流駆動能力を高めることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
そして、このＰＭＯＳトランジスタ２２は、ボディ領域４とドリフト領域２にまたがって形成されたＮ型の電位取り出し領域（ＮＳＤ）８を有し、ドレイン電極１３の張り出し部１３Ａをゲート電極１０の上方に形成して、ゲート電極１０と容量接続させている。
このため、縦型ＰＮダイオード２３に通常と逆方向のバイアス電圧が印加されたときに、ドリフト領域２に残存する少数キャリアであるホールを素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。これにより、回路動作を速くすることができる。
そして、縦型ＰＮダイオード２３及びＰＭＯＳトランジスタ２２がスーパージャンクション構造であることにより、高い耐圧が得られる。
また、順方向バイアス電圧が印加されているときには、先の実施の形態と同様に、順方向のバイアス時の電流駆動能力を高めることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
＜４．変形例＞
本発明の変形例としては、例えば、以下に挙げる構成が考えられる。
（１）スーパージャンクション構造以外の接合部の構造により、高い耐圧を実現する構成
（２）ピラー領域がなく、ボディ領域だけの構成
（３）ボディ領域とピラー領域とが一体であり、同じ幅である構成
（４）縦型ＤＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）のゲート電極が、基体に埋め込まれたトレンチ構造である構成
（５）縦型ではない（例えば横型の）接合部を有する構成
（６）ドレイン電極とゲート電極との容量接続が、図１及び図５とは異なる構成
これらの他にも、様々な変形が可能である。
本発明の変形例としては、例えば、以下に挙げる構成が考えられる。
（１）スーパージャンクション構造以外の接合部の構造により、高い耐圧を実現する構成
（２）ピラー領域がなく、ボディ領域だけの構成
（３）ボディ領域とピラー領域とが一体であり、同じ幅である構成
（４）縦型ＤＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）のゲート電極が、基体に埋め込まれたトレンチ構造である構成
（５）縦型ではない（例えば横型の）接合部を有する構成
（６）ドレイン電極とゲート電極との容量接続が、図１及び図５とは異なる構成
これらの他にも、様々な変形が可能である。
図１及び図５では、ドレイン電極１３の張り出し部１３Ａがゲート電極１０の図中左右方向、即ちゲート長方向に平行に形成されている。
これに対して、上述の変形例の（６）の具体的な例としては、例えば、以下のような構成が考えられる。
（６−１）ドレイン電極を、ゲート電極上であり、かつ、ゲート幅方向に平行に形成した構成
（６−２）ドレイン電極を、ゲート電極の横や斜め上の位置に、ゲート電極と平行に形成した構成
（６−３）ドレイン電極に接続された配線を、ゲート電極と平行に形成して、ゲート電極と容量接合させた構成
なお、（６−３）の構成は、ドレイン電極とゲート電極とが直接容量接続した構成ではなく、間接的に容量接続した構成である。
これらの構成でも、ドレイン電極とゲート電極とを容量接続させることが可能である。
これに対して、上述の変形例の（６）の具体的な例としては、例えば、以下のような構成が考えられる。
（６−１）ドレイン電極を、ゲート電極上であり、かつ、ゲート幅方向に平行に形成した構成
（６−２）ドレイン電極を、ゲート電極の横や斜め上の位置に、ゲート電極と平行に形成した構成
（６−３）ドレイン電極に接続された配線を、ゲート電極と平行に形成して、ゲート電極と容量接合させた構成
なお、（６−３）の構成は、ドレイン電極とゲート電極とが直接容量接続した構成ではなく、間接的に容量接続した構成である。
これらの構成でも、ドレイン電極とゲート電極とを容量接続させることが可能である。
本発明の半導体装置において、半導体としては、シリコンの他、ゲルマニウムや、化合物半導体も使用することが可能である。
また、本発明の半導体装置において、半導体基体としては、半導体基板、半導体基板とその上の半導体エピタキシャル層等の構成を使用することが可能である。
また、本発明の半導体装置において、半導体基体としては、半導体基板、半導体基板とその上の半導体エピタキシャル層等の構成を使用することが可能である。
また、上述した各実施の形態では、基板１及びドリフト領域２をＮ型として、ピラー領域３及びボディ領域４をＰ型としていた。
本発明では、これらの各領域が、それぞれ逆の導電型である半導体装置を構成することも可能である。
本発明では、これらの各領域が、それぞれ逆の導電型である半導体装置を構成することも可能である。
また、図１に示した実施の形態では、ＰＭＯＳトランジスタ２２のソース領域を、ゲート電極１０のＮＭＯＳトランジスタ２１側に形成し、さらにＮＳＤ８をソース領域のＰＳＤ７よりもＮＭＯＳトランジスタ２１側に形成していた。
本発明では、ソース領域とドレイン領域との位置関係や、同電位とする電位取り出し領域の位置が、上述した実施の形態の構成に限定されるものではなく、他の構成としても本発明の作用効果を生じるものである。
図１に示した構成とすると、ＮＳＤ８がＮＭＯＳトランジスタ２１に近くなるため、図４に示したホール１６の移動距離が短くなって、リバースリカバリータイムｔｒｒを短縮する効果が顕著になると考えられる。
本発明では、ソース領域とドレイン領域との位置関係や、同電位とする電位取り出し領域の位置が、上述した実施の形態の構成に限定されるものではなく、他の構成としても本発明の作用効果を生じるものである。
図１に示した構成とすると、ＮＳＤ８がＮＭＯＳトランジスタ２１に近くなるため、図４に示したホール１６の移動距離が短くなって、リバースリカバリータイムｔｒｒを短縮する効果が顕著になると考えられる。
なお、本発明において、第１拡散層と、第１拡散層を囲むように形成された第２拡散層との、平面形状や平面配置は、様々な構成が可能であり、特に限定されるものではない。
平面形状としては、例えば、個々に独立した島状、ストライプ状、リング状等が挙げられる。
平面配置としては、第２拡散層を第１拡散層の周囲全体に設けた配置や、第２拡散層を第１拡散層の１次元方向の両外側（前後又は左右）に設けた配置等が挙げられる。
平面形状としては、例えば、個々に独立した島状、ストライプ状、リング状等が挙げられる。
平面配置としては、第２拡散層を第１拡散層の周囲全体に設けた配置や、第２拡散層を第１拡散層の１次元方向の両外側（前後又は左右）に設けた配置等が挙げられる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 基板、２ エピタキシャル層（ドリフト領域）、３ ピラー領域、４ ボディ領域、５，７ Ｐ型の電位取り出し領域（ＰＳＤ）、６，８ Ｎ型の電位取り出し領域（ＮＳＤ）、９ ゲート絶縁膜、１０ ゲート電極、１１ フィールド絶縁層、１２ 配線層、１３ ドレイン電極、１４ ソース電極、１５ 配線、１６ ホール、１７ 電子、２１，Ｔｒ２ ＮＭＯＳトランジスタ、２２，Ｔｒ３ ＰＭＯＳトランジスタ、Ｃ，Ｃ１，Ｃ２ キャパシター、Ｄ ダイオード、Ｌ インダクタ（コイル）、Ｔｒ，Ｔｒ１ トランジスタ
Claims (5)
- 第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層と、
前記半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層と、
前記半導体層の表面に、前記第１拡散層と互いに離間し、かつ、前記第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層から成る、第１ソース領域及び第１ドレイン領域と、
前記第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層と、
前記第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層と、
前記半導体層の表面、前記第１拡散層及び前記第２拡散層の表面に形成されたゲート絶縁膜と、
前記半導体層の表面上、前記第１ソース領域の前記第２拡散層の表面の一部上、並びに前記第１ドレイン領域の前記第２拡散層の表面の一部上に、前記ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ソース領域の前記第２拡散層の表面、及び前記半導体層の表面をまたぐように形成され、前記第４拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層と、
前記第１ドレイン領域に電気的に接続され、かつ前記第１ゲート電極と容量接続されているドレイン電極と、
前記ドレイン電極と前記第３拡散層とを電気的に接続する配線とを含む
半導体装置。 - 前記第１拡散層の表面に形成された第１導電型不純物を含有する第６拡散層から成る、第２ソース領域と、
前記半導体層の表面上、前記第１拡散層の表面の一部上、並びに、前記第６拡散層の表面上に、前記ゲート絶縁膜を介して形成された第２ゲート電極とをさらに含み、
前記第３拡散層及び前記第２ソース領域と、前記第２ゲート電極とが、電気的に接続されている
請求項１に記載の半導体装置。 - 前記第１拡散層及び前記第３拡散層を含んでＰＮ接合型ダイオードが構成され、各前記第１拡散層の表面の前記第３拡散層が配線層によって電気的に接続されている
請求項１に記載の半導体装置。 - 前記第１導電型の半導体基体上に形成された第１導電型不純物を含む第１ピラー層と、
前記第１ピラー層と交互に配置され、前記第１拡散層の下方に延びるように形成された、第２導電型不純物を含む第２ピラー層と、
前記第２拡散層の下方に延びるように形成された第３ピラー層とをさらに含む
請求項１に記載の半導体装置。 - 前記ドレイン電極が、前記第１ゲート電極上に張り出した張り出し部を有し、前記張り出し部と前記第１ゲート電極とが容量接続されている、請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008282451A JP2010109296A (ja) | 2008-10-31 | 2008-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008282451A Pending JP2010109296A (ja) | 2008-10-31 | 2008-10-31 | 半導体装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE212018000097U1 (de) | 2017-01-25 | 2019-07-31 | Rohm Co., Ltd. | Halbleitervorrichtung |
| KR20230009248A (ko) * | 2021-07-08 | 2023-01-17 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
-
2008
- 2008-10-31 JP JP2008282451A patent/JP2010109296A/ja active Pending
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| DE112018001442T5 (de) | 2017-01-25 | 2020-01-09 | Rohm Co., Ltd. | Halbleitervorrichtung |
| US12027579B2 (en) | 2017-01-25 | 2024-07-02 | Rohm Co., Ltd. | Semiconductor device having a carrier trapping region including crystal defects |
| KR20230009248A (ko) * | 2021-07-08 | 2023-01-17 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
| KR102572223B1 (ko) * | 2021-07-08 | 2023-08-30 | 현대모비스 주식회사 | 전력 반도체 소자 및 그 제조 방법 |
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