TWI597852B - Semiconductor device and method of manufacturing the same - Google Patents

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Yoichi Hori
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Toshiba Kk
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Description

半導體裝置及其製造方法
[相關申請案]
本申請案享有以日本專利申請案2015-51892號(申請日：2015年3月16日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的所有內容。
本發明之實施形態係關於一種半導體裝置及其製造方法。
作為肖特基勢壘二極體(SBD)之一構造，有MPS(Merged PIN Schottky diode，混合PIN肖特基二極體)。於MPS中，藉由使自相鄰之p型層擴展之空乏層夾斷，可緩和肖特基電極界面之電場強度，減少逆向偏壓時之漏電流。又，由於陽極電極與p型層進行歐姆接觸，故而當陽極電壓升高時，電洞自p型層注入而產生漂移層之傳導率調變。因此，具備與PIN二極體同樣高之突波電流耐受性。
關於使用SiC(碳化矽)之MPS，為了使陽極電極與p型層進行歐姆接觸，較理想為於p型層與陽極電極之間設置矽化物層。然而，有產生由矽化物層引起之漏電流增大等特性劣化之虞。
本發明之實施形態提供一種可抑制由矽化物層引起之特性劣化之半導體裝置及其製造方法。
實施形態之半導體裝置包括：n型SiC基板；n型SiC層，其設置於上述SiC基板上，具有第1表面，且n型雜質濃度較上述SiC基板低； 複數個p型第1 SiC區域，其等設置於上述SiC層之上述第1表面；複數個p型第2 SiC區域，其等設置於上述第1 SiC區域之各者中，且p型雜質濃度較上述第1 SiC區域高；複數個矽化物層，其等設置於上述第2 SiC區域之各者上，於上述第2 SiC區域之相反側具有第2表面，且上述SiC基板至上述第2表面之距離與上述SiC基板至上述第1表面之距離之差量為0.2μm以下；第1電極，其係與上述SiC層及上述矽化物層相接地進行設置；及第2電極，其係與上述SiC基板相接地進行設置。
10‧‧‧n+型陰極區域(SiC基板)
12‧‧‧n-型漂移層(SiC層)
14‧‧‧p型第1陽極區域(第1 SiC區域)
16‧‧‧p+型第2陽極區域(第2 SiC區域)
18‧‧‧p型保護環區域
20‧‧‧矽化物層
22‧‧‧場氧化膜
24‧‧‧陽極電極(第1電極)
26‧‧‧陰極電極(第2電極)
30‧‧‧第1遮罩材
32‧‧‧第2遮罩材
34‧‧‧側壁
36‧‧‧第1金屬膜
38‧‧‧第2金屬膜
40‧‧‧第2側壁(絕緣膜)
42‧‧‧第1側壁
100‧‧‧MPS(半導體裝置)
200‧‧‧MPS(半導體裝置)
300‧‧‧MPS(半導體裝置)
400‧‧‧MPS(半導體裝置)
900‧‧‧MPS(半導體裝置)
d‧‧‧距離
d'‧‧‧距離
圖1係第1實施形態之半導體裝置之模式剖視圖。
圖2係第1實施形態之半導體裝置之主要部分之模式剖視圖。
圖3(a)~(h)係表示第1實施形態之半導體裝置之製造方法之剖視圖。
圖4係比較形態之半導體裝置之模式剖視圖。
圖5係第2實施形態之半導體裝置之模式剖視圖。
圖6(a)~(i)係表示第2實施形態之半導體裝置之製造方法之剖視圖。
圖7係第3實施形態之半導體裝置之模式剖視圖。
圖8係比較形態之半導體裝置之模式剖視圖。
圖9係第4實施形態之半導體裝置之模式剖視圖。
以下，一面參照圖式一面對本發明之實施形態進行說明。再者，於以下說明中，對相同構件等標註相同符號，且對已說明過一次之構件等適當省略其說明。
又，於以下說明中，n+、n、n-及p+、p、p-之記法表示各導電型中之雜質濃度之相對高低。即，n+表示與n相比，n型雜質濃度相對較高，n-表示與n相比，n型雜質濃度相對較低。又，p+表示與p相比，p 型雜質濃度相對較高，p-表示與p相比，p型雜質濃度相對較低。再者，亦存在將n+型、n-型僅記載為n型，將p+型、p-型僅記載為p型之情形。
雜質濃度例如可藉由SIMS(Secondary Ion Mass Spectrometry，二次離子質譜法)進行測定。又，雜質濃度之相對高低例如亦可根據利用SCM(Scanning Capacitance Microscopy，掃描電容顯微術)所求得之載子濃度之高低進行判斷。
(第1實施形態)
本實施形態之半導體裝置包括：n型SiC基板；n型SiC層，其設置於SiC基板上，具有第1表面，且n型雜質濃度較SiC基板低；複數個p型第1 SiC區域，其等設置於SiC層之第1表面；複數個p型第2 SiC區域，其等設置於第1 SiC區域之各者中，且p型雜質濃度較第1 SiC區域高；複數個矽化物層，其等設置於第2 SiC區域之各者上，於第2 SiC區域之相反側具有第2表面，且SiC基板至第2表面之距離與SiC基板至第1表面之距離之差量為0.2μm以下；第1電極，其係與SiC層及矽化物層相接地進行設置；及第2電極，其係與SiC基板相接地進行設置。
圖1係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為MPS。
MPS100包含n+型陰極區域(SiC基板)10、n-型漂移層(SiC層)12、p型第1陽極區域(第1 SiC區域)14、p+型第2陽極區域(第2 SiC區域)16、p型保護環區域18、矽化物層20、場氧化膜22、陽極電極(第1電極)24、及陰極電極(第2電極)26。
n+型陰極區域(SiC基板)10例如為4H-SiC構造之SiC基板。n+型陰極區域10含有n型雜質。n型雜質例如為氮(N)。n型雜質之雜質濃度例如為1×1019以上且1×1021cm-3以下。
n-型漂移層(SiC層)12係設置於n+型陰極區域10上。n-型漂移層12 含有n型雜質。n型雜質例如為氮(N)。n-型漂移層12之雜質濃度低於n+型陰極區域10之雜質濃度。n型雜質之雜質濃度例如為1×1015以上且2×1016cm-3以下。n-型漂移層12之膜厚例如為3μm以上且30μm以下。
再者，亦可於n+型陰極區域10與n-型漂移層12之間設置n型緩衝層(未圖示)，其具有n型雜質之雜質濃度處於n+型陰極區域10之雜質濃度與n-型漂移層12之雜質濃度之間的濃度。
p型第1陽極區域(第1 SiC區域)14係於n-型漂移層12之表面設置複數個。p型第1陽極區域14含有p型雜質。p型雜質例如為鋁(Al)。p型雜質之雜質濃度例如為5×1016cm-3以上且5×1017cm-3以下。
p型第1陽極區域14之深度例如為0.5μm以上且2μm以下。p型第1陽極區域14之寬度例如為1.0μm以上且10.0μm以下。p型第1陽極區域14彼此之間隔例如為1.0μm以上且5.0μm以下。
p+型第2陽極區域(第2 SiC區域)16係設置於p型第1陽極區域14中。p+型第2陽極區域16係設置於p型第1陽極區域14之表面。p+型第2陽極區域16係設置複數個。
p+型第2陽極區域16含有p型雜質。p型雜質例如為鋁(Al)。p+型第2陽極區域16之雜質濃度較p型第1陽極區域14之雜質濃度高。p型雜質之雜質濃度例如為1×1019cm-3以上且1×1020cm-3以下。
p+型第2陽極區域16之深度例如為0.2μm以上且1.0μm以下。p+型第2陽極區域16之寬度例如為0.5μm以上且8.0μm以下。
p型保護環區域18被設置成包圍複數個p型第1陽極區域14。p型保護環區域18為用以使MPS100之耐壓提高之終止構造。
p型保護環區域18含有p型雜質。p型雜質例如為鋁(Al)。p型雜質之雜質濃度例如為1×1017cm-3以上且5×1018cm-3以下。
矽化物層20係設置於複數個p+型第2陽極區域16之各者上。矽化 物層20係設置複數個。矽化物層20例如為矽化鎳層。矽化物層20之膜厚例如為0.05μm以上且0.5μm以下。
場氧化膜22係設置於p型保護環區域18上。場氧化膜22例如為氧化矽膜。場氧化膜22具備開口部。場氧化膜22之膜厚例如為0.2μm以上且1.0μm以下。
陽極電極(第1電極)24於場氧化膜22之開口部與n-型漂移層12及矽化物層20相接。陽極電極24與n-型漂移層12之接觸為肖特基接觸。陽極電極24與矽化物層20之接觸為歐姆接觸。
陽極電極24為金屬。陽極電極24例如為鈦(Ti)與鋁(Al)之積層膜。
陰極電極26係與n+型陰極區域10相接地進行設置。陰極電極26與n+型陰極區域10之接觸較理想為歐姆接觸。
陰極電極26為金屬。陰極電極26例如為鈦(Ti)與鋁(Al)之積層膜。
圖2係本實施形態之半導體裝置之主要部分之模式剖視圖。其係MPS100之包含1個p型第1陽極區域14之部分之放大圖。
將n-型漂移層12之表面設為第1表面。將矽化物層20之與p+型第2陽極區域(第2 SiC區域)16相反側之表面設為第2表面。將自n+型陰極區域10朝向n-型漂移層12之方向(圖2中之白箭頭)設為正。
於MPS100中，第1表面與第2表面之距離(圖2中之“d”)、即n-型漂移層12之表面與矽化物層20之表面之距離為0.2μm以下。換言之，SiC基板10至第2表面之距離與SiC基板10至第1表面之距離之差量為0.2μm以下。第1表面與第2表面之距離(差量)較理想為-0.1μm以上且0.1μm以下。
其次，對本實施形態之半導體裝置之製造方法進行說明。圖3係表示本實施形態之半導體裝置之製造方法之剖視圖。圖3(a)~圖3(h) 係MPS100之包含1個p型第1陽極區域14之部分之放大圖。
本實施形態之半導體裝置之製造方法係於n型SiC層上形成第1遮罩材，對第1遮罩材進行蝕刻而形成開口部，以第1遮罩材為遮罩進行向SiC層內注入p型雜質之第1離子注入，於第1遮罩材上形成膜厚未達開口部之寬度之一半之第2遮罩材，對第2遮罩材進行蝕刻而於開口部之側面形成側壁，以第1遮罩材及側壁為遮罩對SiC層進行蝕刻而形成溝槽，以第1遮罩材及側壁為遮罩進行向SiC層內注入p型雜質之第2離子注入，於SiC層上形成第1金屬膜，藉由熱處理使第1金屬膜與SiC層進行反應而形成矽化物層，將未反應之第1金屬膜去除，將第1遮罩材及側壁去除，且於SiC層及矽化物層上形成第2金屬膜。
首先，於未圖示之n+型陰極區域(SiC基板)10(圖1)上，藉由磊晶生長法形成n-型漂移層(SiC層)12。其次，藉由p型雜質之離子注入形成未圖示之p型保護環區域18(圖1)。
其次，於n-型漂移層12上形成第1遮罩材30。第1遮罩材30例如為藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法所形成之氧化矽膜。
其次，對第1遮罩材30進行蝕刻而形成開口部。開口部之形成例如係藉由微影法及RIE(Reactive Ion Etching，反應性離子蝕刻)法進行。
其次，以第1遮罩材30為遮罩向n-型漂移層12內注入p型雜質(第1離子注入)。藉由第1離子注入形成p型第1陽極區域(第1 SiC區域)14(圖3(a))。p型雜質例如為鋁(Al)。
其次，於第1遮罩材30上形成膜厚未達開口部之寬度之一半之第2遮罩材32(圖3(b))。開口部未被第2遮罩材32完全掩埋。
第2遮罩材32例如為藉由CVD法所形成之氧化矽膜。
其次，對第2遮罩材32進行蝕刻而於開口部之側面形成側壁34。 側壁34之形成例如係藉由利用RIE法之整面蝕刻進行。
其次，以第1遮罩材30及側壁34為遮罩，對n-型漂移層12(p型第1陽極區域14)進行蝕刻而形成溝槽(圖3(c))。溝槽之形成例如係藉由RIE法進行。
其次，以第1遮罩材30及側壁34為遮罩，向n-型漂移層12(p型第1陽極區域14)內注入p型雜質(第2離子注入)。藉由第2離子注入形成p+型第2陽極區域(第2 SiC區域)16(圖3(d))。
其次，於n-型漂移層12(p+型第2陽極區域16)上形成第1金屬膜36(圖3(e))。第1金屬膜36例如係藉由濺鍍法形成。第1金屬膜36例如為鎳(Ni)膜。
其次，進行熱處理。藉由熱處理使第1金屬膜36與n-型漂移層12(p+型第2陽極區域16)進行反應而形成矽化物層20。其次，將未反應之第1金屬膜36去除(圖3(f))。未反應之第1金屬膜36之去除例如係藉由濕式蝕刻進行。
其次，將第1遮罩材30及側壁34去除(圖3(g))。第1遮罩材30及側壁34之去除例如係藉由濕式蝕刻進行。
其次，形成未圖示之場氧化膜22(圖1)。場氧化膜22例如為藉由CVD法所形成之氧化矽膜。場氧化膜22係以露出矽化物層20之方式被圖案化。
其次，於n-型漂移層12及矽化物層20上形成第2金屬膜38(圖3(h))。第2金屬膜38例如係藉由濺鍍法形成。第2金屬膜38例如為鈦(Ti)與鋁(Al)之積層膜。
第2金屬膜38隨後被圖案化而成為陽極電極。其次，形成未圖示之陰極電極。
藉由以上製造方法形成圖1所示之MPS100。
其次，對本實施形態之MPS100之作用及效果進行說明。
圖4係比較形態之半導體裝置之模式剖視圖。比較形態之半導體裝置為MPS。關於比較形態之MPS，第1表面與第2表面之距離(圖4中之“d'”)、即n-型漂移層12之表面與矽化物層20之表面之距離大於0.2μm，除此以外與第1實施形態之半導體裝置相同。換言之，除SiC基板10至第2表面之距離與SiC基板10至第1表面之距離之差量大於0.2μm以外，與第1實施形態之半導體裝置相同。
如圖4所示，比較形態之MPS中，矽化物層20之表面相對於n-型漂移層12之表面凸出。因此，於形成於矽化物層20上之陽極電極24之表面形成有凸部。
若於陽極電極24之表面存在凸部，則於陽極電極24上進行打線接合時，有產生由凸部引起之裝置不良之虞。例如，因打線接合之衝擊導致凸部下之矽化物層20遭到破壞。因矽化物層20之破壞，例如逆向偏壓時之漏電流會增加。
於本實施形態之MPS100中，將n-型漂移層12之表面與矽化物層20之表面之距離設為0.2μm以下。因此，可抑制於陽極電極24之表面形成凸部，裝置不良減少。進而，就抑制由陽極電極24之表面形狀引起之裝置不良之產生的觀點而言，n-型漂移層12之表面與矽化物層20之表面之距離較理想為-0.1μm以上且0.1μm以下。
本實施形態之製造方法中，於利用離子注入形成p+型第2陽極區域16之前在n-型漂移層12設置溝槽。藉由該步驟，可將矽化物層20之表面降低至基板側。
又，若p+型第2陽極區域16與n-型漂移層12之距離過近，則有逆向偏壓時之漏電流增加之虞。其原因在於，若空乏層到達p+型第2陽極區域16，則p+型第2陽極區域16中之結晶缺陷成為漏電流源。尤其於對SiC離子注入原子半徑相對較大之鋁之情形時，亦因其後之熱處理導致離子注入時所形成之缺陷之恢復不推進，有結晶缺陷大量殘留 之虞。該問題亦會妨礙MPS之微細化。
同樣地，若矽化物層20與n-型漂移層12之距離過近，則有空乏層於逆向偏壓時到達矽化物層20導致漏電流增加之虞。該問題亦會妨礙MPS之微細化。
於本實施形態之製造方法中，以第1遮罩材30為遮罩形成p型第1陽極區域14。而且，以設置於第1遮罩材30之開口部之側壁34為遮罩形成p+型第2陽極區域16及矽化物層20。因此，利用自對準形成p型第1陽極區域14、p+型第2陽極區域16及矽化物層20。
因此，可縮小p+型第2陽極區域16及矽化物層20與n-型漂移層12之距離。由此，根據本實施形態之製造方法，可實現MPS之微細化。
根據本實施形態之MPS100及其製造方法，可減少由矽化物層20引起之裝置不良。又，可實現MPS之微細化。
(第2實施形態)
本實施形態之半導體裝置進而具備設置於矽化物層之側面與第1 SiC區域之間之絕緣膜，除此以外與第1實施形態相同。因此，對於與第1實施形態重複之內容省略記述。
圖5係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為MPS。
MPS200於矽化物層20之側面與n-型漂移層(SiC層)12之間具備絕緣膜40。絕緣膜40係上下被夾於陽極電極(第1電極)24與p型第1陽極區域(第1 SiC區域)14間。絕緣膜40例如為氧化矽膜。
其次，對本實施形態之半導體裝置之製造方法進行說明。圖6係表示本實施形態之半導體裝置之製造方法之剖視圖。圖6(a)~圖6(i)係MPS200之包含1個p型第1陽極區域14之部分之放大圖。
本實施形態之半導體裝置之製造方法係於n型SiC層上形成第1遮罩材，對第1遮罩材進行蝕刻而形成開口部，以第1遮罩材為遮罩對 SiC層進行蝕刻而形成溝槽，以第1遮罩材為遮罩進行向SiC層內注入p型雜質之第1離子注入，於第1遮罩材上形成膜厚未達開口部之寬度之一半之第2遮罩材，對第2遮罩材進行蝕刻而於開口部之側面形成第1側壁，以第1遮罩材及第1側壁為遮罩進行向SiC層內注入p型雜質之第2離子注入，於SiC層上形成第1金屬膜，藉由熱處理使第1金屬膜與SiC層進行反應而形成矽化物層，將未反應之第1金屬膜去除，將第1遮罩材及第1側壁之一部分去除，於溝槽之側面形成第2側壁，且於SiC層及矽化物層上形成第2金屬膜。
首先，於未圖示之n+型陰極區域(SiC基板)10(圖5)上，藉由磊晶生長法形成n-型漂移層(SiC層)12。其次，藉由p型雜質之離子注入形成未圖示之p型保護環區域18(圖5)。
其次，於n-型漂移層12上形成第1遮罩材30。第1遮罩材30例如為藉由CVD法所形成之氧化矽膜。
其次，對第1遮罩材30進行蝕刻而形成開口部。開口部之形成例如係藉由微影法及RIE法進行。
其次，以第1遮罩材30為遮罩，對n-型漂移層12進行蝕刻而形成溝槽(圖6(a))。溝槽之形成例如係藉由RIE法進行。
其次，以第1遮罩材30為遮罩向n-型漂移層12內注入p型雜質(第1離子注入)。藉由第1離子注入形成p型第1陽極區域(第1 SiC區域)14(圖6(b))。p型雜質例如為鋁(Al)。
其次，於第1遮罩材30上形成膜厚未達開口部之寬度之一半之第2遮罩材32(圖6(c))。開口部未被第2遮罩材32完全掩埋。
第2遮罩材32例如為藉由CVD法所形成之氧化矽膜。
其次，對第2遮罩材32進行蝕刻而於開口部之側面形成第1側壁42(圖6(d))。第1側壁42之形成例如係藉由利用RIE法之整面蝕刻進行。
其次，以第1遮罩材30及第1側壁42為遮罩向n-型漂移層12(p型第1陽極區域14)內注入p型雜質(第2離子注入)。藉由第2離子注入形成p+型第2陽極區域(第2 SiC區域)16(圖6(e))。
其次，於n-型漂移層12(p+型第2陽極區域16)上形成第1金屬膜36(圖6(f))。第1金屬膜36例如係藉由濺鍍法形成。第1金屬膜36例如為鎳(Ni)膜。
其次，進行熱處理。藉由熱處理使第1金屬膜36與n-型漂移層12(p+型第2陽極區域16)進行反應而形成矽化物層20。其次，將未反應之第1金屬膜36去除(圖6(g))。未反應之第1金屬膜36之去除例如係藉由濕式蝕刻進行。
其次，將第1遮罩材30及第1側壁42之一部分去除。此時，將第1側壁42之一部分殘留於溝槽之側面而形成第2側壁(絕緣膜)40(圖6(h))。第1遮罩材30及第1側壁42之一部分之去除例如係藉由利用RIE法之整面蝕刻進行。
其次，形成未圖示之場氧化膜22(圖5)。場氧化膜22例如為藉由CVD法所形成之氧化矽膜。場氧化膜22係以露出矽化物層20之方式被圖案化。
其次，於n-型漂移層12上及矽化物層20上形成第2金屬膜38(圖6(i))。第2金屬膜38例如係藉由濺鍍法形成。第2金屬膜38例如為鈦(Ti)與鋁(Al)之積層膜。
第2金屬膜38隨後被圖案化而成為陽極電極。其次，形成未圖示之陰極電極。
根據以上製造方法，形成圖5所示之MPS200。
其次，對本實施形態之MPS200之作用及效果進行說明。
於本實施形態之MPS200中，將n-型漂移層12之表面與矽化物層20之表面之距離(差量)設為0.2μm以下。因此，與第1實施形態之 MPS100同樣地，可抑制於陽極電極24之表面形成凸部，減少裝置不良。
又，本實施形態之製造方法中，於利用離子注入形成p型第1陽極區域14之前，在n-型漂移層12設置溝槽。藉由該步驟可將矽化物層20之表面降低至基板側。
若矽化物層20與n-型漂移層12之距離過近，則有空乏層於逆向偏壓時到達矽化物層20導致漏電流增加之虞。
本實施形態之MPS200中，藉由在矽化物層20與n-型漂移層12之間設置絕緣膜40，而防止空乏層於逆向偏壓時到達矽化物層20。又，根據本實施形態之MPS200之製造方法，於形成矽化物層20時，可抑制矽化物層20朝n-型漂移層12側延伸。因此，可進一步縮小矽化物層20與n-型漂移層12之距離。由此，根據本實施形態之製造方法，可實現MPS之進一步之微細化。
根據本實施形態之MPS200及其製造方法，可減少由矽化物層20引起之裝置不良。又，藉由設置絕緣膜40可實現MPS之進一步之微細化。
(第3實施形態)
本實施形態之半導體裝置包括：n型SiC基板；n型SiC層，其設置於SiC基板上，具有第1表面，且n型雜質濃度較SiC基板低；p型第1 SiC區域，其設置於SiC層之表面；複數個p型第2 SiC區域，其等設置於第1 SiC區域內，且p型雜質濃度較第1 SiC區域高；複數個矽化物層，其等設置於第2 SiC區域之各者上，且於第2 SiC區域之相反側具有第2表面；第1電極，其係與SiC層及矽化物層相接地進行設置；及第2電極，其係與SiC基板相接地進行設置。
本實施形態之半導體裝置與第1實施形態之不同方面在於p型第1 SiC區域之寬度較寬。以下，對於與第1實施形態重複之內容省略記 述。
圖7係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為MPS。
MPS300包含n+型陰極區域(SiC基板)10、n-型漂移層(SiC層)12、p型第1陽極區域(第1 SiC區域)14、p+型第2陽極區域(第2 SiC區域)16、p型保護環區域18、矽化物層20、場氧化膜22、陽極電極(第1電極)24、及陰極電極(第2電極)26。
於1個p型第1陽極區域14內設置有複數個p+型第2陽極區域16。進而，於p+型第2陽極區域16之各者上設置有矽化物層20。
其次，對本實施形態之MPS300之作用及效果進行說明。
圖8係比較形態之半導體裝置之模式剖視圖。比較形態之半導體裝置為MPS。
比較形態之MPS900與本實施形態之MPS300之不同方面在於，於1個p型第1陽極區域14內設置1個p+型第2陽極區域16及一個矽化物層20。
比較形態之MPS900例如與第1實施形態之MPS100相比，由於1個p型第1陽極區域14之寬度較寬，故而來自p型第1陽極區域14之少量載子之注入得到促進，容易產生n-型漂移層12之傳導率調變。因此，可實現具備較高之突波電流耐受性之MPS。
然而，若如MPS900般具有寬度較寬之矽化物層20，則形成矽化物層20時之體積膨脹所致之應力增大。因此，有MPS之逆向偏壓時之漏電流增大之虞。
本實施形態之MPS300之矽化物層20被分割，各自之寬度較小。因此，形成矽化物層20時之體積膨脹所致之應力之影響減小。由此，實現漏電流較小之MPS300。
再者，就抑制於陽極電極24之表面形成凸部、減少接合中產生 之不良之觀點而言，較理想為將n-型漂移層12之表面(第1表面)與矽化物層20之表面(第2表面)之距離(差量)設為0.2μm以下。換言之，較理想為SiC基板10至第2表面之距離與SiC基板10至第1表面之距離之差量為0.2μm以下。較理想為n-型漂移層12之表面與矽化物層20之表面之距離(差量)為-0.1μm以上且0.1μm以下。又，更理想為變得平坦之0μm。
根據本實施形態之MPS300，可減少由矽化物層20引起之裝置不良。又，根據本實施形態之MPS300，可實現較高之突波電流耐受性。又，本實施形態之MPS300可利用與第1實施形態相同之方法，同時形成複數個p+型第2陽極區域16、及設置於各個p+型第2陽極區域16上之矽化物層20。因此，MPS300之製造較容易。
(第4實施形態)
本實施形態之半導體裝置包括：n型SiC基板；n型SiC層，其設置於SiC基板上，具有第1表面，且n型雜質濃度較SiC基板低；p型第1 SiC區域，其設置於SiC層之表面；p型第2 SiC區域，其設置於第1 SiC區域內，且p型雜質濃度較第1 SiC區域高；複數個矽化物層，其等設置於第2 SiC區域上，且於第2 SiC區域之相反側具有第2表面；第1電極，其係與SiC層及矽化物層相接地進行設置；及第2電極，其係與SiC基板相接地進行設置。
本實施形態之半導體裝置之設置於1個p型第1 SiC區域內之p型第2 SiC區域為1個，除此以外與第3實施形態相同。因此，對於與第3實施形態重複之內容省略記述。
圖9係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置為MPS。
MPS400包含n+型陰極區域(SiC基板)10、n-型漂移層(SiC層)12、p型第1陽極區域(第1 SiC區域)14、p+型第2陽極區域(第2 SiC區域)16、 p型保護環區域18、矽化物層20、場氧化膜22、陽極電極(第1電極)24、及陰極電極(第2電極)26。
於1個p型第1陽極區域14內設置有1個p+型第2陽極區域16。而且，於1個p+型第2陽極區域16上設置有複數個矽化物層20。
關於本實施形態之MPS400，亦實現與第3實施形態相同之作用及效果。
進而，與第3實施形態相比，由於p+型第2陽極區域16較寬，故而來自p型第1陽極區域14之少量載子之注入得到促進，容易產生n-型漂移層12之傳導率調變。因此，可實現具備更高之突波電流耐受性之MPS。
再者，就抑制於陽極電極24之表面形成凸部、減少接合中產生之不良之觀點而言，較理想為將n-型漂移層12之表面(第1表面)與矽化物層20之表面(第2表面)之距離設為0.2μm以下。換言之，較理想為SiC基板10至第2表面之距離與SiC基板10至第1表面之距離之差量為0.2μm以下。較理想為n-型漂移層12之表面與矽化物層20之表面之距離(差量)為-0.1μm以上且0.1μm以下。又，更理想為變得平坦之0μm。
根據本實施形態之MPS400，可減少由矽化物層20引起之裝置不良。又，根據本實施形態之MPS400，可實現較高之突波電流耐受性。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例進行提示，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可在不脫離發明之主旨之範圍內進行各種省略、替換、變更。例如，亦可將一實施形態之構成要素替換或變更為另一實施形態之構成要素。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧n+型陰極區域(SiC基板)
12‧‧‧n-型漂移層(SiC層)
14‧‧‧p型第1陽極區域(第1 SiC區域)
16‧‧‧p+型第2陽極區域(第2 SiC區域)
18‧‧‧p型保護環區域
20‧‧‧矽化物層
22‧‧‧場氧化膜
24‧‧‧陽極電極(第1電極)
26‧‧‧陰極電極(第2電極)
100‧‧‧MPS(半導體裝置)

Claims (12)

  1. 一種半導體裝置，其包括：n型SiC基板；n型SiC層，其設置於上述SiC基板上，具有第1表面，且n型雜質濃度較上述SiC基板低；複數個p型第1 SiC區域，其等設置於上述SiC層之上述第1表面；複數個p型第2 SiC區域，其等設置於上述第1 SiC區域之各者之中，且p型雜質濃度較上述第1 SiC區域高；複數個矽化物層，其等設置於上述第2 SiC區域之各者之上，於上述第2 SiC區域之相反側具有第2表面，且上述SiC基板至上述第2表面之距離與上述SiC基板至上述第1表面之距離之差量為-0.1μm以上0.1μm以下；第1電極，其係與上述SiC層及上述矽化物層相接而設置；及第2電極，其係與上述SiC基板相接而設置。
  2. 如請求項1之半導體裝置，其更包括設置於上述矽化物層之側面與上述n型SiC層之間且接觸於上述側面之絕緣膜。
  3. 如請求項1或2之半導體裝置，其中上述矽化物層為矽化鎳層。
  4. 如請求項2之半導體裝置，其中上述絕緣膜為氧化矽膜。
  5. 一種半導體裝置，其包括：n型SiC基板；n型SiC層，其設置於上述SiC基板上，具有第1表面，且n型雜質濃度較上述SiC基板低；p型第1 SiC區域，其設置於上述SiC層之上述第1表面；複數個p型第2 SiC區域，其等設置於上述第1 SiC區域內，且p 型雜質濃度較上述第1 SiC區域高；複數個矽化物層，其等設置於上述第2 SiC區域之各者之上，於上述第2 SiC區域之相反側具有第2表面，且上述SiC基板至上述第2表面之距離與上述SiC基板至上述第1表面之距離之差量為-0.1μm以上0.1μm以下；第1電極，其係與上述SiC層及上述矽化物層相接而設置；及第2電極，其係與上述SiC基板相接而設置。
  6. 如請求項5之半導體裝置，其中上述矽化物層為矽化鎳層。
  7. 一種半導體裝置，其包括：n型SiC基板；n型SiC層，其設置於上述SiC基板上，具有第1表面，且n型雜質濃度較上述SiC基板低；p型第1 SiC區域，其設置於上述SiC層之上述第1表面；p型第2 SiC區域，其設置於上述第1 SiC區域內，且p型雜質濃度較上述第1 SiC區域高；複數個矽化物層，其等設置於上述第2 SiC區域上，於上述第2 SiC區域之相反側具有第2表面，且上述SiC基板至上述第2表面之距離與上述SiC基板至上述第1表面之距離之差量為-0.1μm以上0.1μm以下；第1電極，其係與上述SiC層及上述矽化物層相接而設置；及第2電極，其係與上述SiC基板相接而設置。
  8. 如請求項7之半導體裝置，其中上述矽化物層為矽化鎳層。
  9. 一種半導體裝置之製造方法，其係：於n型SiC層上形成第1遮罩(mask)材；對上述第1遮罩材進行蝕刻而形成開口部；以上述第1遮罩材為遮罩進行向上述SiC層內注入p型雜質之第 1離子注入；於上述第1遮罩材上形成未達上述開口部之寬度之一半之膜厚之第2遮罩材；對上述第2遮罩材進行蝕刻而於上述開口部之側面形成側壁；以上述第1遮罩材及上述側壁為遮罩對上述SiC層進行蝕刻而形成溝槽；以上述第1遮罩材及上述側壁為遮罩進行向上述SiC層內注入p型雜質之第2離子注入；於上述SiC層上形成第1金屬膜；藉由熱處理使上述第1金屬膜與上述SiC層反應而形成矽化物層；將未反應之上述第1金屬膜去除；將上述第1遮罩材及上述側壁去除；且於上述SiC層及上述矽化物層上形成第2金屬膜。
  10. 如請求項9之半導體裝置之製造方法，其中上述金屬膜為鎳膜。
  11. 一種半導體裝置之製造方法，其係：於n型SiC層上形成第1遮罩材；對上述第1遮罩材進行蝕刻而形成開口部；以上述第1遮罩材為遮罩對上述SiC層進行蝕刻而形成溝槽；以上述第1遮罩材為遮罩進行向上述SiC層內注入p型雜質之第1離子注入；於上述第1遮罩材上形成膜厚未達上述開口部之寬度之一半之第2遮罩材；對上述第2遮罩材進行蝕刻而於上述開口部之側面形成第1側壁；以上述第1遮罩材及上述第1側壁為遮罩進行向上述SiC層內注 入p型雜質之第2離子注入；於上述SiC層上形成第1金屬膜；藉由熱處理使上述第1金屬膜與上述SiC層反應而形成矽化物層；將未反應之上述第1金屬膜去除；將上述第1遮罩材及上述第1側壁之一部分去除，而於上述溝槽之側面形成第2側壁；且於上述SiC層及上述矽化物層上形成第2金屬膜。
  12. 如請求項11之半導體裝置之製造方法，其中上述第1金屬膜為鎳膜。
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