JP5561371B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
ＧａＮ系ショットキーバリアダイオード（ＧａＮ−ＳＢＤ：Schottky barrier diode）は、その物性的特徴から高耐圧で高速動作が可能なデバイスとして、サーバーシステム等への応用が期待されている。ＧａＮ−ＳＢＤでエネルギ損失を低減するためには、オン抵抗及びフォワード電圧を下げることが重要である。オン抵抗及びフォワード電圧の低下には、アノード電極（ショットキー電極）の仕事関数を下げることが有効である。その一方で、アノード電極の仕事関数と逆方向耐圧とがトレードオフの関係にある。従って、オン抵抗及びフォワード電圧を低下させるためにアノード電極の仕事関数を低下させると、逆方向耐圧が低下してしまう。
そこで、高耐圧化のために、アノード電極の外周部とこのアノード電極がショットキー接合されるｎ型ＧａＮ層との間にＭｇがドーピングされたｐ型ＧａＮ層を設けた構造が提案されている。この構造を得るためには、ｎ型ＧａＮ層上にｐ型ＧａＮ層を形成し、ｐ型ＧａＮ層をドライエッチングによりパターニングしてｎ型ＧａＮ層の表面（ショットキー面）を露出し、ショットキー面上にアノード電極を形成する必要がある。
しかしながら、Ｍｇの活性化は困難であり、１０００℃以上で活性化アニールを行っても、ドーピングした量の１％程度しか活性化しない。このため、ｐ型ＧａＮ層の形成に際しては、活性化したＭｇを十分に確保するために、１×１０１９ｃｍ−３以上もの多量のＭｇをドーピングし、１０００℃以上で活性化アニールを行う必要がある。多量のＭｇをドーピングすると、ｐ型ＧａＮ層の結晶性が低下しやすい。また、このようなｐ型ＧａＮ層をパターニングした後に露出するｎ型ＧａＮ層のショットキー面にも荒れが生じやすく、歩留まりが低下しやすい。更に、ドライエッチング時にｐ型ＧａＮ層自体に荒れが生じやすい。このため、Ｍｇがドーピングされたｐ型ＧａＮ層を設けた構造の実用化は極めて困難である。
特開２００８−１７７３６９号公報 特開２０１０−４０６９８号公報
本発明は、ショットキーバリアダイオードの逆方向耐圧を向上することができる半導体装置及びその製造方法を提供することを目的とする。
半導体装置の一態様には、ＧａＮ層と、前記ＧａＮ層のＧａ面にショットキー接合したアノード電極と、前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置するＩｎＧａＮ層と、が設けられている。
半導体装置の他の一態様には、ＧａＮ層と、前記ＧａＮ層のＮ面にショットキー接合したアノード電極と、前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置し、ＧａＮよりもバンドギャップが大きく、Ａｌを含有する窒化物半導体層と、が設けられている。前記窒化物半導体層はＰ型ドーパントを含まない。
半導体装置の製造方法の一態様では、ＧａＮ層のＧａ面上にＩｎＧａＮ層を局所的に形成し、前記ＧａＮ層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記ＩｎＧａＮ層が位置するように形成する。
半導体装置の製造方法の他の一態様では、ＧａＮ層のＮ面上に、ＧａＮよりもバンドギャップが大きく、Ａｌを含有し、前記窒化物半導体層はＰ型ドーパントを含まない窒化物半導体層を局所的に形成し、前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記窒化物半導体層が位置するように形成する。
上記の半導体装置等によれば、ＩｎＧａＮ層又はＡｌを含有する窒化物半導体層によりＧａＮ層のＧａ面又はＮ面のバンドポテンシャルが引き上げられ、逆方向耐圧を向上することができる。
図１Ａは、第１の実施形態に係る半導体装置の構造を示す平面図である。 図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図である。 図２は、バンドポテンシャルの変化を示す図である。 図３は、電流−電圧特性の変化を示す図である。 図４Ａは、第１の実施形態に係る半導体装置を製造する方法を示す断面図である。 図４Ｂは、図４Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｃは、図４Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｄは、図４Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｅは、図４Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｆは、図４Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｇは、図４Ｆに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｈは、図４Ｇに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｉは、図４Ｈに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｊは、図４Ｉに引き続き、半導体装置を製造する方法を示す断面図である。 図４Ｋは、図４Ｊに引き続き、半導体装置を製造する方法を示す断面図である。 図５は、第２の実施形態に係る半導体装置の構造を示す断面図である。 図６は、第３の実施形態に係る半導体装置の構造を示す断面図である。 図７は、第４の実施形態に係る半導体装置の構造を示す断面図である。 図８Ａは、第４の実施形態に係る半導体装置を製造する方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図９は、第５の実施形態に係る半導体装置の構造を示す断面図である。 図１０Ａは、第５の実施形態に係る半導体装置を製造する方法を示す断面図である。 図１０Ｂは、図１０Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図１０Ｃは、図１０Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図１１は、第６の実施形態に係る半導体装置の構造を示す断面図である。 図１２は、第７の実施形態に係る半導体装置の構造を示す断面図である。 図１３Ａは、第７の実施形態に係る半導体装置を製造する方法を示す断面図である。 図１３Ｂは、図１３Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図１３Ｃは、図１３Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図１４は、第８の実施形態に係る半導体装置の構造を示す断面図である。 図１５Ａは、第８の実施形態に係る半導体装置を製造する方法を示す断面図である。 図１５Ｂは、図１５Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図１５Ｃは、図１５Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図１５Ｄは、図１５Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図１５Ｅは、図１５Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図１６Ａは、第９の実施形態に係る半導体装置の構造を示す平面図である。 図１６Ｂは、図１６Ａ中のＩＩ−ＩＩ線に沿った断面図である。 図１７は、バンドポテンシャルの変化を示す図である。 図１８は、電流−電圧特性の変化を示す図である。 図１９Ａは、第９の実施形態に係る半導体装置を製造する方法を示す断面図である。 図１９Ｂは、図１９Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｃは、図１９Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｄは、図１９Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｅは、図１９Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｆは、図１９Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｇは、図１９Ｆに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｈは、図１９Ｇに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｉは、図１９Ｈに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｊは、図１９Ｉに引き続き、半導体装置を製造する方法を示す断面図である。 図１９Ｋは、図１９Ｊに引き続き、半導体装置を製造する方法を示す断面図である。 図２０は、第１０の実施形態に係る半導体装置の構造を示す断面図である。 図２１は、第１１の実施形態に係る半導体装置の構造を示す断面図である。 図２２は、第１２の実施形態に係る半導体装置の構造を示す断面図である。 図２３は、第１３の実施形態に係る半導体装置の構造を示す断面図である。 図２４Ａは、第１３の実施形態に係る半導体装置を製造する方法を示す断面図である。 図２４Ｂは、図２４Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図２４Ｃは、図２４Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図２５は、第１４の実施形態に係る半導体装置の構造を示す断面図である。 図２６Ａは、第１４の実施形態に係る半導体装置を製造する方法を示す断面図である。 図２６Ｂは、図２６Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図２６Ｃは、図２６Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図２７は、第１５の実施形態に係る半導体装置の構造を示す断面図である。 図２８Ａは、第１５の実施形態に係る半導体装置を製造する方法を示す断面図である。 図２８Ｂは、図２８Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図２８Ｃは、図２８Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図２９は、第１６の実施形態に係る半導体装置の構造を示す断面図である。 図３０Ａは、第１６の実施形態に係る半導体装置を製造する方法を示す断面図である。 図３０Ｂは、図３０Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図３０Ｃは、図３０Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図３０Ｄは、図３０Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図３０Ｅは、図３０Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図３０Ｆは、図３０Ｅに引き続き、半導体装置を製造する方法を示す断面図である。 図３１は、第１７の実施形態に用いられるＧａＮ系ＳＢＤの構造を示す断面図である。 図３２は、図３１に示すＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。 図３３は、図３２に示すＳＢＤパッケージを含むＰＦＣ回路を示す図である。 図３４は、図３３に示すＰＦＣ回路を含むサーバ電源を示す図である。
以下、実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す平面図であり、図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図である。
第１の実施形態では、図１Ａ及び図１Ｂに示すように、サファイア基板１上にＡｌＮ核形成層１ａが形成され、ＡｌＮ核形成層１ａ上にｎ型ＧａＮ層２が形成されている。ＡｌＮ核形成層１ａ上のｎ型ＧａＮ層２の表面はＧａ面（ミラー指数表記で（０００１）面）である。ｎ型ＧａＮ層２上に環状のＩｎＧａＮ層３がガードリングとして形成されている。そして、ＩｎＧａＮ層３の内側に、ｎ型ＧａＮ層２にショットキー接合されたアノード電極（ショットキー電極）４が形成されている。アノード電極４はＩｎＧａＮ層３よりも厚く、アノード電極４の外周部はＩｎＧａＮ層３の上面と接している。また、ＩｎＧａＮ層３から離間した位置に、ｎ型ＧａＮ層２にオーミック接合されたカソード電極（オーミック電極）５が形成されている。更に、アノード電極４とカソード電極５との間で、ｎ型ＧａＮ層２及びＩｎＧａＮ層３を覆うパッシベーション膜６が形成されている。パッシベーション膜６はアノード電極４の一部及びカソード電極５の一部も上方から覆っている。なお、図１Ａでは、パッシベーション膜６を省略している。
ここで、ＩｎＧａＮ層３の作用について説明する。図２は、バンドポテンシャルの変化に関するシミュレーションの結果を示す図である。図２には、表面がＧａ面のｎ型ＧａＮ層のみの構造体（実線）、表面がＧａ面のｎ型ＧａＮ層及びその上に形成されたＩｎＧａＮ層の構造体（一点鎖線）、並びに表面がＧａ面のｎ型ＧａＮ層及びその上に形成されたｐ型ＧａＮ層の構造体（二点鎖線）の各バンドポテンシャルを示してある。なお、ｎ型ＧａＮ層の活性化したｎ型不純物の濃度は５×１０１７ｃｍ−３とした。ＩｎＧａＮ層のＩｎ組成は６％、厚さは２０ｎｍとした。ｐ型ＧａＮ層の活性化したｐ型不純物の濃度は５×１０１７ｃｍ−３、厚さは２００ｎｍとした。図２の横軸は、ｎ型ＧａＮ層の表面からの深さを示しており、負の値はｎ型ＧａＮ層とＩｎＧａＮ層又はｐ型ＧａＮ層との界面（深さ：０ｎｍ）からＩｎＧａＮ層又はｐ型ＧａＮ層中の位置までの距離を示している。
図２に示すように、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）では、ｎ型ＧａＮ層とｐ型ＧａＮ層との界面でのバンドポテンシャルが、ｎ型ＧａＮ層のみの構造体（実線）のそれよりも高くなっている。従来のｐ型ＧａＮ層を設けた構造では、このような作用により逆方向耐圧が向上する。
同様に、ｎ型ＧａＮ層及びＩｎＧａＮ層の構造体（一点鎖線）でも、ｎ型ＧａＮ層とＩｎＧａＮ層との界面でのバンドポテンシャルが、ｎ型ＧａＮ層のみの構造体（実線）のそれよりも高くなっている。これは、Ｃ軸方向でＧａ面上に成長したＩｎＧａＮ層とｎ型ＧａＮ層との界面では、自発分極及びピエゾ分極による負の固定電荷によりバンドポテンシャルが上昇するためである。従って、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体と同様に、逆方向耐圧が向上する。
図３は、電流−電圧特性の変化に関するシミュレーションの結果を示す図である。図３には、表面がＧａ面のｎ型ＧａＮ層のみの構造体（実線）、表面がＧａ面のｎ型ＧａＮ層及びその上に形成されたＩｎＧａＮ層の構造体（一点鎖線）、並びに表面がＧａ面のｎ型ＧａＮ層及びその上に形成されたｐ型ＧａＮ層の構造体（二点鎖線）の各電流−電圧特性を示してある。なお、ｎ型ＧａＮ層の活性化したｎ型不純物の濃度は１×１０１６ｃｍ−３とした。ｎ型ＧａＮ層及びＩｎＧａＮ層の構造体（一点鎖線）では、Ｉｎ組成を５％、ＩｎＧａＮ層の厚さを２０ｎｍとし、ＩｎＧａＮ層のｎ型ＧａＮ層との界面近傍に−４．５９×１０１２ｃｍ−２の負の固定電荷が存在することとした。ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）では、ｐ型ＧａＮ層の厚さを２０ｎｍとし、アクセプタの濃度を２×１０１７ｃｍ−３とした。
図３に示すように、ｎ型ＧａＮ層のみの構造体（実線）の逆方向耐圧が−３６．１Ｖであるのに対し、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）の逆方向耐圧は−４２．７Ｖと高い。また、ｎ型ＧａＮ層及びＩｎＧａＮ層の構造体（一点鎖線）の逆方向耐圧の絶対値は４４．８Ｖ以上であり、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）の逆方向耐圧よりも高い。
これらのシミュレーションの結果からも明らかなように、第１の実施形態によれば、ＩｎＧａＮ層３が存在しないＧａＮ系ＳＢＤ及びｐ型ＧａＮ層をガードリングとして用いたＧａＮ系ＳＢＤよりも高い逆方向耐圧が得られる。
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図４Ａ乃至図４Ｋは、第１の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図４Ａに示すように、サファイア基板１上に、ＡｌＮ核形成層１ａ、ｎ型ＧａＮ層２及びＩｎＧａＮ層３を、例えば有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy）法により形成する。ｎ型ＧａＮ層２の形成前にサファイア基板１上にＡｌＮ核形成層１ａを形成しているため、ｎ型ＧａＮ層２の成長方向における表面がＧａ面となる。また、例えば、ｎ型ＧａＮ層２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを４×１０１７ｃｍ−３程度ドーピングする。例えば、ＩｎＧａＮ層３の厚さは２０ｎｍ程度とし、Ｉｎ組成は５％〜７％程度とする。例えば、ｎ型ＧａＮ層２の成長温度は１０００℃程度とし、ＩｎＧａＮ層３の成長温度は７８０℃程度とする。
次いで、図４Ｂに示すように、カソード電極５を形成する予定の領域を開口するレジストパターン１１をＩｎＧａＮ層３上に形成する。レジストパターン１１はフォトリソグラフィを用いて形成する。
その後、図４Ｃに示すように、レジストパターン１１をエッチングマスクとして用いてＩｎＧａＮ層３をエッチングして、カソード電極５を形成する予定の領域において、ｎ型ＧａＮ層２の表面を露出する。ＩｎＧａＮ層３のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。ＩｎＧａＮ層３のエッチングレートは、例えば１０ｎｍ／ｍｉｎとする。このエッチングでは、オーバーエッチングを行うことが好ましく、エッチング時間は、例えば４分間とする。ＩｎＧａＮ層３がカソード電極５を形成する予定の領域に残存していると、ポテンシャルバリアによりオーミック不良が生じることがあるからである。
続いて、図４Ｄに示すように、レジストパターン１１を除去し、ｎ型ＧａＮ層２上に、例えばリフトオフ法によりカソード電極５を形成する。カソード電極５としては、例えば、厚さが３０ｎｍ程度のＴｉ膜とその上に位置する厚さが３００ｎｍ程度のＡｌ膜との積層体を形成する。Ｔｉ膜及びＡｌ膜の成膜は、例えば蒸着法により行う。次いで、６００℃程度で急速熱処理（ＲＴＡ：rapid thermal annealing）を行う。
その後、図４Ｅに示すように、カソード電極５を覆うと共に、ＩｎＧａＮ層３を環状のガードリングとして残存させる部分を覆うレジストパターン１２を形成する。レジストパターン１２はフォトリソグラフィを用いて形成する。
続いて、図４Ｆに示すように、レジストパターン１２をエッチングマスクとして用いてＩｎＧａＮ層３をエッチングして、ショットキー接合面を設ける領域及びアノード電極４とカソード電極５とを絶縁分離する領域において、ｎ型ＧａＮ層２の表面を露出する。ＩｎＧａＮ層３のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。ＩｎＧａＮ層３のエッチングレートは、例えば１０ｎｍ／ｍｉｎとする。このエッチングでも、オーバーエッチングを行うことが好ましく、エッチング時間は、例えば３分間とする。ＩｎＧａＮ層３がショットキー接合面を設ける領域に残存していると、ポテンシャルバリアによりフォワード電圧が高くなることがあるからである。カソード電極５を形成する予定の領域のｎ型ＧａＮ層２の表面を露出する際よりもエッチング時間を短くするのは、ショットキー接合面を設ける領域のオーバーエッチングの量が多いほど、アノード電極４の下端部においてその側面がｎ型ＧａＮ層２と接する面積が大きくなり、ブレイクダウンが生じやすくなるからである。
次いで、図４Ｇに示すように、レジストパターン１２を除去し、アノード電極４を形成する予定の領域を開口するレジストパターン１３を形成する。レジストパターン１３はフォトリソグラフィを用いて形成する。このとき、レジストパターン１３の開口部がＩｎＧａＮ層３の一部にかかるようにする。
その後、図４Ｈに示すように、レジストパターン１３を成膜マスクとして用いて、リフトオフ法によりアノード電極４を形成する。アノード電極４としては、例えば、厚さが１００ｎｍ程度のＴａＮ膜とその上に位置する厚さが３００ｎｍ程度のＣｕ膜との積層体を形成する。ＴａＮ膜及びＣｕ膜の成膜は、例えばスパッタリング法により行う。
続いて、図４Ｉに示すように、ｎ型ＧａＮ層２、ＩｎＧａＮ層３、アノード電極４、及びカソード電極５を覆うパッシベーション膜６をサファイア基板１の表面側に形成する。パッシベーション膜６としては、例えば、厚さが２００ｎｍ程度のシリコン窒化膜をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成する。
次いで、図４Ｊに示すように、アノード電極４のコンタクト部を形成する予定の領域及びカソード電極５のコンタクト部を形成する予定の領域を開口するレジストパターン１４をパッシベーション膜６上に形成する。レジストパターン１４はフォトリソグラフィを用いて形成する。
その後、図４Ｋに示すように、レジストパターン１４をエッチングマスクとして用いてパッシベーション膜６をエッチングして、アノード電極４の一部及びカソード電極５の一部をコンタクト部として露出する。パッシベーション膜６のエッチングとしては、例えばＳＦ６ガス及びＣＨＦ３ガスの混合ガスを用いたドライエッチングを行う。このとき、例えば、上部電極パワーを５００Ｗとし、下部電極パワーを５０Ｗとする。パッシベーション膜６がシリコン窒化膜である場合、そのエッチングレートは０．２４μｍ／ｍｉｎ程度とする。そして、レジストパターン１４を除去する。
このようにして、第１の実施形態に係る半導体装置を製造することができる。
このように、第１の実施形態では、多量のＭｇを含有するｐ型ＧａＮ層を形成する必要がない。このため、結晶性の低下及びドライエッチングに伴うショットキー面の荒れを回避しながら、逆方向耐圧を向上することができる。
なお、サファイア基板１に代えて、表面がＧａ面のＧａＮ基板を用いてもよい。この場合、ＡｌＮ核形成層１ａを形成せずに、ＧａＮ基板上にｎ型ＧａＮ層２を形成する。
ＧａＮ層上にＡｌＧａＮ層が形成されている場合、ＧａＮ層の表面がＧａ面であれば、自発分極及びピエゾ分極により、ＧａＮ層のＡｌＧａＮ層との界面近傍に２ＤＥＧが形成されやすい。一方、ＧａＮ層の表面がＮ面であれば、自発分極及びピエゾ分極により、ＧａＮ層のＡｌＧａＮ層との界面近傍に２ＤＨＧが誘起されやすい。このような現象は、「O. Ambacher et al. J.
Appl. Phys. Vol. 85 (1999) 3222」にも記載されている。
また、プラズマアシスト分子線エピタキシー（ＰＡＭＢＥ）法にてサファイア基板のＣ面上に成長させたＧａＮ層に関しては、サファイア基板上に直接成長させたＧａＮ層の表面はＮ面となる。一方、ＡｌＮ核形成層を介して成長させたＧａＮ層の表面はＧａ面となる。このような現象は、「M. Park et al. J. Appl.
Phys. Vol. 93 (2003) 9542」及び「W.-C. Yang et al., J. Appl. Phys. Vol. 94 (2003) 5720」にも記載されている。また、表面がＣ（カーボン）面のＳｉＣ基板上に直接成長させたＧａＮ層の表面はＮ面となる。このような現象は、「M. H. Wong et al., J.
Appl. Phys. Vol 04 (2008) 093710」にも記載されている。表面がＮ面のＧａＮ基板上に直接成長させたＧａＮ層の表面もＮ面となる。
これらの性質を考慮してＧａＮ層等を成長させればよい。
また、ＩｎＧａＮ層３に不純物がドーピングされている必要はないが、ｐ型不純物が結晶性に悪影響が及ばない程度の量でドーピングされていることが好ましい。ｎ型ＧａＮ層２との界面でのバンドポテンシャルをより引き上げることが可能だからである。ｐ型不純物としては、例えばＭｇが使用可能であり、結晶性に悪影響が及ばない程度のドーピング量は、例えば１０１８ｃｍ−３オーダーである。Ｍｇの活性化率が１％程度であれば、１０１６ｃｍ−３オーダーのＭｇが活性化していることになる。
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第２の実施形態では、図５に示すように、ＡｌＮ核形成層１ａ上にｎ型ＧａＮ層２よりも高濃度でｎ型不純物がドーピングされたｎ＋ＧａＮ層７が形成されている。そして、ｎ型ＧａＮ層２が、ＩｎＧａＮ層３及びアノード電極４の直下のみにおいて、ＩｎＧａＮ層３及びアノード電極４とｎ＋ＧａＮ層７との間に形成されており、カソード電極５はｎ型ＧａＮ層２ではなくｎ＋ＧａＮ層７にオーミック接合されている。他の構成は第１の実施形態と同様である。
このようなメサ構造のショットキーバリアダイオードにおいても第１の実施形態と同様の効果が得られる。また、ｎ型不純物の濃度が高いｎ＋ＧａＮ層７にカソード電極５が接続されているため、オーミック抵抗をより一層低減することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第３の実施形態では、サファイア基板１に代えて、導電性のｎ型ＧａＮ基板１ｂが用いられている。そして、図６に示すように、カソード電極５がｎ型ＧａＮ層２上に形成されておらず、カソード電極２１がｎ型ＧａＮ基板１ｂの裏面上に形成されている。他の構成は第１の実施形態と同様である。
このような縦型構造のショットキーバリアダイオードにおいても第１の実施形態と同様の効果が得られる。また、省面積化が可能となる。更に、カソード電極２１はアノード電極４等の位置を考慮せずに形成することができるため、製造プロセスを簡素化することも可能である。
（第４の実施形態）
次に、第４の実施形態について説明する。第１〜第３の実施形態のようにＩｎＧａＮ層３の加工をドライエッチングにより行うと、ＩｎＧａＮ層３とｎ型ＧａＮ層２との界面でエッチングを中断することが困難である。そして、ＩｎＧａＮ層３が残存すると、ポテンシャルバリアによりフォワード電圧が高くなり、オーバーエッチングしすぎると、ブレイクダウンを起こしやすくなることがある。また、ドライエッチング時のＩｎＧａＮ層３のエッチングレートにも面内分布が存在する。従って、オーバーエッチングを行ったとしても、ＩｎＧａＮ層３の残渣が存在したり、オーバーエッチングが若干過剰になったりして、ダイオード特性に面内分布が生じる虞がある。ダイオード特性に面内分布が生じると、歩留まりが低下することがある。また、ドライエッチング時のダメージに伴って、耐圧の絶対値が低下する虞もある。第４の実施形態では、ドライエッチングに代えて光電気化学（ＰＥＣ：photo electrochemical）エッチングを行うことにより、このような懸念を払しょくする。図７は、第４の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第４の実施形態では、図７に示すように、ＩｎＧａＮ層３上に金属膜２２が形成されており、アノード電極４はＩｎＧａＮ層３及び金属膜２２の積層体よりも厚く、アノード電極４の外周部は金属膜２２の上面と接している。詳細は後述するが、金属膜２２はＰＥＣの際に遮光マスクとして用いられたものである。他の構成は第１の実施形態と同様である。
第４の実施形態によっても、第１の実施形態と同様の効果が得られる。また、ＩｎＧａＮ層３上の金属膜２２としてＮｉ膜が用いられている場合、Ｎｉの仕事関数が比較的高いため、ＩｎＧａＮ層３近傍で電界集中をより一層抑制することができる。
次に、第４の実施形態に係る半導体装置を製造する方法について説明する。図８Ａ乃至図８Ｃは、第４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にして、カソード電極５の形成までの処理を行う（図４Ａ〜図４Ｄ）。次いで、図８Ａに示すように、ＩｎＧａＮ層３の環状のガードリングとして残存させる部分を覆う金属膜２２をＩｎＧａＮ層３上に形成する。金属膜２２としては、例えば、厚さが１００ｎｍ程度のＮｉ膜をリフトオフ法により形成する。Ｎｉ膜の成膜は、例えば蒸着法により行う。
その後、図８Ｂに示すように、金属膜２２を遮光マスクとして用いた光電気化学エッチング（ＰＥＣ）によりＩｎＧａＮ層３を加工して、ショットキー接合面を設ける領域及びアノード電極４とカソード電極５とを絶縁分離する領域において、ｎ型ＧａＮ層２の表面を露出する。このＰＥＣでは、例えば、サファイア基板１及びその上に形成されたｎ型ＧａＮ層２等をＫＯＨ溶液中に浸漬し、ＫＯＨ溶液中にＰｔ電極を入れ、カソード電極５に電極２３を接触させる。そして、Ｐｔ電極を直流電源のマイナス極に接続し、電極２３を直流電源のプラス極に接続してカソード電極５とＰｔ電極との間にバイアスを印加しながら、ＩｎＧａＮ層３に、波長がｎ型ＧａＮ層２のバンドギャップ（３．４ｅＶ）の波長（３６５ｎｍ）より長く、ＩｎＧａＮ層３のバンドギャップ（３．２ｅＶ）の波長（３８７ｎｍ）よりも短い紫外光を照射する。このような紫外光がＩｎＧａＮ層３に照射されると、ＩｎＧａＮ層３中でエッチングに寄与する正孔が生成され、ＩｎＧａＮ層３のエッチングが進行する。但し、金属膜２２により覆われた部分では正孔が生成されないため、この部分はエッチングされない。また、ｎ型ＧａＮ層２の表面が露出するとｎ型ＧａＮ層２に紫外光が照射されるが、その波長がｎ型ＧａＮ層２のバンドギャップの波長よりも長いため、ｎ型ＧａＮ層２中には、エッチングに寄与する正孔が生成されない。従って、ｎ型ＧａＮ層２はエッチングされない。このため、オーバーエッチングを行わずともＩｎＧａＮ層３を確実に除去することができる。
続いて、図８Ｃに示すように、第１の実施形態と同様にして、アノード電極４を形成する。アノード電極４は金属膜２２に電気的に接続される。
次いで、第１の実施形態と同様にして、パッシベーション膜６の形成以降の処理を行う（図４Ｉ〜図４Ｋ）。このようにして、図７に示す構造が得られる。
第４の実施形態では、ＩｎＧａＮ層３の加工をＰＥＣにより行うため、上記の懸念を払しょくすることが可能である。つまり、第４の実施形態では、ＩｎＧａＮ層３とｎ型ＧａＮ層２との界面でエッチングを中断することが可能となるため、ＩｎＧａＮ層３のエッチングレートにも面内分布が存在したとしても、ＩｎＧａＮ層３の残渣の発生を防止しながら、アノード電極４の側面がｎ型ＧａＮ層２と接触しないようにすることができる。また、ドライエッチングと比較してダメージが極めて発生しにくく、耐圧の絶対値が低下しにくい。
なお、ＩｎＧａＮ層３に代えてｐ型ＧａＮ層が形成されている場合には、光電気化学エッチング（ＰＥＣ）を用いたウェットエッチングを行うことは極めて困難である。ｐ型ＧａＮ層がｎ型ＧａＮ層に対するエッチングストッパとして機能するためである。
（第５の実施形態）
次に、第５の実施形態について説明する。第１〜第４の実施形態では、ＩｎＧａＮ層３の直下の空乏層の広がりにより、ＩｎＧａＮ層３がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。ｎ型ＧａＮ層２のキャリア濃度を増加すればオン抵抗を下げることが可能であるが、逆方向耐圧が低下してしまう。第５の実施形態では、２次元電子ガス（２ＤＥＧ）を用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図９は、第５の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第５の実施形態では、図９に示すように、ＩｎＧａＮ層３がカソード電極５の下方まで広がって形成されている。そして、ＩｎＧａＮ層３とカソード電極５との間にＡｌＧａＮ層３１が形成されている。ＡｌＧａＮ層３１のＡｌ組成は３０％程度である。パッシベーション膜６はＡｌＧａＮ層３１をも覆っている。他の構成は第１の実施形態と同様である。
このような第５の実施形態では、図９に示すように、ＩｎＧａＮ層３のＡｌＧａＮ層３１との界面近傍に高濃度の２ＤＥＧが存在する。このため、第１〜第４の実施形態と比較してシート抵抗を著しく低減することができる。従って、ｎ型ＧａＮ層２のキャリア濃度を第１〜第４の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第５の実施形態に係る半導体装置を製造する方法について説明する。図１０Ａ乃至図１０Ｃは、第５の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図１０Ａに示すように、サファイア基板１上に、ＡｌＮ核形成層１ａ、ｎ型ＧａＮ層２、ＩｎＧａＮ層３及びＡｌＧａＮ層３１を、例えばＭＯＶＰＥ法により形成する。例えば、ｎ型ＧａＮ層２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを１×１０１７ｃｍ−３程度ドーピングする。つまり、第１の実施形態よりもキャリア濃度を低くする。また、例えば、ＩｎＧａＮ層３の厚さは１０ｎｍ程度とし、Ｉｎ組成は５％〜７％程度とする。また、例えば、ＡｌＧａＮ層３１の厚さは２０ｎｍ程度とし、Ａｌ組成は３０％程度とする。例えば、ｎ型ＧａＮ層２の成長温度は１０００℃程度とし、ＩｎＧａＮ層３の成長温度は７８０℃程度とし、ＡｌＧａＮ層３１の成長温度は１０００℃程度とする。次いで、リフトオフ法により、ＡｌＧａＮ層３１上にカソード電極５を形成する。その後、ＡｌＧａＮ層３１の残存させる部分を覆うレジストパターン１５をＡｌＧａＮ層３１上及びカソード電極５上に形成する。レジストパターン１５はフォトリソグラフィを用いて形成する。
続いて、図１０Ｂに示すように、レジストパターン１５をエッチングマスクとして用いてＡｌＧａＮ層３１をエッチングして、ＩｎＧａＮ層３の表面の一部を露出する。ＡｌＧａＮ層３１のエッチングレートは１０ｎｍ／ｍｉｎとし、エッチング時間は、例えば２．５分間とする。つまり、若干のオーバーエッチングを行う。
次いで、図１０Ｃに示すように、アノード電極４を形成する予定の領域を開口するレジストパターン１６をＩｎＧａＮ層３、ＡｌＧａＮ層３１上及びカソード電極５上に形成する。レジストパターン１６はフォトリソグラフィを用いて形成する。その後、レジストパターン１６をエッチングマスクとして用いてＩｎＧａＮ層３をエッチングして、アノード電極４を形成する予定の領域において、ｎ型ＧａＮ層２の表面を露出する。続いて、レジストパターン１６を除去し、第１の実施形態と同様にして、リフトオフ法によるアノード電極４の形成以降の処理を行う。このようにして、図９に示す構造が得られる。
（第６の実施形態）
次に、第６の実施形態について説明する。図１１は、第６の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第６の実施形態では、図１１に示すように、ＩｎＧａＮ層３がアノード電極４の下方にも残存しており、ＡｌＧａＮ層３１ａがＡｌＧａＮ層３１の内側にＡｌＧａＮ層３１から離間して形成されている。ＡｌＧａＮ層３１ａはＡｌＧａＮ層３１と同様の厚さ及びＡｌ組成を備えている。そして、ＡｌＧａＮ層３１ａを上方及び側方から覆うようにしてアノード電極４が形成されている。他の構成は第５の実施形態と同様である。
第６の実施形態によっても第５の実施形態と同様の効果が得られる。また、ＩｎＧａＮ層３をエッチングする必要がないため、製造プロセスを簡素化することができる。
なお、第５、第６の実施形態において、ＡｌＧａＮ層３１に代えてＩｎＡｌＮ層又はＩｎＡｌＧａＮ層等を用いても、２ＤＥＧを生じさせて同様の効果を得ることができる。
（第７の実施形態）
次に、第７の実施形態について説明する。図１２は、第７の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第７の実施形態では、図１２に示すように、ＩｎＧａＮ層３とカソード電極５との間に、１又は２以上の環状のＩｎＧａＮ層３ａが形成されている。ＩｎＧａＮ層３ａはＩｎＧａＮ層３と同様の厚さ及びＩｎ組成を備えている。パッシベーション膜６はＩｎＧａＮ層３ａをも覆っている。他の構成は第１の実施形態と同様である。
このような第７の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、１又は２以上の環状のＩｎＧａＮ層３ａが形成されているため、つまり、多重ガードリング構造が採用されているため、より一層高い逆方向耐圧を得ることができる。
次に、第７の実施形態に係る半導体装置を製造する方法について説明する。図１３Ａ乃至図１３Ｃは、第７の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にして、カソード電極５の形成までの処理を行う（図４Ａ〜図４Ｄ）。次いで、図１３Ａに示すように、カソード電極５を覆うと共に、ＩｎＧａＮ層３の環状の多重ガードリングとして残存させる部分を覆うレジストパターン１２ａを形成する。レジストパターン１２ａはフォトリソグラフィを用いて形成する。
次いで、図１３Ｂに示すように、レジストパターン１２ａをエッチングマスクとして用いてＩｎＧａＮ層３をエッチングして、ショットキー接合面を設ける領域及びアノード電極４とカソード電極５とを絶縁分離する領域において、ｎ型ＧａＮ層２の表面を露出する。このとき、アノード電極４とカソード電極５とを絶縁分離する領域では、ｎ型ＧａＮ層２の表面を複数の環状に露出する。
その後、図１３Ｃに示すように、レジストパターン１２ａを除去し、第１の実施形態と同様にして、アノード電極４を形成する予定の領域を開口するレジストパターン１３を形成する。
そして、第１の実施形態と同様にして、アノード電極４の形成以降の処理を行う（図４Ｈ〜図４Ｋ）。このようにして、図１２に示す構造が得られる。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態では、ＧａＮ系ＳＢＤと高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）とが同一の基板上に設けられている。図１４は、第８の実施形態に係る半導体装置の構造を示す断面図である。
第８の実施形態には、図１４に示すように、素子分離領域７１ｃを挟んでＳＢＤ領域７１ａ及びＨＥＭＴ領域７１ｂが設けられている。ＳＢＤ領域７１ａ、ＨＥＭＴ領域７１ｂ及び素子分離領域７１ｃのいずれにおいても、サファイア基板５１上にＡｌＮ核形成層５１ａが形成され、ＡｌＮ核形成層５１ａ上にＧａＮ層５２が形成され、ＧａＮ層５２上にｎ型ＡｌＧａＮ層５７が形成されている。ＧａＮ層５２への意図的な不純物の導入は行われていない。ＡｌＮ核形成層５１ａ上のＧａＮ層５２の表面はＧａ面である。素子分離領域７１ｃでは、ｎ型ＡｌＧａＮ層５７及びＧａＮ層５２の表層部に素子分離部５８が形成されている。このため、ＳＢＤ領域７１ａ及びＨＥＭＴ領域７１ｂでは、ＧａＮ層５２のｎ型ＡｌＧａＮ層５７との界面近傍に２次元電子ガス（２ＤＥＧ）が誘起されているが、素子分離領域７１ｃには２ＤＥＧが存在しない。素子分離部５８は、例えばボロンイオン等のドーピング又はメサ形成等により形成されている。
ＳＢＤ領域７１ａでは、ｎ型ＡｌＧａＮ層５７上に環状のＩｎＧａＮ層５３がガードリングとして形成されている。そして、ＩｎＧａＮ層５３の内側に、ｎ型ＡｌＧａＮ層５７にショットキー接合されたアノード電極（ショットキー電極）５４が形成されている。アノード電極５４はＩｎＧａＮ層５３よりも厚く、アノード電極５４の外周部はＩｎＧａＮ層５３の上面と接している。また、ＩｎＧａＮ層５３から離間した位置に、ｎ型ＡｌＧａＮ層５７にオーミック接合されたカソード電極（オーミック電極）５５が形成されている。更に、アノード電極５４とカソード電極５５との間で、ｎ型ＡｌＧａＮ層５７及びＩｎＧａＮ層５３を覆うパッシベーション膜５６が形成されている。パッシベーション膜５６はアノード電極５４の一部及びカソード電極５５の一部も上方から覆っている。なお、ＩｎＧａＮ層５３の下方には２ＤＥＧが存在しない。
ＨＥＭＴ領域７１ｂでは、ｎ型ＡｌＧａＮ層５７上にゲート電極５９ｇが形成されている。更に、平面視でゲート電極５９ｇを間に挟むようにしてソース電極５９ｓ及びドレイン電極５９ｄもｎ型ＡｌＧａＮ層５７上に形成されている。そして、パッシベーション膜５６が、ゲート電極５９ｇとソース電極５９ｓとの間及びゲート電極５９ｇとドレイン電極５９ｄとの間において、ｎ型ＡｌＧａＮ層５７を覆っている。パッシベーション膜５６は、ゲート電極５９ｇの一部、ソース電極５９ｓの一部及びドレイン電極５９ｄの一部も上方から覆っている。ｎ型ＡｌＧａＮ層５７が電子供給層として機能し、ＧａＮ層５２が電子走行層として機能する。
このような第８の実施形態によれば、ＧａＮ系ＳＢＤ及びＨＥＭＴの集積化が可能となる。
次に、第８の実施形態に係る半導体装置を製造する方法について説明する。図１５Ａ乃至図１５Ｅは、第８の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図１５Ａに示すように、サファイア基板５１上に、ＡｌＮ核形成層５１ａ、ＧａＮ層５２、ｎ型ＡｌＧａＮ層５７及びＩｎＧａＮ層５３を、例えばＭＯＶＰＥ法により形成する。ＧａＮ層５２の形成前にサファイア基板５１上にＡｌＮ核形成層５１ａを形成しているため、ＧａＮ層５２の成長方向における表面がＧａ面となる。また、例えば、ＧａＮ層５２の厚さは２μｍ程度とする。例えば、ｎ型ＡｌＧａＮ層５７の厚さは２０ｎｍとし、ｎ型不純物としてＳｉを１×１０１８ｃｍ−３程度ドーピングする。例えば、ＩｎＧａＮ層５３の厚さは２０ｎｍ程度とし、Ｉｎ組成は５％〜７％程度とする。
次いで、ＳＢＤ領域７１ａ及びＨＥＭＴ領域７１ｂを覆い、素子分離領域７１ｃを開口するレジストパターン６１をＩｎＧａＮ層５３上に形成する。レジストパターン６１はフォトリソグラフィを用いて形成する。その後、ＩｎＧａＮ層５３、ｎ型ＡｌＧａＮ層５７、及びＧａＮ層５２の表層部にボロンイオンの注入を行って、素子分離部５８を形成する。素子分離部５８をメサ形成等により形成してもよい。
続いて、図１５Ｂに示すように、レジストパターン６１を除去し、ＩｎＧａＮ層５３を環状のガードリングとして残存させる部分を覆うレジストパターン６２を形成する。レジストパターン６２はフォトリソグラフィを用いて形成する。
次いで、図１５Ｃに示すように、レジストパターン６２をエッチングマスクとして用いてＩｎＧａＮ層５３をエッチングする。この結果、ＨＥＭＴ領域７１ｂ及び素子分離領域７１ｃでは、ＩｎＧａＮ層５３が消失する。なお、ＩｎＧａＮ層５３のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。ＩｎＧａＮ層５３のエッチングレートは、例えば１０ｎｍ／ｍｉｎとする。
その後、図１５Ｄに示すように、レジストパターン６２を除去し、ｎ型ＡｌＧａＮ層５７上に、例えばリフトオフ法によりカソード電極５５、ソース電極５９ｓ及びドレイン電極５９ｄを形成する。カソード電極５５、ソース電極５９ｓ及びドレイン電極５９ｄとしては、例えば、厚さが３０ｎｍ程度のＴｉ膜とその上に位置する厚さが３００ｎｍ程度のＡｌ膜との積層体を形成する。Ｔｉ膜及びＡｌ膜の成膜は、例えば蒸着法により行う。続いて、６００℃程度でＲＴＡを行う。
次いで、図１５Ｅに示すように、例えばリフトオフ法によりアノード電極５４及びゲート電極５９ｇを形成する。この結果、ＩｎＧａＮ層５３の下方の２ＤＥＧが消失する。アノード電極５４及びゲート電極５９ｇとしては、例えば、厚さが１００ｎｍ程度のＮｉ膜とその上に位置する厚さが３００ｎｍ程度のＡｕ膜との積層体を形成する。Ｎｉ膜及びＡｕ膜の成膜は、例えば蒸着法により行う。
その後、第１の実施形態におけるパッシベーション膜６の形成と同様にして、パッシベーション膜５６を形成する。このようにして、図１４に示す構造が得られる。
（第９の実施形態）
次に、第９の実施形態について説明する。図１６Ａは、第９の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す平面図であり、図１６Ｂは、図１６Ａ中のＩＩ−ＩＩ線に沿った断面図である。
第９の実施形態では、図１６Ａ及び図１６Ｂに示すように、サファイア基板１０１上にｎ型ＧａＮ層１０２が形成されている。ｎ型ＧａＮ層１０２の表面はＮ面（ミラー指数表記で（０００−１）面）である。ｎ型ＧａＮ層１０２上に環状のＡｌＧａＮ層１０３がガードリングとして形成されている。そして、ＡｌＧａＮ層１０３の内側に、ｎ型ＧａＮ層１０２にショットキー接合されたアノード電極（ショットキー電極）１０４が形成されている。アノード電極１０４はＡｌＧａＮ層１０３よりも厚く、アノード電極１０４の外周部はＡｌＧａＮ層１０３の上面と接している。また、ＡｌＧａＮ層１０３から離間した位置に、ｎ型ＧａＮ層１０２にオーミック接合されたカソード電極（オーミック電極）１０５が形成されている。更に、アノード電極１０４とカソード電極１０５との間で、ｎ型ＧａＮ層１０２及びＡｌＧａＮ層１０３を覆うパッシベーション膜１０６が形成されている。パッシベーション膜１０６はアノード電極１０４の一部及びカソード電極１０５の一部も上方から覆っている。なお、図１６Ａでは、パッシベーション膜１０６を省略している。
ここで、ＡｌＧａＮ層１０３の作用について説明する。図１７は、バンドポテンシャルの変化に関するシミュレーションの結果を示す図である。図１７には、表面がＧａ面のｎ型ＧａＮ層のみの構造体（実線）、表面がＮ面のｎ型ＧａＮ層及びその上に形成されたＡｌＧａＮ層の構造体（一点鎖線）、並びに表面がＧａ面のｎ型ＧａＮ層及びその上に形成されたｐ型ＧａＮ層の構造体（二点鎖線）の各バンドポテンシャルを示してある。なお、ｎ型ＧａＮ層の活性化したｎ型不純物の濃度は５×１０１７ｃｍ−３とした。ＡｌＧａＮ層のＡｌ組成は３０％、厚さは２０ｎｍとした。ｐ型ＧａＮ層の活性化したｐ型不純物の濃度は５×１０１７ｃｍ−３、厚さは２００ｎｍとした。図１７の横軸は、ｎ型ＧａＮ層の表面からの深さを示しており、負の値はｎ型ＧａＮ層とＡｌＧａＮ層又はｐ型ＧａＮ層との界面（深さ：０ｎｍ）からＡｌＧａＮ層又はｐ型ＧａＮ層中の位置までの距離を示している。
図１７に示すように、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）では、ｎ型ＧａＮ層とｐ型ＧａＮ層との界面でのバンドポテンシャルが、ｎ型ＧａＮ層のみの構造体（実線）のそれよりも高くなっている。従来のｐ型ＧａＮ層を設けた構造では、このような作用により逆方向耐圧が向上する。
同様に、ｎ型ＧａＮ層及びＡｌＧａＮ層の構造体（一点鎖線）でも、ｎ型ＧａＮ層とＡｌＧａＮ層との界面でのバンドポテンシャルが、ｎ型ＧａＮ層のみの構造体（実線）のそれよりも高くなっている。これは、Ｃ軸方向でＮ面上に成長したＡｌＧａＮ層とｎ型ＧａＮ層との界面では、自発分極及びピエゾ分極による負の固定電荷によりバンドポテンシャルが上昇するためである。従って、ｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体と同様に、逆方向耐圧が向上する。また、第１の実施形態と比較すると、ＡｌＧａＮのバンドギャップがＩｎＧａＮのバンドギャップよりも大きいため、インパクトイオン化しにくい。
図１８は、電流−電圧特性の変化に関するシミュレーションの結果を示す図である。図１８には、図３に示す結果の他に、表面がＮ面のｎ型ＧａＮ層及びその上に形成されたＡｌＧａＮ層の構造体（破線）の電流−電圧特性を示してある。なお、ｎ型ＧａＮ層及びＡｌＧａＮ層の構造体（破線）では、Ａｌ組成を２５％、ＡｌＧａＮ層の厚さを２０ｎｍとし、ＡｌＧａＮ層のｎ型ＧａＮ層との界面近傍に−１．３９×１０１３ｃｍ−２の負の固定電荷が存在することとした。
図１８に示すように、ｎ型ＧａＮ層及びＡｌＧａＮ層の構造体（破線）の逆方向耐圧の絶対値は７０Ｖ以上であり、少なくともｎ型ＧａＮ層及びｐ型ＧａＮ層の構造体（二点鎖線）の逆方向耐圧よりも高く、ｎ型ＧａＮ層及びＩｎＧａＮ層の構造体（一点鎖線）の逆方向耐圧よりも高いことが予想される。
これらのシミュレーションの結果からも明らかなように、第９の実施形態によれば、ＡｌＧａＮ層１０３が存在しないＧａＮ系ＳＢＤ及びｐ型ＧａＮ層をガードリングとして用いたＧａＮ系ＳＢＤよりも高い逆方向耐圧が得られる。
次に、第９の実施形態に係る半導体装置を製造する方法について説明する。図１９Ａ乃至図１９Ｋは、第９の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図１９Ａに示すように、サファイア基板１０１上に、ｎ型ＧａＮ層１０２及びＡｌＧａＮ層１０３を、例えばプラズマアシスト分子線エピタキシー（ＰＡＭＢＥ：plasma assist molecular beam epitaxy）法により形成する。サファイア基板１０１上にｎ型ＧａＮ層１０２を直接形成しているため、ｎ型ＧａＮ層１０２の成長方向における表面がＮ面となる。また、例えば、ｎ型ＧａＮ層１０２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを１×１０１７ｃｍ−３程度ドーピングする。例えば、ＡｌＧａＮ層１０３の厚さは２０ｎｍ程度とし、Ａｌ組成は２５％〜３０％程度とする。例えば、これらの成長温度は７２０℃程度とする。
次いで、図１９Ｂに示すように、カソード電極１０５を形成する予定の領域を開口するレジストパターン１１１をＡｌＧａＮ層１０３上に形成する。レジストパターン１１１はフォトリソグラフィを用いて形成する。
その後、図１９Ｃに示すように、レジストパターン１１１をエッチングマスクとして用いてＡｌＧａＮ層１０３をエッチングして、カソード電極１０５を形成する予定の領域において、ｎ型ＧａＮ層１０２の表面を露出する。ＡｌＧａＮ層１０３のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。ＡｌＧａＮ層１０３のエッチングレートは、例えば１０ｎｍ／ｍｉｎとする。このエッチングでは、オーバーエッチングを行うことが好ましい。ＡｌＧａＮ層１０３がカソード電極１０５を形成する予定の領域に残存していると、ポテンシャルバリアによりオーミック不良が生じることがあるからである。
続いて、図１９Ｄに示すように、レジストパターン１１１を除去し、ｎ型ＧａＮ層１０２上に、例えばリフトオフ法によりカソード電極１０５を、第１の実施形態におけるカソード電極５と同様にして形成する。次いで、６００℃程度でＲＴＡを行う。
その後、図１９Ｅに示すように、カソード電極１０５を覆うと共に、ＡｌＧａＮ層１０３を環状のガードリングとして残存させる部分を覆うレジストパターン１１２を形成する。レジストパターン１１２はフォトリソグラフィを用いて形成する。
続いて、図１９Ｆに示すように、レジストパターン１１２をエッチングマスクとして用いてＡｌＧａＮ層１０３をエッチングして、ショットキー接合面を設ける領域及びアノード電極１０４とカソード電極１０５とを絶縁分離する領域において、ｎ型ＧａＮ層１０２の表面を露出する。ＡｌＧａＮ層１０３のエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。ＡｌＧａＮ層１０３のエッチングレートは、例えば１０ｎｍ／ｍｉｎとする。このエッチングでも、オーバーエッチングを行うことが好ましい。ＡｌＧａＮ層１０３がショットキー接合面を設ける領域に残存していると、ポテンシャルバリアによりフォワード電圧が高くなることがあるからである。
次いで、図１９Ｇに示すように、レジストパターン１１２を除去し、アノード電極１０４を形成する予定の領域を開口するレジストパターン１１３を形成する。レジストパターン１１３はフォトリソグラフィを用いて形成する。このとき、レジストパターン１１３の開口部がＡｌＧａＮ層１０３の一部にかかるようにする。
その後、図１９Ｈに示すように、レジストパターン１１３を成膜マスクとして用いて、リフトオフ法によりアノード電極１０４を、第１の実施形態におけるアノード電極４と同様にして形成する。
続いて、図１９Ｉに示すように、ｎ型ＧａＮ層１０２、ＡｌＧａＮ層１０３、アノード電極１０４、及びカソード電極１０５を覆うパッシベーション膜１０６を、第１の実施形態におけるパッシベーション膜６と同様にして形成する。
次いで、図１９Ｊに示すように、アノード電極１０４のコンタクト部を形成する予定の領域及びカソード電極１０５のコンタクト部を形成する予定の領域を開口するレジストパターン１１４をパッシベーション膜１０６上に形成する。レジストパターン１１４はフォトリソグラフィを用いて形成する。
その後、図１９Ｋに示すように、第１の実施形態におけるパッシベーション膜６と同様にしてパッシベーション膜１０６をエッチングして、アノード電極１０４の一部及びカソード電極１０５の一部をコンタクト部として露出する。そして、レジストパターン１１４を除去する。
このようにして、第９の実施形態に係る半導体装置を製造することができる。
このように、第９の実施形態でも、多量のＭｇを含有するｐ型ＧａＮ層を形成する必要がない。このため、結晶性の低下及びドライエッチングに伴うショットキー面の荒れを回避しながら、逆方向耐圧を向上することができる。
なお、サファイア基板１に代えて、表面がＮ面のＧａＮ基板又は表面がＣ（カーボン）面のＳｉＣ基板を用いてもよい。つまり、第１の実施形態で説明した成長面を考慮して、表面がＮ面となるＧａＮ層を成長させることができるものであれば種々の基板を用いることができる。例えば、ＡｌＮ基板及びＳｉ基板等を用いることも可能である。また、表面がＧａ面となる半導体層を基板上に成長させた後、この半導体層を基板から剥離し、半導体層の表裏を反転させて作製することも可能である。
また、ＡｌＧａＮ層１０３に不純物がドーピングされている必要はないが、ｐ型不純物が結晶性に悪影響が及ばない程度の量でドーピングされていることが好ましい。ｎ型ＧａＮ層１０２との界面でのバンドポテンシャルをより引き上げることが可能だからである。ｐ型不純物としては、例えばＭｇが使用可能であり、結晶性に悪影響が及ばない程度のドーピング量は、例えば１０１８ｃｍ−３オーダーである。Ｍｇの活性化率が１％程度であれば、１０１６ｃｍ−３オーダーのＭｇが活性化していることになる。
（第１０の実施形態）
次に、第１０の実施形態について説明する。図２０は、第１０の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１０の実施形態では、図２０に示すように、サファイア基板１０１上にｎ型ＧａＮ層１０２よりも高濃度でｎ型不純物がドーピングされたｎ＋ＧａＮ層１０７が形成されている。そして、ｎ型ＧａＮ層１０２が、ＡｌＧａＮ層１０３及びアノード電極１０４の直下のみにおいて、ＡｌＧａＮ層１０３及びアノード電極１０４とｎ＋ＧａＮ層１０７との間に形成されており、カソード電極１０５はｎ型ＧａＮ層１０２ではなくｎ＋ＧａＮ層１０７にオーミック接合されている。他の構成は第９の実施形態と同様である。
このようなメサ構造のショットキーバリアダイオードにおいても第９の実施形態と同様の効果が得られる。また、ｎ型不純物の濃度が高いｎ＋ＧａＮ層１０７にカソード電極１０５が接続されているため、オーミック抵抗をより一層低減することができる。
（第１１の実施形態）
次に、第１１の実施形態について説明する。図２１は、第１１の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１１の実施形態では、ＡｌＧａＮ層１０３に代えて、ＩｎＡｌＮ層１０８が形成されている。他の構成は第９の実施形態と同様である。
第１１の実施形態によっても、第９の実施形態と同様の効果を得ることができる。また、ＩｎＡｌＮが、ＡｌＧａＮと比較して、自発分極が強く、バンドギャップが大きいという特性を備えているため、第９の実施形態よりも高い逆方向耐圧を得ることが可能である。なお、ＩｎＡｌＮ層１０８に代えてＩｎＡｌＧａＮ層を用いても、第１１の実施形態と同様の効果を得ることができる。
（第１２の実施形態）
次に、第１２の実施形態について説明する。図２２は、第１２の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１２の実施形態では、サファイア基板１０１に代えて、導電性のｎ型ＧａＮ基板１０１ｂが用いられている。そして、図２２に示すように、カソード電極１０５がｎ型ＧａＮ層１０２上に形成されておらず、カソード電極１２１がｎ型ＧａＮ基板１０１ｂの裏面上に形成されている。また、ｎ型ＧａＮ層１０２がメサエッチングされている。他の構成は第９の実施形態と同様である。
このような縦型構造のショットキーバリアダイオードにおいても第９の実施形態と同様の効果が得られる。また、省面積化が可能となる。更に、カソード電極１２１はアノード電極１０４等の位置を考慮せずに形成することができるため、製造プロセスを簡素化することも可能である。
（第１３の実施形態）
次に、第１３の実施形態について説明する。第９〜第１２の実施形態では、ＡｌＧａＮ層１０３の直下の空乏層の広がりにより、ＡｌＧａＮ層１０３がない場合と比較してシート抵抗が高くなり、この分だけオン抵抗が増加する。第１３の実施形態では、２ＤＥＧを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図２３は、第１３の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１３の実施形態では、図２３に示すように、サファイア基板１０１とｎ型ＧａＮ層１０２との間にＡｌＧａＮ層１０９が形成されている。また、ｎ型ＧａＮ層１０２がメサエッチングされている。他の構成は第９の実施形態と同様である。
このような第１３の実施形態では、図２３に示すように、カソード電極１０５の下方において、ｎ型ＧａＮ層１０２のＡｌＧａＮ層１０９との界面近傍に高濃度の２ＤＥＧが存在する。このため、第９〜第１２の実施形態と比較してシート抵抗を著しく低減することができる。従って、ｎ型ＧａＮ層１０２のキャリア濃度を第９〜第１２の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第１３の実施形態に係る半導体装置を製造する方法について説明する。図２４Ａ乃至図２４Ｃは、第１３の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図２４Ａに示すように、サファイア基板１０１上に、ＡｌＧａＮ層１０９、ｎ型ＧａＮ層１０２及びＡｌＧａＮ層１０３を、例えばＰＡＭＢＥ法により形成する。例えば、ＡｌＧａＮ層１０９の厚さは０．５μｍ程度とし、Ａｌ組成は１０％程度とする。例えば、ｎ型ＧａＮ層１０２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを１×１０１７ｃｍ−３程度ドーピングする。また、例えば、ＡｌＧａＮ層１０３の厚さは２０ｎｍ程度とし、Ａｌ組成は２５％〜３０％程度とする。これらの成長温度は７２０℃程度とする。この結果、分極に伴う固定電荷により、ｎ型ＧａＮ層１０２のＡｌＧａＮ層１０９との界面近傍に２ＤＥＧが誘起され、ｎ型ＧａＮ層１０２のＡｌＧａＮ層１０３との界面近傍に２次元ホールガス（２ＤＨＧ）が誘起される。
次いで、図２４Ｂに示すように、ｎ型ＧａＮ層１０２のメサ部を形成する予定の領域を覆うレジストパターン１１５をＡｌＧａＮ層１０３上に形成する。レジストパターン１１５はフォトリソグラフィを用いて形成する。その後、レジストパターン１１５をエッチングマスクとして用いてＡｌＧａＮ層１０３及びｎ型ＧａＮ層１０２をエッチングする。このとき、ｎ型ＧａＮ層１０２を０．３μｍ程度の厚さで残存させる。続いて、レジストパターン１１５を除去し、第９の実施形態と同様にして、リフトオフ法によりカソード電極１０５を形成する。
次いで、図２４Ｃに示すように、ｎ型ＧａＮ層１０２のショットキー接合面を開口するレジストパターン１１６を形成する。レジストパターン１１６はフォトリソグラフィを用いて形成する。その後、レジストパターン１１６をエッチングマスクとして用いてＡｌＧａＮ層１０３をエッチングして、ショットキー接合面を設ける領域において、ｎ型ＧａＮ層１０２の表面を露出する。
続いて、レジストパターン１１６を除去し、第９の実施形態と同様にして、アノード電極１０４の形成以降の処理を行う（図１９Ｈ〜図１９Ｋ）。このようにして、図２３に示す構造が得られる。
（第１４の実施形態）
次に、第１４の実施形態について説明する。第１４の実施形態では、２ＤＥＧを用いることにより、高い逆方向耐圧及び低いオン抵抗を実現する。図２５は、第１４の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１４の実施形態では、図２５に示すように、ＡｌＧａＮ層１０３上に、アノード電極１０４から離間してｎ型ＧａＮ層１１０が形成されている。そして、パッシベーション膜１０６がｎ型ＧａＮ層１１０をも覆っている。他の構成は第９の実施形態と同様である。
このような第１４の実施形態では、図２５に示すように、ｎ型ＧａＮ層１１０のＡｌＧａＮ層１０３との界面近傍に高濃度の２ＤＥＧが存在する。このため、第９〜第１２の実施形態と比較してシート抵抗を著しく低減することができる。従って、ｎ型ＧａＮ層１０２のキャリア濃度を第９〜第１２の実施形態のそれよりも低くして、逆方向耐圧をより一層向上することができる。
次に、第１４の実施形態に係る半導体装置を製造する方法について説明する。図２６Ａ乃至図２６Ｃは、第１４の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図２６Ａに示すように、サファイア基板１０１上に、ｎ型ＧａＮ層１０２、ＡｌＧａＮ層１０３及びｎ型ＧａＮ層１１０を、例えばＰＡＭＢＥ法により形成する。例えば、ｎ型ＧａＮ層１０２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを１×１０１７ｃｍ−３程度ドーピングする。例えば、ＡｌＧａＮ層１０３の厚さは２０ｎｍ程度とし、Ａｌ組成は２５％〜３０％程度とする。ｎ型ＧａＮ層１１０の厚さは０．１μｍ程度とし、ｎ型不純物としてＳｉを１×１０１７ｃｍ−３程度ドーピングする。これらの成長温度は７２０℃程度とする。この結果、分極に伴う固定電荷により、ｎ型ＧａＮ層１０２のＡｌＧａＮ層１０３との界面近傍に２ＤＨＧが誘起され、ｎ型ＧａＮ層１１０のＡｌＧａＮ層１０３との界面近傍に２ＤＥＧが誘起される。
次いで、図２６Ｂに示すように、第９の実施形態と同様にして、カソード電極１０５を形成する予定の領域においてｎ型ＧａＮ層１０２の表面を露出し、ここにカソード電極１０５を形成する。
その後、レジストパターンをエッチングマスクとして用いてｎ型ＧａＮ層１１０のエッチングを行い、図２６Ｃに示すように、ｎ型ＧａＮ層１１０にＡｌＧａＮ層１０３の中央部を露出する開口部を形成する。続いて、レジストパターンを除去し、新たなレジストパターンをエッチングマスクとして用いてＡｌＧａＮ層１０３のエッチングを行い、図２６Ｃに示すように、ＡｌＧａＮ層１０３にｎ型ＧａＮ層１０２のショットキー接合面を露出する開口部を形成する。
次いで、第９の実施形態と同様にして、アノード電極１０４の形成以降の処理を行う（図１９Ｇ〜図１９Ｋ）。このようにして、図２５に示す構造が得られる。
（第１５の実施形態）
次に、第１５の実施形態について説明する。図２７は、第１５の実施形態に係る半導体装置（ショットキーバリアダイオード）の構造を示す断面図である。
第１５の実施形態では、図２７に示すように、ＡｌＧａＮ層１０３とカソード電極１０５との間に、１又は２以上の環状のＡｌＧａＮ層１０３ａが形成されている。ＡｌＧａＮ層１０３ａはＡｌＧａＮ層１０３と同様の厚さ及びＡｌ組成を備えている。パッシベーション膜１０６はＡｌＧａＮ層１０３ａをも覆っている。他の構成は第９の実施形態と同様である。
このような第１５の実施形態によっても第９の実施形態と同様の効果を得ることができる。また、１又は２以上の環状のＡｌＧａＮ層１０３ａが形成されているため、つまり、多重ガードリング構造が採用されているため、より一層高い逆方向耐圧を得ることができる。
次に、第１５の実施形態に係る半導体装置を製造する方法について説明する。図２８Ａ乃至図２８Ｃは、第１５の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、第９の実施形態と同様にして、カソード電極１０５の形成までの処理を行う（図１９Ａ〜図１９Ｄ）。次いで、図２８Ａに示すように、カソード電極１０５を覆うと共に、ＡｌＧａＮ層１０３の環状の多重ガードリングとして残存させる部分を覆うレジストパターン１１２ａを形成する。レジストパターン１１２ａはフォトリソグラフィを用いて形成する。
次いで、図２８Ｂに示すように、レジストパターン１１２ａをエッチングマスクとして用いてＡｌＧａＮ層１０３をエッチングして、ショットキー接合面を設ける領域及びアノード電極１０４とカソード電極１０５とを絶縁分離する領域において、ｎ型ＧａＮ層１０２の表面を露出する。このとき、アノード電極１０４とカソード電極１０５とを絶縁分離する領域では、ｎ型ＧａＮ層１０２の表面を複数の環状に露出する。
その後、図２８Ｃに示すように、レジストパターン１１２ａを除去し、第９の実施形態と同様にして、アノード電極１０４を形成する予定の領域を開口するレジストパターン１１３を形成する。
そして、第９の実施形態と同様にして、アノード電極１０４の形成以降の処理を行う（図１９Ｈ〜図１９Ｋ）。このようにして、図２７に示す構造が得られる。
（第１６の実施形態）
次に、第１６の実施形態について説明する。第１６の実施形態では、ＧａＮ系ＳＢＤとＨＥＭＴとが同一の基板上に設けられている。図２９は、第１６の実施形態に係る半導体装置の構造を示す断面図である。
第１６の実施形態には、図２９に示すように、素子分離領域１７１ｃを挟んでＳＢＤ領域１７１ａ及びＨＥＭＴ領域１７１ｂが設けられている。ＳＢＤ領域１７１ａにおいては、サファイア基板１５１上にＧａＮ層１５７が形成され、ＧａＮ層１５７上にｎ型ＡｌＧａＮ層１５８が形成されている。ＨＥＭＴ領域１７１ｂ及び素子分離領域１７１ｃにおいては、サファイア基板１５１上にＡｌＮ核形成層１５１ａが形成され、ＡｌＮ核形成層１５１ａ上にＧａＮ層１５７が形成され、ＧａＮ層１５７上にｎ型ＡｌＧａＮ層１５８が形成されている。なお、素子分離領域１７１ｃにＡｌＮ核形成層１５１ａが形成されていなくてもよい。ＧａＮ層１５７への意図的な不純物の導入は行われていない。ＳＢＤ領域１７１ａでは、サファイア基板１５１上のＧａＮ層１５７の表面がＮ面である。一方、ＨＥＭＴ領域１７１ｂでは、ＡｌＮ核形成層１５１ａ上のＧａＮ層１５７の表面がＧａ面である。素子分離領域１７１ｃでは、ｎ型ＡｌＧａＮ層１５８及びＧａＮ層１５７の表層部に素子分離部１５９が形成されている。このため、ＳＢＤ領域１７１ａでは、ＧａＮ層１５７のｎ型ＡｌＧａＮ層１５８との界面近傍に２ＤＨＧが誘起され、ＨＥＭＴ領域１７１ｂでは、ＧａＮ層１５７のｎ型ＡｌＧａＮ層１５８との界面近傍に２ＤＥＧが誘起されているが、素子分離領域１７１ｃには２ＤＨＧ及び２ＤＥＧが存在しない。素子分離部１５９は、例えばボロンイオン等のドーピング又はメサ形成等により形成されている。
ＳＢＤ領域１７１ａでは、ｎ型ＡｌＧａＮ層１５８上にｎ型ＧａＮ層１５２が形成されている。ｎ型ＧａＮ層１５２のｎ型ＡｌＧａＮ層１５８との界面近傍に２ＤＥＧが誘起されている。また、ｎ型ＡｌＧａＮ層１５２上に環状のＡｌＧａＮ層１５３がガードリングとして形成されている。ｎ型ＧａＮ層１５２のｎ型ＡｌＧａＮ層１５３との界面近傍に２ＤＨＧが誘起されている。そして、ＡｌＧａＮ層１５３の内側に、ｎ型ＧａＮ層１５２にショットキー接合されたアノード電極（ショットキー電極）１５４が形成されている。アノード電極１５４はＡｌＧａＮ層１５３よりも厚く、アノード電極１５４の外周部はＡｌＧａＮ層１５３の上面と接している。また、ＡｌＧａＮ層１５３から離間した位置に、ｎ型ＧａＮ層１５２にオーミック接合されたカソード電極（オーミック電極）１５５が形成されている。更に、アノード電極１５４とカソード電極１５５との間で、ｎ型ＧａＮ層１５２及びＡｌＧａＮ層１５３を覆うパッシベーション膜１５６が形成されている。パッシベーション膜１５６はアノード電極１５４の一部及びカソード電極１５５の一部も上方から覆っている。
ＨＥＭＴ領域１７１ｂでは、ｎ型ＡｌＧａＮ層１５８上にゲート電極１６０ｇが形成されている。更に、平面視でゲート電極１６０ｇを間に挟むようにしてソース電極１６０ｓ及びドレイン電極１６０ｄもｎ型ＡｌＧａＮ層１５８上に形成されている。そして、パッシベーション膜１５６が、ゲート電極１６０ｇとソース電極１６０ｓとの間及びゲート電極１６０ｇとドレイン電極１６０ｄとの間において、ｎ型ＡｌＧａＮ層１５８を覆っている。パッシベーション膜１５６は、ゲート電極１６０ｇの一部、ソース電極１６０ｓの一部及びドレイン電極１６０ｄの一部も上方から覆っている。ｎ型ＡｌＧａＮ層１５８が電子供給層として機能し、ＧａＮ層１５７が電子走行層として機能する。
このような第１６の実施形態によれば、ＧａＮ系ＳＢＤ及びＨＥＭＴの集積化が可能となる。
次に、第１６の実施形態に係る半導体装置を製造する方法について説明する。図３０Ａ乃至図３０Ｆは、第１６の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
先ず、図３０Ａに示すように、サファイア基板１５１上にＡｌＮ核形成層１５１ａを、例えばＰＡＭＢＥ法により形成する。例えば、ＡｌＮ核形成層１５１ａの厚さは２５ｎｍ程度とし、成長温度は７２０℃程度とする。次いで、ＫＯＨ溶液を用いたウェットエッチング、塩素系ガスを用いたドライエッチング、又はアルゴンイオンミリング等により、ＡｌＮ核形成層１５１ａのＳＢＤ領域１７１ａ内の部分を除去する。その後、サファイア基板１５１及びＡｌＮ核形成層１５１ａ上に、ＧａＮ層１５７、ｎ型ＡｌＧａＮ層１５８、ｎ型ＧａＮ層１５２及びＡｌＧａＮ層１５３を、例えばＰＡＭＢＥ法により形成する。ＨＥＭＴ領域１７１ｂでは、ＧａＮ層１５７の形成前にサファイア基板１５１上にＡｌＮ核形成層１５１ａを形成しているため、ＧａＮ層１５７の成長方向における表面がＧａ面となる。従って、ＨＥＭＴ領域１７１ｂでは、ＧａＮ層１５７のｎ型ＡｌＧａＮ層１５８との界面近傍に２ＤＥＧが誘起される。一方、ＳＢＤ領域１７１ａでは、ＡｌＮ核形成層１５１ａを除去しているため、ＧａＮ層１５７の成長方向における表面がＮ面となる。従って、ＳＢＤ領域１７１ａでは、ＧａＮ層１５７のｎ型ＡｌＧａＮ層１５８との界面近傍に２ＤＨＧが誘起される。また、例えば、ＧａＮ層１５７の厚さは１μｍ程度とする。例えば、ｎ型ＡｌＧａＮ層１５８の厚さは２０ｎｍとし、ｎ型不純物としてＳｉを１×１０18ｃｍ-3程度ドーピングし、Ａｌ組成は２５％〜３０％程度とする。例えば、ｎ型ＧａＮ層１５２の厚さは１μｍ程度とし、ｎ型不純物としてＳｉを１×１０17ｃｍ-3程度ドーピングする。例えば、ＡｌＧａＮ層１５３の厚さは２０ｎｍ程度とし、Ａｌ組成は２５％〜３０％程度とする。
続いて、図３０Ｂに示すように、ＳＢＤ領域１７１ａを覆い、ＨＥＭＴ領域１７１ｂ及び素子分離領域１７１ｃを開口するレジストパターン１６１をＡｌＧａＮ層１５３上に形成する。レジストパターン１６１はフォトリソグラフィを用いて形成する。次いで、レジストパターン１６１をエッチングマスクとして用いてＡｌＧａＮ層１５３及びｎ型ＧａＮ層１５２をドライエッチングする。この結果、ＨＥＭＴ領域１７１ｂ及び素子分離領域１７１ｃでは、ＡｌＧａＮ層１５３及びｎ型ＧａＮ層１５２が消失する。
その後、図３０Ｃに示すように、レジストパターン１６１を除去し、ＳＢＤ領域１７１ａ及びＨＥＭＴ領域１７１ｂを覆い、素子分離領域１７１ｃを開口するレジストパターン１６２をＡｌＧａＮ層１５３及びｎ型ＡｌＧａＮ層１５８上に形成する。レジストパターン１６２はフォトリソグラフィを用いて形成する。その後、ｎ型ＡｌＧａＮ層１５８及びＧａＮ層１５７の表層部にボロンイオンの注入を行って、素子分離部１５９を形成する。素子分離部１５９をメサ形成等により形成してもよい。
続いて、図３０Ｄに示すように、レジストパターン１６２を除去し、ＡｌＧａＮ層１５３を環状のガードリングとして残存させる部分を覆うレジストパターン１６３を形成する。レジストパターン１６３はフォトリソグラフィを用いて形成する。次いで、レジストパターン１６３をエッチングマスクとして用いてＡｌＧａＮ層１５３をドライエッチングする。
次いで、図３０Ｅに示すように、レジストパターン１６３を除去し、例えばリフトオフ法により、ＳＢＤ領域１７１ａでは、ｎ型ＧａＮ層１５２上にカソード電極１５５を形成し、ＨＥＭＴ領域１７１ｂでは、ｎ型ＡｌＧａＮ層１５８上にソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。カソード電極１５５、ソース電極１６０ｓ及びドレイン電極１６０ｄとしては、例えば、厚さが３０ｎｍ程度のＴｉ膜とその上に位置する厚さが３００ｎｍ程度のＡｌ膜との積層体を形成する。Ｔｉ膜及びＡｌ膜の成膜は、例えば蒸着法により行う。続いて、６００℃程度でＲＴＡを行う。
その後、図３０Ｆに示すように、例えばリフトオフ法によりアノード電極１５４及びゲート電極１６０ｇを形成する。アノード電極１５４及びゲート電極１６０ｇとしては、例えば、厚さが１００ｎｍ程度のＮｉ膜とその上に位置する厚さが３００ｎｍ程度のＡｕ膜との積層体を形成する。Ｎｉ膜及びＡｕ膜の成膜は、例えば蒸着法により行う。
その後、第９の実施形態におけるパッシベーション膜１０６の形成と同様にして、パッシベーション膜１５６を形成する。このようにして、図２９に示す構造が得られる。
（第１７の実施形態）
次に、第１７の実施形態について説明する。第１７の実施形態は、ＧａＮ系ＳＢＤを備えたサーバ電源等の装置である。図３１は、第１７の実施形態に用いられるＧａＮ系ＳＢＤの構造を示す断面図である。図３２は、図３１に示すＧａＮ系ＳＢＤを含むＳＢＤパッケージを示す図である。図３３は、図３２に示すＳＢＤパッケージを含むＰＦＣ（power factor
correction）回路を示す図である。図３４は、図３３に示すＰＦＣ回路を含むサーバ電源を示す図である。
図３１に示すように、第１７の実施形態に用いられるＧａＮ系ＳＢＤ７０は、図２２に示す第１２の実施形態に係る半導体装置を集合した構造を備えている。即ち、導電性のｎ型ＧａＮ基板７１上にｎ型ＧａＮ層７２が形成され、ｎ型ＧａＮ層７２上にＡｌＧａＮ層７３及びアノード電極７４が形成されている。また、パッシベーション膜７６も形成されており、その上に層間絶縁膜７７が形成されている。そして、層間絶縁膜７７のコンタクトホールを介して各アノード電極７４に接続された配線７８が層間絶縁膜７７上に形成されている。また、カソード電極７５がｎ型ＧａＮ基板７１の裏面上に形成されている。
ＧａＮ系ＳＢＤ７０を含むＳＢＤパッケージ８０では、図３２に示すように、ＧａＮ系ＳＢＤ７０のカソード電極７５が、はんだ等の実装材料８２を用いてパッケージ電極台８１に固定されている。パッケージ電極台８１にはリード８１ａが接続されている。また、ＧａＮ系ＳＢＤ７０のアノード電極７４に接続された配線７８は、Ａｌワイヤ８４を用いたボンディングにより、他のリード８３に接続されている。そして、これらがモールド樹脂８５により封止されている。
ＳＢＤパッケージ８０を含むＰＦＣ回路９０では、図３３に示すように、ＧａＮ系ＳＢＤ７０のアノード電極７４に接続されたリード８３にチョークコイル９３の一端子及びスイッチ素子９４の一端子が接続され、カソード電極７５に接続されたリード８１ａにコンデンサ９５の一端子が接続される。チョークコイル９３の他端子にコンデンサ９２が接続される。そして、コンデンサ９２の他端子、スイッチ素子９４の他端子、及びコンデンサ９５の他端子が接地される。また、コンデンサ９２にはダイオードブリッジ９１を介して交流電源（ＡＣ）が接続される。また、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
そして、図３４に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
このようなサーバ電源１００と同様の、より信頼度の高い電源装置を構築することも可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
ＧａＮ層と、
前記ＧａＮ層のＧａ面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置するＩｎＧａＮ層と、
を有することを特徴とする半導体装置。
（付記２）
前記ＩｎＧａＮ層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記１に記載の半導体装置。
（付記３）
前記ＩｎＧａＮ層上に形成された前記アノード電極よりも仕事関数が高い金属層を有し、
前記アノード電極は、少なくとも前記金属層の一部を覆っていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記ＧａＮ層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記ＩｎＧａＮ層と同層に形成された第２のＩｎＧａＮ層と、
を有することを特徴とする付記１に記載の半導体装置。
（付記５）
前記ＧａＮ層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記ＩｎＧａＮ層上方に形成されたＡｌＧａＮ層又はＩｎＡｌＮ層と、
を有することを特徴とする付記１に記載の半導体装置。
（付記６）
前記ＧａＮ層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記１に記載の半導体装置。
（付記７）
前記ＧａＮ層よりも高濃度のｎ型不純物を含有し、前記ＧａＮ層の下方に位置する第２のＧａＮ層と、
前記第２のＧａＮ層にオーミック接合したカソード電極と、
を有することを特徴とする付記１に記載の半導体装置。
（付記８）
前記ＧａＮ層の下に設けられたカソード電極を有することを特徴とする付記１に記載の半導体装置。
（付記９）
ＧａＮ層と、
前記ＧａＮ層のＮ面にショットキー接合したアノード電極と、
前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置し、ＧａＮよりもバンドギャップが大きく、Ａｌを含有する窒化物半導体層と、
を有することを特徴とする半導体装置。
（付記１０）
前記窒化物半導体層は、ＡｌＧａＮ層、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層であることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記窒化物半導体層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする付記９に記載の半導体装置。
（付記１２）
前記ＧａＮ層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層上方に形成された第２のＧａＮ層と、
を有することを特徴とする付記９に記載の半導体装置。
（付記１３）
前記ＧａＮ層にオーミック接合したカソード電極と、
平面視での前記アノード電極と前記カソード電極との間において、前記窒化物半導体層と同層に形成され、ＧａＮよりもバンドギャップが大きく、Ａｌを含有する第２の窒化物半導体層と、
を有することを特徴とする付記９に記載の半導体装置。
（付記１４）
前記ＧａＮ層を電子走行層として用いるトランジスタをさらに有することを特徴とする付記９に記載の半導体装置。
（付記１５）
前記ＧａＮ層よりも高濃度のｎ型不純物を含有し、前記ＧａＮ層の下方に位置する第３のＧａＮ層と、
前記第３のＧａＮ層にオーミック接合したカソード電極と、
を有することを特徴とする付記９に記載の半導体装置。
（付記１６）
前記ＧａＮ層の下に設けられたカソード電極を有することを特徴とする付記９に記載の半導体装置。
（付記１７）
ＧａＮ層のＧａ面上にＩｎＧａＮ層を局所的に形成する工程と、
前記ＧａＮ層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記ＩｎＧａＮ層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１８）
前記ＩｎＧａＮ層を局所的に形成する工程は、
前記ＧａＮ層上に全面にわたって前記ＩｎＧａＮ層の原料層を形成する工程と、
前記原料層上に局所的に遮光マスクを形成する工程と、
前記遮光マスクを用いて前記原料層を光電気化学エッチングして、前記ＩｎＧａＮ層を得る工程と、
を有することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記遮光マスクとして、前記アノード電極よりも仕事関数が高い金属層を用いることを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０）
ＧａＮ層のＮ面に、ＧａＮよりもバンドギャップが大きく、Ａｌを含有する窒化物半導体層を局所的に形成する工程と、
前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記窒化物半導体層が位置するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
これらの半導体装置等によれば、ＩｎＧａＮ層等によりＧａＮ層の上面のバンドポテンシャルが引き上げられ、逆方向耐圧を向上することができる。

Claims (10)

  1. ＧａＮ層と、
    前記ＧａＮ層のＧａ面にショットキー接合したアノード電極と、
    前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置するＩｎＧａＮ層と、
    を有することを特徴とする半導体装置。
  2. 前記ＩｎＧａＮ層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする請求項１に記載の半導体装置。
  3. 前記ＧａＮ層にオーミック接合したカソード電極と、
    平面視での前記アノード電極と前記カソード電極との間において、前記ＩｎＧａＮ層と同層に形成された第２のＩｎＧａＮ層と、
    を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. ＧａＮ層と、
    前記ＧａＮ層のＮ面にショットキー接合したアノード電極と、
    前記アノード電極の少なくとも一部と前記ＧａＮ層との間に位置し、ＧａＮよりもバンドギャップが大きく、Ａｌを含有する窒化物半導体層と、
    を有し、
    前記窒化物半導体層はＰ型ドーパントを含まないことを特徴とする半導体装置。
  5. 前記窒化物半導体層は、ＡｌＧａＮ層、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層であることを特徴とする請求項４に記載の半導体装置。
  6. 前記窒化物半導体層は、平面視で、前記アノード電極の外周端の下方に位置することを特徴とする請求項４又は５に記載の半導体装置。
  7. ＧａＮ層のＧａ面上にＩｎＧａＮ層を局所的に形成する工程と、
    前記ＧａＮ層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記ＩｎＧａＮ層が位置するように形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記ＩｎＧａＮ層を局所的に形成する工程は、
    前記ＧａＮ層上に全面にわたって前記ＩｎＧａＮ層の原料層を形成する工程と、
    前記原料層上に局所的に遮光マスクを形成する工程と、
    前記遮光マスクを用いて前記原料層を光電気化学エッチングして、前記ＩｎＧａＮ層を得る工程と、
    を有することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記遮光マスクとして、前記アノード電極よりも仕事関数が高い金属層を用いることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. ＧａＮ層のＮ面上に、ＧａＮよりもバンドギャップが大きく、Ａｌを含有し、前記窒化物半導体層はＰ型ドーパントを含まない窒化物半導体層を局所的に形成する工程と、
    前記窒化物半導体層にショットキー接合するアノード電極を、当該アノード電極の少なくとも一部と前記ＧａＮ層との間に前記窒化物半導体層が位置するように形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
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