JP2019169696A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2019169696A
JP2019169696A JP2018175270A JP2018175270A JP2019169696A JP 2019169696 A JP2019169696 A JP 2019169696A JP 2018175270 A JP2018175270 A JP 2018175270A JP 2018175270 A JP2018175270 A JP 2018175270A JP 2019169696 A JP2019169696 A JP 2019169696A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
semiconductor layer
insulating layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018175270A
Other languages
English (en)
Other versions
JP6951311B2 (ja
Inventor
純平 田島
Junpei Tajima
純平 田島
年輝 彦坂
Toshiki Hikosaka
年輝 彦坂
謙次郎 上杉
Kenjiro Uesugi
謙次郎 上杉
雅彦 蔵口
Masahiko Kuraguchi
雅彦 蔵口
布上　真也
Shinya Nunoue
真也 布上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2019169696A publication Critical patent/JP2019169696A/ja
Application granted granted Critical
Publication of JP6951311B2 publication Critical patent/JP6951311B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】本発明が解決しようとする課題は、高耐圧で電流コラプスを抑制した半導体装置を提供することにある。【解決手段】本発明の半導体装置は、基板と、第１の窒化物半導体層と、前記基板と前記第１の窒化物半導体層との間にある第１の絶縁層と、前記第１の絶縁層と前記第１の窒化物半導体層との間にあるゲート絶縁層と、前記ゲート絶縁層と前記第１の窒化物半導体層との間にあり、前記第1の窒化物半導体層と接する第２の窒化物半導体層と、記第1の絶縁層と前記第２の窒化物半導体層との間にあり、前記第２の窒化物半導体層に電気的に接続されるソース電極と、前記ゲート絶縁層と前記第1の絶縁層との間にあるゲート電極と、前記第１の窒化物半導体層に設けられ、前記第1の窒化物半導体層と電気的に接続されるドレイン電極と、を備える。【選択図】 図１

Description

半導体装置および半導体装置の製造方法に関する。
窒化物半導体を用いたトランジスタは、ワイドバンドギャップ材料である窒化物半導体の電気的な材料特性により高耐圧な特性が得られ、シリコンを用いたパワーデバイスに代わる半導体素子となる。構成元素の組成が異なる窒化物半導体層の積層界面には二次元電子ガスが発生する。二次元電子ガスは高い電子移動度を有するため、二次元電子ガスをチャネルとしたトランジスタは電気的に高速な応答が可能となり、高速スイッチング素子として利用すると高いエネルギー変換効率が得られる。このような窒化物半導体を用いたトランジスタは高耐圧・高速応答性を有していることから電源などの電力変換装置への利用が期待されている。
窒化物半導体を用いたトランジスタは、例えば、高耐圧化のために、シリコン（Ｓｉ）等の基板上に耐圧バッファ層となる窒化物半導体層、チャネル層となる窒化物半導体層の順に積層された構造を有する。しかしながら、チャネル層から漏出した電子が耐圧バッファ層やＳｉ基板で蓄積されてしまい、これが電流コラプスの原因となる。そのため、高耐圧で電流コラプスを抑制した半導体装置が望まれる。
特表２００９‐５０３８１０号公報
本発明が解決しようとする課題は、高耐圧で電流コラプスを抑制した半導体装置および半導体装置の製造方法を提供することにある。
本発明の半導体装置は基板と、第１の窒化物半導体層と、前記基板と前記第１の窒化物半導体層との間にある第１の絶縁層と、前記第１の絶縁層と前記第１の窒化物半導体層との間にあるゲート絶縁層と、前記ゲート絶縁層と前記第１の窒化物半導体層との間にあり、前記第1の窒化物半導体層と接する第２の窒化物半導体層と、記第1の絶縁層と前記第２の窒化物半導体層との間にあり、前記第２の窒化物半導体層に電気的に接続されるソース電極と、前記ゲート絶縁層と前記第1の絶縁層との間にあるゲート電極と、前記第１の窒化物半導体層に設けられ、前記第1の窒化物半導体層と電気的に接続されるドレイン電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造工程を示す図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、「窒化ガリウム系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
（第１の実施形態）
図１に本実施形態の半導体装置１００を説明する模式断面図を示す。
半導体装置１００は、ＧａＮ系半導体で構成される電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
半導体装置１００は、基板６上に、第１の絶縁層１３、ゲート絶縁層５、第２の窒化物半導体層２、第１の窒化物半導体層１、第２の絶縁層１０が順に積層された構造を備えている。第１の窒化物半導体層１は第２の窒化物半導体層２と組成が異なる。第２の窒化物半導体層２は電子供給層として作用し、第１の窒化物半導体層１は、二次元電子ガスが発生しチャネル層となる。
また、第１の絶縁層１３の一部と第２の窒化物半導体層２の一部との間にソース電極１１が設けられている。第１の窒化物半導体層１上にドレイン電極８が設けられている。基板６とゲート絶縁層５の間にゲート電極１２が設けられている。またゲート電極１２は第１の絶縁層１３内に設けられている。第１の絶縁層１３は接合絶縁層３、層間絶縁層４を含み両者が積層されている。
従来の窒化物半導体装置は、耐圧を向上させるために、基板とチャネル層や電子供給層となる窒化物半導体層との間に耐圧バッファ層である厚い窒化物半導体層を備えていた。
しかしながら、本実施形態の半導体装置１００は耐圧バッファ層である窒化物半導体層の代わりに、第１の絶縁層１３を有しており、半導体装置１００は第１の絶縁層１３上に、電子供給層である第２の窒化物半導体層２とチャネル層である第１の窒化物半導体層１が積層された構造を備えている。第１の絶縁層１３は、窒化物半導体層に比べて、バンドギャップが広いため、窒化物半導体よりも高い耐圧を有する。したがって、半導体装置１００の耐圧を向上させることが可能である。また、第１の絶縁層１３はチャネルから漏出した電子をため込んだり通過させたりしないため、チャネルから第１の絶縁層１３に電子が漏出することを防ぐので電流コラプスを低減させることが可能である。
基板６は、例えば、シリコン（Ｓｉ）、酸化ガリウム（Ｇａ２Ｏ３）、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などである。基板６は、単結晶基板だけでなく、低コストである多結晶基板や銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属基板を用いることができる。基板６は、放熱性のために、熱伝導率の高い金属基板や窒化アルミニウム（ＡｌＮ）を用いることが望ましい。
基板６上に後述する半導体層や絶縁層を積層することで、基板６は半導体層や絶縁層を固定する。基板６の厚さは、例えば、１００μｍ以上２０００μｍ以下である。
第１の窒化物半導体層１は、後述する第２の窒化物半導体層２上に設けられる。第１の窒化物半導体層１は、第２の窒化物半導体層２と接する。第１の窒化物半導体層１は、チャネル層である。第１の窒化物半導体層１は、例えば、窒化アルミニウムガリウム（Ａｌｘ２Ｇａ（１−ｘ２）Ｎ、０≦ｘ２＜１）である。
第１の窒化物半導体層１は、第２の窒化物半導体層２よりもバンドギャップが小さい材料であり、第１の窒化物半導体層１は例えばアンドープ層の、ｉ‐ＧａＮまたはｉ‐ＡｌＧａＮである。第１の窒化物半導体層１には、意図的な不純物のドーピングはなくともよく、その場合弱いｎ型伝導を示す。
また、第１の窒化物半導体層１は、Ｍｇをドープしたｐ型でも良い。不純物がＭｇの場合、不純物濃度は５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。第１の窒化物半導体層１にｐ型不純物をドープした場合、閾値電圧が向上する。
また、第の窒化物半導体層１は、Ｈ（水素）、Ｏ（酸素）、Ｓｉ（シリコン）等の意図せずに含まれた不純物を含んでいても良い。ｉ‐ＧａＮは、例えば、不純物がＨ（水素）の場合１×１０２０ｃｍ−３以下、不純物がＯ（酸素）の場合１×１０１８ｃｍ−３以下、不純物がＳｉ（シリコン）の場合１×１０１８ｃｍ−３以下である。閾値電圧の向上の効果を大きくし、またオン抵抗を抑えチャネル移動度を向上させるため、第１の窒化物半導体層１の厚さは、例えば、２０ｎｍ以上１μｍ以下である。さらに望ましくは５０ｎｍ以上２００ｎｍ以下である。
第１の絶縁層１３は、基板６と第１の窒化物半導体層１との間に設けられる。第１の絶縁層１３は、接合絶縁層３、層間絶縁層４を含む。第１の絶縁層１３は、第１の絶縁層１３は、半導体装置１００の耐圧向上の程度を考慮して任意の絶縁体を用いると良い。例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ケイ酸アルミニウムから選ばれる少なくとも一種が用いられる。また、第１の絶縁層１３は、これらの絶縁体からなる互いに異なる２つ以上の材料からなる層が複数積層されている構造であってもよい。第１の絶縁層１３の厚さは、例えば、１μｍ以上５μｍ以下である。
ゲート絶縁層５は、第１の絶縁層１３と第１の窒化物半導体層１との間に設けられる。ゲート絶縁層５は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ケイ酸アルミニウムなどである。また、ゲート絶縁層５は、これらの絶縁体からなる互いに異なる２つ以上の材料が複数層積層されている構造であってもよい。第１の窒化物半導体層１のチャネルからゲート電極１２にキャリアが漏出するのを防ぐために、ゲート絶縁層５の厚さは１０ｎｍ以上１００ｎｍ以下が望ましい。
第２の窒化物半導体層２は、ゲート絶縁層５と第１の窒化物半導体層１との間に設けられる。第２の窒化物半導体層２は、例えば、窒化アルミニウムガリウム（Ａｌｘ１Ｇａ（１−ｘ１）Ｎ、０＜ｘ１≦１）である。以下、窒化アルミニウムガリウムはＡｌＧａＮと表記する。
第２の窒化物半導体層２は、電子供給層である。第２の窒化物半導体層２は、例えば、アンドープ層のｉ‐ＡｌＧａＮである。第２の窒化物半導体層２は、意図的な不純物のドーピングはなくてもよく、その場合、弱いｎ型伝導を示す。
また、第２の窒化物半導体層２は、Ｍｇをドープしたｐ型でも良い。不純物がＭｇの場合、不純物濃度は５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。第２の窒化物半導体層２にｐ型不純物をドープした場合、閾値電圧が向上する。
また、第２の窒化物半導体層２は、Ｈ（水素）、Ｏ（酸素）、Ｓｉ（シリコン）等の意図せずに含まれた不純物を含んでいても良い。ｉ‐ＡｌＧａＮの不純物濃度は、例えば、不純物がＨ（水素）の場合１×１０２１ｃｍ−３以下、不純物がＯ（酸素）の場合１×１０１９ｃｍ−３以下、不純物がＳｉ（シリコン）の場合１×１０１８ｃｍ−３以下である。第２の窒化物半導体層２の第１の絶縁層１３側は＋Ｃ面（Ｇａ極性面）である。第２の窒化物半導体層２の＋Ｃ面は平坦であるため、後述するゲート電極１２を接触させるのに適している。第１の窒化物半導体層１に２次元電子ガス層を発生させるために、第１の窒化物半導体層１と接する第２の窒化物半導体層２は一定以上の厚さが必要である。よって、第２の窒化物半導体層２の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下が望ましい。
ソース電極１１は、第１の絶縁層１３と第２の窒化物半導体層２の間に設けられ、第２の窒化物半導体層２と電気的に接続されている。ソース電極１１は、ソース配線２４を介してソースパッド７と接続されている。ソース電極１１は、例えば、オーミック性の金属である。金属は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）の積層構造である。
ドレイン電極８は、第１の窒化物半導体層１上に設けられ、第１の窒化物半導体層１と電気的に接続されている。ドレイン電極８は凸部を有し、凸部は第１の窒化物半導体層１に埋め込まれている。ドレイン電極８の凸部は、第１の窒化物半導体層１と第２の窒化物半導体層との界面に向かって伸びていることが望ましい。ドレイン電極８とチャネルとの導通を向上させるために、ドレイン電極８の凸部は第１の窒化物半導体層１と第２の窒化物半導体層２の界面近傍に位置しているとよい。ドレイン電極８は、例えば、オーミック性の金属である。金属は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）の積層構造である。
ゲート電極１２は、ゲート絶縁層５と第１の絶縁層１３との間にあり、第１の絶縁層１３の内部に埋め込まれている。ゲート電極１２は、ゲート配線２５を介してゲートパッド９と電気的に接続されている。ゲート電極１２は、例えば、金属である。金属は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）のいずれか、またはこれらの積層構造である。
ゲート電極１２は第１の絶縁層１３の内部に埋め込まれているため、ソース電極１１とゲート電極１２の間には第１の絶縁層１３の一部がある。そのため、ソース電極１１とゲート電極１２は第１の絶縁層１３により絶縁されている。
第２の絶縁層１０は、第１の窒化物半導体層１上に設けられる。第２の絶縁層１０は、半導体装置１００の耐圧向上の程度を考慮して任意の絶縁体を用いると良い。例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ケイ酸アルミニウムなどである。また、第２の絶縁層１０は、これらの絶縁体からなる互いに異なる２つ以上の材料の層が複数積層されている構造であってもよい。第１の窒化物半導体層１のチャネルから第１の窒化物半導体層１の外にキャリアが漏出するのを防ぐため、第２の絶縁層１０の厚さは、例えば、１０ｎｍ以上１μｍ以下が望ましい。
第２絶縁層１０は、第１絶縁層１３と同様、窒化物半導体層に比べて、バンドギャップが広いため、半導体装置１００の耐圧を向上させることができる。また、第２絶縁層１０は、チャネルの電子をトラップすることがないため、半導体装置１００の電流コラプスを低減することができる。
ソースパッド７は、ソース配線を介してソース電極１１と電気的に接続している。ソースパッド７は、例えば、金属よりなる。ソースパッド７は、例えば、チタン（Ｔｉ）／金（Ａｕ）、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）等の積層構造である。
ゲートパッド９は、ゲート配線を介してゲート電極１２と電気的に接続している。ゲートパッド９は、例えば、金属よりなる。ゲートパッド９は、例えば、チタン（Ｔｉ）／金（Ａｕ）、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）等の積層構造であってよい。
ソース配線はソース電極１１とソースパッド７を接続している。ソース配線は、例えば、チタン（Ｔｉ）／金（Ａｕ）、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）等の積層構造である。
ゲート配線はゲート電極１２とゲートパッド９を接続している、ゲート配線は例えば、チタン（Ｔｉ）／金（Ａｕ）、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）等の積層構造である。
ソース配線とゲート配線の間には第２の絶縁層１０があるため、ソース配線とゲート配線は第２の絶縁層１０により絶縁されている。
ソース電極１１とゲート電極１２は絶縁層により半導体装置１００の内部に埋め込まれているが、ソース電極１１はソースパッド７と電気的に接続し、ゲート電極１２はゲートパッド９に電気的に接続されているため、ソースパッド７とゲートパッド９は半導体装置１００のドレイン電極８と同じ側に位置している。よって、半導体装置１００は、半導体装置１００の片面でソースパッド７、ゲートパッド９、ドレイン電極８に配線を接続することができる。
なお、ゲート電極１２の一部が第１の窒化物半導体層１と接触し、ショットキー接合としても良い。
以下に、半導体装置１００の動作について説明する。
第１の窒化物半導体層１と第２の窒化物半導体層２の界面付近において、第１の窒化物半導体層１には２次元電子ガス層が形成される。図１の長二点鎖線は２次元電子ガスが存在する位置を示す。ゲート電極１２に電圧が印加されていない場合、第１の窒化物半導体層１には２次元電子ガス層が常に存在しているため、半導体装置１００はノーマリオントランジスタである。
チャネルの電子の流れを止めて、半導体装置１００をオフ状態とするために、ゲート電極１２に負の電圧を印加する。すなわち、ゲート電極１２に負の電圧を印加すると、第１の窒化物半導体層１と第２の窒化物半導体層２の界面のバンド構造が持ち上がり、２次元電子ガスが空乏化する。そのため、第１の窒化物半導体層１のチャネルの電子の流れを止めることができる。
図２を用いて、以下に、半導体装置１００の製造方法の一例について説明する。
まず、図２（ａ）に示すように、Ｓｉなどの基板２１上に、例えばＡｌＮなどの第１のバッファ層２２を介して、例えばＡｌＧａＮなどの第２のバッファ層２３を形成する。さらに、第２のバッファ層２３上に、チャネル層である第１の窒化物半導体層１と電子供給層である第２の窒化物半導体層２を形成する。第１のバッファ層２２と第２のバッファ層２３は、従来は絶縁性を備えた厚膜の耐圧バッファ層を用いる必要があるが、本実施形態では絶縁性を備える必要は無く、薄くても良い。各層の形成にはＭＯＣＶＤ装置を用いる。
第２の窒化物半導体層２上にＣＶＤ法やＡＬＤ（原子層堆積）法等でゲート絶縁層５を形成し、さらにゲート絶縁層５上にスパッタリングや蒸着法等でゲート電極１２を形成する。ゲート絶縁層５の一部を除去し、第２の窒化物半導体層２を露出させ、その第２の窒化物半導体層２上にスパッタリングや蒸着法等でソース電極１１を形成する。また、ソース電極１１を形成後に、ＣＶＤ法で、ソース電極１１上に絶縁層を形成し、さらにその絶縁層上にゲート電極１２と接続されるゲート配線の一部を形成する。そして、ゲート電極１２、ソース電極１１、ゲート絶縁層５、およびゲート配線の一部を覆うように層間絶縁層４を形成する。層間絶縁層４の堆積速度を調整する、または研磨等により、層間絶縁層４の上面は平坦にする。
次に、図２（ｂ）に示すように、基板２１とは異なる基板６を用意する。基板６上にＣＶＤ法で接合絶縁層３を形成する。接合絶縁層３は他の絶縁層と接合するために用いられる層であるが、上述した層間絶縁層１３と同様の材料を用いて良い。そして、図２（ｂ）に示すように、接合絶縁層３と層間絶縁層４を接合する。接合絶縁層３と層間絶縁層４の接合は、真空中、１５０℃の温度下で、接合絶縁層３と層間絶縁層４に圧力をかけて行われる。
次に、図２（ｃ）に示すように、基板２１、第１のバッファ層２２と第２のバッファ層２３を除去する。除去は、まず、基板２１を研削やドライエッチング、ウェットエッチング等で除去する。基板２１を除去後に、第１のバッファ層２２と第２のバッファ層２３をウェットエッチングもしくはドライエッチングによって除去し、第１の窒化物半導体層１のＮ極性面を露出させる。
次に、図２（ｄ）に示すように、第１の窒化物半導体層１のＮ極性面の一部を除去し、ドレイン電極８を埋め込む。第１の窒化物半導体層１の上面と、第１の窒化物半導体層１の一部側面を覆うように第２の絶縁層１０を形成する。ソースパッド７とソース配線２４をスパッタリングで形成し、ソース配線を介して、ソースパッド７とソース電極１１の露出している部分を接続させる。また、ソースパッド７の一部が第２の絶縁層１０の上面に露出するようにしながら、ソースパッド７を絶縁層で覆う。次に、ゲートパッド９とゲート配線をスパッタリングで形成し、ゲートパッド９とゲート配線の一部の露出している部分とを接続させる。
半導体装置１００の製造工程で、第１の窒化物半導体層１上にあった、第１のバッファ層２２や第２のバッファ層２３は除去され、半導体装置１００の第１の窒化物半導体層１上に第２絶縁層１０が設けられる。
（第２の実施形態）
図３に半導体装置１０１を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０１は、ゲート絶縁層５を介して、凹部を有する第２の窒化物半導体層２に埋め込まれたゲート電極１２ｂを備えたノーマリオフトランジスタである。
ゲート電極１２ｂは、第２の窒化物半導体層２と基板６の間にあり、第１の絶縁層１３に埋め込まれている。第２の窒化物半導体層２は凹部を有し、ゲート電極１２ｂは、ゲート絶縁層５を介して、前記凹部の中に存在する。ゲート電極１２ｂは、ゲートパッド９と接続されている。
ゲート電極１２ｂは、例えば、金属である。金属は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）のいずれか、またはこれらの積層構造である。なお、第１の窒化物半導体層１のチャネルからゲート電極１２ｂにキャリアが漏出するのを防ぐために、ゲート絶縁層５の厚さは１０ｎｍ以上５０ｎｍ以下が望ましい。
以下に、半導体装置１０１の動作について説明する。
第１の窒化物半導体層１と第２の窒化物半導体層２の界面付近において、第１の窒化物半導体層１には２次元電子ガス層が形成される。図１の長二点鎖線は２次元電子ガスが存在する位置を示す。ゲート電極１２ｂ上の第２の窒化物半導体層２の厚さは薄いため、この部分に重なる第１の窒化物半導体層１に存在する２次元電子ガス層の濃度は低い。したがって、半導体装置１０１の閾値電圧は向上する。ゲート配線１２ｂに電圧を印加していない状態では、半導体装置１０１はノーマリオフである。
ゲート電極１２ｂに正の電圧を印加した場合、ゲート電極１２ｂ上の第１の窒化物半導体層１は電子が誘起される蓄積状態となる。そのため、蓄積状態で誘起された電子と、第１の窒化物半導体層１と第２の窒化物半導体層２の界面で存在する２次元電子ガス層が連結する。したがって、図３の点線で示した矢印方向に電子が流れる。よって、半導体装置１０１はＦＥＴとして動作する。
なお、第２の半導体層２に設けられた凹部の底部は第１の半導体層１に達し、ゲート電極１２ｂは、ゲート絶縁層５を介して、第１の窒化物半導体層１に埋め込まれていてもよい。
以上により、半導体装置１０１は、ゲート絶縁層５を介して、第２の窒化物半導体層２に埋め込まれたゲート電極１２ｂをさらに備えることにより、ノーマリオフトランジスタとなる。
半導体装置１０１は、耐圧バッファ層の代わりに第１の絶縁層１３を備えている。したがって、半導体装置１０１の耐圧を向上させることが可能である。また、第１の絶縁層１３はチャネルから漏出した電子をため込んだり通過させたりしないため、チャネルから第１の絶縁層１３に電子が漏出することを防ぐことが可能であり電流コラプスを低減させることが可能である。また、半導体装置１０１は第２の半導体層２に凹部を有し、この凹部にゲート電極１２ｂが埋め込まれているためノーマリオフ動作させることができる。
半導体装置１０１は下記の点以外は、第１の実施形態の半導体装置１００の製造方法と同様に製造することができる。
半導体装置１０１の製造においては、図２（ａ）に示した、第２の窒化物半導体層２上にゲート絶縁層５を積層する工程の前に、第２の窒化物半導体層２に凹部を形成する。そして、凹部に沿ってゲート絶縁層５を積層し、さらに凹部のゲート絶縁層５上にゲート電極１２を形成する。
（第３の実施形態）
図４に半導体装置１０２を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０２は、第３の窒化物半導体層２０をさらに備える。
第３の窒化物半導体層２０は、第１の窒化物半導体層１上にあり、ゲート絶縁層５、第１の窒化物半導体層１、および第２の窒化物半導体層２を間に挟んで、ゲート電極１２と対向する。第３の窒化物半導体層３は、例えば、窒化アルミニウムガリウム（Ａｌｘ３Ｇａ（１−ｘ３）Ｎ、０≦ｘ３＜１）である。第３の窒化物半導体層２０は、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化ガリウム（ＧａＮ）である。
第３の窒化物半導体層２０がＡｌＧａＮである場合、第３の窒化物半導体層２０は、意図的に不純物をドープしていないｉ‐ＡｌＧａＮ、またはｐ型のｐ‐ＡｌＧａＮである。ｉ‐ＡｌＧａＮは、不純物濃度が１×１０２１ｃｍ−３以下である。ｐ‐ＡｌＧａＮのｐ型不純物は、例えば、マグネシウム、カーボン等である。ｐ‐ＡｌＧａＮのｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第３の窒化物半導体層２０がＧａＮである場合、ｐ‐ＧａＮである。ｐ‐ＧａＮのｐ型不純物は、例えば、マグネシウム（Ｍｇ）、炭素（Ｃ）等である。ｐ‐ＧａＮのｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第３の窒化物半導体層２０がゲート電極１２と対向する位置にあることで、ゲート配線１２上にあるＡｌＧａＮ／ＧａＮヘテロ界面のバンド構造が持ち上がり、２次元電子ガスが空乏化する。それによりノーマリオンである半導体装置１０２をノーマリオフとすることが可能である。また、ゲート電極１２上にあるＡｌＧａＮ／ＧａＮヘテロ界面のバンド構造が持ち上がるため、半導体装置１０２の閾値を向上させることが可能である。さらに、ゲート電極１２に正電圧を印加してバンド構造が下がることで、チャネルに２次元電子ガスを流すことでき半導体装置１０２を動作させることが可能である。
なお、第１の窒化物半導体層１と第２の窒化物半導体層２の界面の全面でバンド構造が持ち上がることを防ぐため、第３の窒化物半導体層２０は、第１の窒化物半導体層１の上面の全面に残すのではなく、ゲート電極１２と対向する位置に部分的に残す。
以上のように、半導体装置１０２は、第１の実施形態と同様、耐圧の向上及び電流コラプスの低減を図ることができる。また、第３の窒化物半導体層２０を第１の窒化物半導体層１上に設け、さらにゲート電極１２と対向させることで、ゲート電極１２上にあるＡｌＧａＮ／ＧａＮヘテロ界面のバンド構造が持ち上がり、半導体装置１０２をノーマリオフとすることが可能である。
半導体装置１０２は、下記の点以外は、第１の実施形態の半導体装置１００の製造方法と同様に製造することができる。
図１の工程において、第２のバッファ層２３と第２の窒化物半導体層２の間に第３の窒化物半導体層２０のもととなる窒化物半導体層を形成しておく。
図２（ｃ）の工程において、第３の窒化物半導体層２０のもととなる窒化物半導体層は全て除去するのではなく、パターニングしたレジストをマスクとしてゲート電極１２と対向する部分のみを残す。パターニングした絶縁膜をマスクと用いても良い。この残した部分が第３の窒化物半導体層２０となる。その後に、第１の窒化物半導体層１上に第２の絶縁膜１０を形成する。
また、第３の窒化物半導体層２０のもととなる窒化物半導体層を予め形成しないで、第２のバッファ層の一部を残して第３の窒化物半導体層２０としてもよい。その場合、第２の窒化物半導体層２上にある第２のバッファ層２３は全て除去するのではなく、パターニングしたレジストをマスクとしてゲート電極１２と対向する部分のみを残す。パターニングした絶縁膜をマスクと用いても良い。この部分のバッファ層２３が第３の窒化物半導体層２０となる。その後に、第１の窒化物半導体層１上に第２の絶縁膜１０を形成する。
（第４の実施形態）
図５に半導体装置１０３を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０３は、ドレイン電極８ａと領域３０をさらに備える。
ドレイン電極８ａは、第１の窒化物半導体層１上に設けられる。上述した図１のドレイン電極８と異なり、ドレイン電極８ａは第１の窒化物半導体層１に埋め込まれていない。ドレイン電極８ａは、例えば、オーミック性の金属である。金属は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）の積層構造である。
領域３０は、第２の窒化物半導体層２と第１の窒化物半導体層１の内部にあり、ドレイン電極８ａと第１の絶縁層１３の間にある。領域３０は、第２の窒化物半導体層２と第１の窒化物半導体層１にシリコン（Ｓｉ）をイオン注入することで形成される。領域３０の導電型はｎ型である。ドレイン電極８ａとチャネルの間での２次元電子ガスの導通を向上させるために、領域３０のｎ型不純物の濃度は１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下が望ましい。または、面密度で、１×１０１４ｃｍ−２以上１×１０１６ｃｍ−２以下が望ましい。
以上のように、半導体装置１０３は、第１の実施形態と同様、耐圧の向上及び電流コラプスの低減を図ることができる。また、ドレイン電極８ａが第１の窒化物半導体層１に埋め込まれていない場合であっても、ドレイン電極８ａと第１の絶縁層１３の間に領域３０が設けられることで、ドレイン電極８ａとチャネルの間での導通を向上させることが可能である。
半導体装置１０３は、下記の点以外は、第１の実施形態の半導体装置１００の製造方法と同様に製造することができる。
図２（ａ）工程の前、もしくは（ｃ）及び（ｄ）において、ドレイン電極８ａを形成する部分の下にある第２の窒化物半導体層２にシリコンを（Ｓｉ）をイオン注入する。よって、第１の窒化物半導体層１にｎ型の領域３０が形成される。このとき、第１の窒化物半導体層１だけではなく、第２の窒化物半導体層２にシリコンのイオン注入をしてもよい。第１の窒化物半導体層１にシリコンをイオン注入した後に、第１の窒化物半導体層１上にドレイン電極８ａと第２の絶縁層１０を形成する。
（第５の実施形態）
図６に半導体装置１０４を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０４は、導電性基板４０、ドレイン電極８０、第１導電層５０（ドレイン電極端子）、第２導電層９０（ドレイン電極端子）をさらに備える。
導電性基板４０、第１導電層５０、および第２導電層９０をソースパッド７やゲートパッド９がある側とは反対側に設けることで、半導体装置１０４の裏面で導通を取ることが可能となる。
半導体層１０４は、第１導電層５０上に、導電性基板４０、第２導電層９０、第１の絶縁層１３の順に積層される構造を有する。なお、ここでは層間絶縁層４が第１の絶縁層１３に含まれる。
ドレイン電極８０は、第２の窒化物半導体層２と第２導電層９０の間にあって、第１の絶縁層１３とゲート絶縁層５の内部に設けられる。ドレイン電極８０は、金属であり、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、積層構造である。ドレイン電極８０は、チャネルに流れる電子を第２導電層９０に導通する。
第２導電層９０は、第１の絶縁層１３と導電性基板４０の間にある。第２導電層９０は、金属であり、例えば、金（Ａｕ）や、金（Ａｕ）とスズ（Ｓｎ）の合金である。第２導電層９０は、電子をドレイン電極８０から導電性基板４０に導通する。
導電性基板４０は、第２導電層９０と第１導電層５０の間にある。導電性基板４０は、金属であり、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）である。導電性基板４０は、電子を第２導電層９０から第１導電層５０に導通する。
第１導電層５０は、第２導電層９０がある側とは反対側の導電性基板４０に設けられる。第１導電層５０は、金属である。金属は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）の積層構造である。
以上のように、半導体装置１０４は、第１の実施形態と同様、耐圧の向上及び電流コラプスの低減を図ることができる。また、導電性基板４０、ドレイン電極８０、第２導電層９０を設け、積層構造において、第１導電層５０をソースパッド７やゲートパッド９がある側とは反対側に設けることで、半導体装置１０４の裏面で導通を取ることが可能である。これによって半導体装置１０４を作製する際に、第１導電層５０の実装が簡略化される。
半導体装置１０４は、下記の点以外は、第１の実施形態の半導体装置１００の製造方法と同様に製造することができる。図２（ａ）において、第２の窒化物半導体層２上にゲート絶縁層５と層間絶縁層４を積層した後、ゲート絶縁層５と層間絶縁層４の一部を除去して第２の窒化物半導体層２を露出させる。第２の窒化物半導体層２が露出した部分にドレイン電極８０を形成する。
また、図２（ｂ）において、基板６の代わりに導電性基板４０を用意する。図２（ａ）で作成した積層体を導電性基板４０に接合する前に、導電性基板４０上に第２導電層９０を積層しておく。さらに、導電性基板４０の第２導電層９０がある側とは反対側に、第１導電層５０を形成しておく。
（第６の実施形態）
図７に半導体装置１０５を示す。
図１の半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
半導体装置１０５は、基板６にソースパッド６０とゲートパッド７０を備える。
ソースパッド６０は、第１の絶縁層１３がある側とは反対側の基板６に設けられ、ソース配線を介してソース電極１１ａと接続している。ソースパッド６０およびソース配線は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）等である。
ゲートパッド７０は、第１の絶縁層１３がある側とは反対側の基板６に設けられる。またゲートパッド７０は、ゲート配線を介してゲート電極１２ａと接続している。ゲートパッド７０およびゲート配線は、例えば、金属である。金属は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）のいずれか、またはこれらの積層構造である。
以上のように、半導体装置１０５は、第１の実施形態と同様、耐圧の向上及び電流コラプスの低減を図ることができる。また、積層構造において、ソースパッド６０とゲートパッド７０をドレイン電極８がある側とは反対側に設けることで、半導体装置１０５の裏面で導通を取ることが可能である。
半導体装置１０５は、下記の点以外は、第１の実施形態の半導体装置１００の製造方法と同様に製造することができる。
図２（ａ）において、ゲート電極１２と接続したゲート配線２５の一部は形成しないでおく。
図２（ｃ）において、ソース電極１１とゲート電極１２の対抗する、基板６の一部と第１の絶縁層１３の一部を除去して、ソース電極１１とゲート電極１２を露出させる。基板６側から金属を積層して、ソース電極１１と接続したソース配線２４ａ、ソースパッド６０、ゲート電極１２と接続したゲート配線、ゲートパッド７０のそれぞれを形成する。基板６にソース配線、ソースパッド６０、ゲート配線、ゲートパッド７０を形成しておき、接合によってそれぞれソース電極１１、ゲート電極１２と接続しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 第１の窒化物半導体層
２ 第２の窒化物半導体層
３ 接合絶縁層
４ 層間絶縁層
５ ゲート絶縁層
６ 基板
７ ソースパッド
８、８ａ ドレイン電極
９ ゲートパッド
１０ 第２の絶縁層
１１、１１ａ ソース電極
１２、１２ａ ゲート電極
１３ 第１の絶縁層
２０ 第３の窒化物半導体層
２１ 基板
２２ 第１のバッファ層
２３ 第２のバッファ層
３０ 領域
４０ 導電性基板
５０ 第１導電層
６０ ソースパッド
７０ ゲートパッド
８０ ドレイン電極
９０ 第２導電層
１００〜１０５ 半導体装置

Claims (19)

  1. 基板と、
    第１の窒化物半導体層と、
    前記基板と前記第１の窒化物半導体層との間にある第１の絶縁層と、
    前記第１の絶縁層と前記第１の窒化物半導体層との間にあるゲート絶縁層と、
    前記ゲート絶縁層と前記第１の窒化物半導体層との間にあり、前記第1の窒化物半導体層と接する第２の窒化物半導体層と、
    記第1の絶縁層と前記第２の窒化物半導体層との間にあり、前記第２の窒化物半導体層に電気的に接続されるソース電極と、
    前記ゲート絶縁層と前記第1の絶縁層との間にあるゲート電極と、
    前記第１の窒化物半導体層に設けられ、前記第1の窒化物半導体層と電気的に接続されるドレイン電極と、
    を備える半導体装置。
  2. 前記第１の窒化物半導体層上にある第２の絶縁層をさらに備える請求項１に記載の半導体装置。
  3. 前記ドレイン電極は凸部を有し、前記凸部は前記第１の窒化物半導体層に埋め込まれている請求項１または請求項２に記載の半導体装置。
  4. 前記ソース電極と電気的に接続し、前記第２の絶縁層上にあるソースパッドと、
    前記ゲート電極と電気的に接続し、前記第２の絶縁層上にあるゲートパッドと、
    をさらに備える請求項２または請求項３に記載の半導体装置。
  5. 前記第２の窒化物半導体層は凹部を有し、前記ゲート電極は少なくとも一部が前記凹部に設けられる請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記第１の窒化物半導体層上にあり、前記ゲート電極と対向する第３の窒化物半導体層をさらに備える請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  7. 前記ドレイン電極と前記ゲート絶縁層の間にあるｎ型の領域をさらに備える請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  8. 前記ソース電極と電気的に接続し、前記基板の前記第１の絶縁層がある側とは反対側にあるソースパッドと、
    前記ゲート電極と電気的に接続し、前記基板の前記第１の絶縁層がある側とは反対側にあるゲートパッドと、
    をさらに備える請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  9. 前記基板は絶縁性である請求項１ないし請求項８のいずれか１項に記載の半導体装置。
  10. 基板と、
    第１の窒化物半導体層と、
    前記基板と前記第1の窒化物半導体層との間にある第１の絶縁層と、
    前記第1絶縁層と前記第1窒化物半導体層との間にあるゲート絶縁層と、
    前記ゲート絶縁層と前記第1の窒化物半導体層との間にあり、前記第１の窒化物半導体層と接する第２の窒化物半導体層と、
    前記第１の絶縁層と前記第２の窒化物半導体層との間にあり、前記第２の窒化物半導体層に電気的に接続されるソース電極と、
    前記第１の絶縁層と前記ゲート絶縁層との間にあるゲート電極と、
    前記基板と第２の窒化物半導体層との間にあり、前記第２の窒化物半導体層および前記基板と電気的に接続されるドレイン電極と、
    を備える半導体装置。
  11. 前記基板の第１の絶縁層がある側とは反対側にある第１導電層をさらに備える請求項１０に記載の半導体装置。
  12. 前記基板と前記第１の絶縁層の間にあり、前記ドレイン電極と電気的に接続する第２導電層をさらに備える請求項１０または請求項１１に記載の半導体装置。
  13. 前記基板は導電性である請求項１０ないし請求項１２のいずれか１項に記載の半導体装置。
  14. 前記第１の窒化物半導体層はＧａＮである請求項１ないし請求項１３のいずれか１項に記載の半導体装置。
  15. 前記第２の窒化物半導体層はＡｌｘ１Ｇａ（１−ｘ１）Ｎ（０＜ｘ１≦１）である請求項１ないし請求項１４のいずれか１項に記載の半導体装置。
  16. 前記第３の窒化物半導体層はＡｌｘ１Ｇａ（１−ｘ１）Ｎ（０≦ｘ１＜１）である請求項６に記載の半導体装置。
  17. 前記第１の窒化物半導体層は２０ｎｍ以上１μｍ以下である請求項１ないし請求項１６のいずれか１項に記載の半導体装置。
  18. 第１の基板に、バッファ層、第２の窒化物半導体層、第１の窒化物半導体層、ゲート絶縁層を順に積層する工程と、
    前記ゲート絶縁層にゲート電極を形成する工程と、
    前記ゲート絶縁層の一部を除去し、ソース電極を形成する工程と、
    前記ゲート電極に接続されるゲート配線を形成する工程と、
    前記ゲート配線、前記ゲート電極、前記ゲート絶縁層を覆う層間絶縁層を形成する工程と、
    前記層間絶縁層に、第２の基板に形成された接合絶縁層を接合する工程と、
    前記第１の基板および前記バッファ層を除去し前記第２の窒化物半導体層を露出させ、前記第２の窒化物半導体層にドレイン電極を形成する工程と、
    を備える半導体装置の製造方法。
  19. 前記ソース電極と接続されるソースパッドを形成する工程と、
    前記ゲート配線と接続されるゲートパッドを形成する工程と、
    をさらに備える請求項１８に記載の半導体装置の製造方法。
JP2018175270A 2018-03-22 2018-09-19 半導体装置 Active JP6951311B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018054818 2018-03-22
JP2018054818 2018-03-22

Publications (2)

Publication Number Publication Date
JP2019169696A true JP2019169696A (ja) 2019-10-03
JP6951311B2 JP6951311B2 (ja) 2021-10-20

Family

ID=67985476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018175270A Active JP6951311B2 (ja) 2018-03-22 2018-09-19 半導体装置

Country Status (2)

Country Link
US (1) US11024717B2 (ja)
JP (1) JP6951311B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082773A (ja) * 2019-11-22 2021-05-27 三菱電機株式会社 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072272A1 (en) * 2007-09-17 2009-03-19 Transphorm Inc. Enhancement mode gallium nitride power devices
WO2010021099A1 (ja) * 2008-08-22 2010-02-25 パナソニック株式会社 電界効果トランジスタ
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
JP2012044113A (ja) * 2010-08-23 2012-03-01 Fujitsu Ltd 半導体装置及びその製造方法
JP2012119625A (ja) * 2010-12-03 2012-06-21 Fujitsu Ltd 半導体装置及びその製造方法、電源装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1280674A (en) 1969-05-13 1972-07-05 Johnson Matthey Co Ltd Sheathed thermocouple
WO2006025481A1 (ja) * 2004-09-03 2006-03-09 Japan Science And Technology Agency センサユニット及び反応場セルユニット並びに分析装置
JP5087818B2 (ja) * 2005-03-25 2012-12-05 日亜化学工業株式会社 電界効果トランジスタ
JP5202312B2 (ja) 2005-07-06 2013-06-05 インターナショナル レクティフィアー コーポレイション 第ｉｉｉ族窒化物エンハンスメント型デバイス
JP5127155B2 (ja) * 2006-05-12 2013-01-23 株式会社日立製作所 配線および有機トランジスタとその製法
KR100911972B1 (ko) * 2007-10-24 2009-08-13 삼성모바일디스플레이주식회사 유기전계발광 표시장치
JP2010021099A (ja) 2008-07-14 2010-01-28 Panasonic Corp 蛍光ランプおよび照明装置
JP5325534B2 (ja) 2008-10-29 2013-10-23 株式会社東芝 窒化物半導体素子
JP2011243605A (ja) 2010-05-14 2011-12-01 Mitsubishi Electric Corp 薄膜トランジスタとその製造方法、及びアクティブマトリックス基板
JP5596652B2 (ja) 2011-10-11 2014-09-24 日本電信電話株式会社 窒化物半導体装置およびその製造方法
JP5596653B2 (ja) 2011-10-11 2014-09-24 日本電信電話株式会社 電界効果トランジスタおよびその製造方法
US9379195B2 (en) * 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9087718B2 (en) * 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
CN106575669B (zh) 2014-09-09 2020-12-08 英特尔公司 多栅极高电子迁移率晶体管及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072272A1 (en) * 2007-09-17 2009-03-19 Transphorm Inc. Enhancement mode gallium nitride power devices
WO2010021099A1 (ja) * 2008-08-22 2010-02-25 パナソニック株式会社 電界効果トランジスタ
JP2010283048A (ja) * 2009-06-03 2010-12-16 Nec Corp ヘテロ接合電界効果トランジスタ、その製造方法
JP2012044113A (ja) * 2010-08-23 2012-03-01 Fujitsu Ltd 半導体装置及びその製造方法
JP2012119625A (ja) * 2010-12-03 2012-06-21 Fujitsu Ltd 半導体装置及びその製造方法、電源装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082773A (ja) * 2019-11-22 2021-05-27 三菱電機株式会社 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ
JP7382804B2 (ja) 2019-11-22 2023-11-17 三菱電機株式会社 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ

Also Published As

Publication number Publication date
US20190296111A1 (en) 2019-09-26
US11024717B2 (en) 2021-06-01
JP6951311B2 (ja) 2021-10-20

Similar Documents

Publication Publication Date Title
JP5775321B2 (ja) 半導体装置及びその製造方法、電源装置
JP5240966B2 (ja) 窒化ガリウム半導体素子
JP6660631B2 (ja) 窒化物半導体デバイス
KR20070001095A (ko) ＧａＮ계 반도체장치
JP2006032552A (ja) 窒化物含有半導体装置
JP5884094B2 (ja) 窒化物半導体装置
JP6244557B2 (ja) 窒化物半導体デバイス
JP5386987B2 (ja) 半導体装置
JP2014072528A (ja) ノーマリーオフ高電子移動度トランジスタ
JP2012204351A (ja) 窒化物半導体装置及びその製造方法
WO2012160757A1 (ja) ショットキーダイオード
JP2019169552A (ja) 窒化物半導体装置
WO2013161478A1 (ja) 窒化物系半導体素子
JP2013033918A (ja) 高電子移動度トランジスタ及びその製造方法
JP2008166639A (ja) 整流素子およびそれを用いた電力変換装置
CN107068748B (zh) 半导体功率元件
JP2013235986A (ja) スイッチング素子及びスイッチング素子の製造方法
JP5415668B2 (ja) 半導体素子
JP5549081B2 (ja) 半導体装置及びその製造方法
JP5757746B2 (ja) 窒化物半導体装置
JP6951311B2 (ja) 半導体装置
JP2014110311A (ja) 半導体装置
JP2014157993A (ja) 半導体装置
JP2021052025A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP6693142B2 (ja) 半導体装置、電子部品、電子機器、および半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210524

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20210618

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210924

R151 Written notification of patent or utility model registration

Ref document number: 6951311

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151