JP3028855B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3028855B2 JP3028855B2 JP3020925A JP2092591A JP3028855B2 JP 3028855 B2 JP3028855 B2 JP 3028855B2 JP 3020925 A JP3020925 A JP 3020925A JP 2092591 A JP2092591 A JP 2092591A JP 3028855 B2 JP3028855 B2 JP 3028855B2
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- pin
- pins
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- power supply
- power
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、複数の電源ピンと複数の接地ピンを有する
装置に適用して好適な半導体集積回路装置に関する。
関し、特に、複数の電源ピンと複数の接地ピンを有する
装置に適用して好適な半導体集積回路装置に関する。
【０００２】
【従来の技術】現在、半導体メモリに代表される半導体
集積回路装置は、回路集積規模が増大しつつある。これ
に伴って、チップサイズが増大し、且つデータアクセス
タイムの高速化が要求されている。これに伴い、電源線
と接地線との間のノイズが増大し、回路動作への悪影響
が無視できないこともある。特に、半導体メモリのデー
タ出力回路におけるノイズは、他の回路に及ぼす影響が
大きい。このための対策と１つとして、電源ピンと接地
ピンをデータ出力回路用と周辺回路用に分離して使用す
ることも行われている。このようなノイズ対策としての
電源線や接地線の複数化は、設計手法として多く用いら
れつつあり、今後は益々増える傾向にある。
集積回路装置は、回路集積規模が増大しつつある。これ
に伴って、チップサイズが増大し、且つデータアクセス
タイムの高速化が要求されている。これに伴い、電源線
と接地線との間のノイズが増大し、回路動作への悪影響
が無視できないこともある。特に、半導体メモリのデー
タ出力回路におけるノイズは、他の回路に及ぼす影響が
大きい。このための対策と１つとして、電源ピンと接地
ピンをデータ出力回路用と周辺回路用に分離して使用す
ることも行われている。このようなノイズ対策としての
電源線や接地線の複数化は、設計手法として多く用いら
れつつあり、今後は益々増える傾向にある。
【０００３】一方、ＭＯＳ型の半導体集積回路装置は、
そのプロセス構造の特性上、静電気破壊に弱い。その対
策として、全てのピンに対して、図４に示すような、バ
イポーラトランジスタからなる保護素子を接続してい
る。このバイポーラトランジスタは、基板またはウエル
をベース（ｐ−ｓｕｂ）とし、ｎ＋部からＡ端子とＢ端
子を導出し、ベースからＣ端子を導出して構成される。
このバイポーラトランジスタは、図５の特性図に示すよ
うな電圧電流特性を有している。つまり、Ａ端子−Ｂ端
子間の増大してある電圧（ブレークダウン電圧）に達す
ると、その時点から急激に電流が流れる、というような
特性を持っている。このため、両端子間にサージ電圧が
発生した場合には、このトランジスタに電流が流れる。
これにより、集積回路内部の他の素子に、過度な電位差
が、長時間印加されるのを防止している。
そのプロセス構造の特性上、静電気破壊に弱い。その対
策として、全てのピンに対して、図４に示すような、バ
イポーラトランジスタからなる保護素子を接続してい
る。このバイポーラトランジスタは、基板またはウエル
をベース（ｐ−ｓｕｂ）とし、ｎ＋部からＡ端子とＢ端
子を導出し、ベースからＣ端子を導出して構成される。
このバイポーラトランジスタは、図５の特性図に示すよ
うな電圧電流特性を有している。つまり、Ａ端子−Ｂ端
子間の増大してある電圧（ブレークダウン電圧）に達す
ると、その時点から急激に電流が流れる、というような
特性を持っている。このため、両端子間にサージ電圧が
発生した場合には、このトランジスタに電流が流れる。
これにより、集積回路内部の他の素子に、過度な電位差
が、長時間印加されるのを防止している。
【０００４】図２は、一般的な半導体集積回路装置の保
護回路を示す。特に、電源ピンと接地ピンがそれぞれ１
個の場合を例示するものである。図２に示すように、電
源ピン１と接地ピン２の間には、トランジスタＴｒ６が
保護用に接続されている。電源ピンと入力ピン３の間に
はトランジスタＴｒ７が、接地ピン２と入力ピン３の間
にはトランジスタＴｒ８がそれぞれ保護用に接続されて
いる。電源ピン１と出力ピン４の間にはトランジスタＴ
ｒ１０が、接地ピン２と出力ピン４の間にはトランジス
タＴｒ９がそれぞれ保護用に接続されている。
護回路を示す。特に、電源ピンと接地ピンがそれぞれ１
個の場合を例示するものである。図２に示すように、電
源ピン１と接地ピン２の間には、トランジスタＴｒ６が
保護用に接続されている。電源ピンと入力ピン３の間に
はトランジスタＴｒ７が、接地ピン２と入力ピン３の間
にはトランジスタＴｒ８がそれぞれ保護用に接続されて
いる。電源ピン１と出力ピン４の間にはトランジスタＴ
ｒ１０が、接地ピン２と出力ピン４の間にはトランジス
タＴｒ９がそれぞれ保護用に接続されている。
【０００５】以上のような構成によれば、電源ピン１と
接地ピン２、入力ピン３、出力ピン４との間のサージ
や、接地ピン２と入力ピン３、出力ピン４との間のサー
ジを、効果的に吸収することができる。
接地ピン２、入力ピン３、出力ピン４との間のサージ
や、接地ピン２と入力ピン３、出力ピン４との間のサー
ジを、効果的に吸収することができる。
【０００６】一方、図３は、従来の半導体集積回路装置
の保護回路構成図を示す。特に、電源ピンと接地ピンが
それぞれ複数個（各２個）の場合を例示するものであ
る。図３に示すように、第１の電源ピン５と第１の接地
ピン６の間にはトランジスタＴｒ１１が、また第２の電
源ピン７と第２の接地ピン８の間にはトランジスタＴｒ
１５がそれぞれ保護用に接続されている。さらに、第１
の電源ピン５と第２の電源ピン７の間、また第１の接地
ピン６と第２の接地ピン８の間には、それぞれ、トラン
ジスタＴｒ１３、Ｔｒ１４が保護用に接続されている。
第１の電源ピン５と第２の接地ピン８の間、また第１の
接地ピン６と第２の電源ピン７の間には、それぞれ、ト
ランジスタＴｒ１６、Ｔｒ１２が保護用に接続されてい
る。また、第１の電源ピン５、第１の接地ピン６、第２
の電源ピン７、第２の接地ピン８と、入力ピン３との間
には、それぞれ、トランジスタＴｒ１７、Ｔｒ１８、Ｔ
ｒ１９、Ｔｒ２０が保護用に接続されている。第１の電
源ピン５、第１の接地ピン６、第２の電源ピン７、第２
の接地ピン８と、出力ピン４との間には、それぞれ、ト
ランジスタＴｒ２４、Ｔｒ２３、Ｔｒ２２、Ｔｒ２１が
保護用に接続されている。
の保護回路構成図を示す。特に、電源ピンと接地ピンが
それぞれ複数個（各２個）の場合を例示するものであ
る。図３に示すように、第１の電源ピン５と第１の接地
ピン６の間にはトランジスタＴｒ１１が、また第２の電
源ピン７と第２の接地ピン８の間にはトランジスタＴｒ
１５がそれぞれ保護用に接続されている。さらに、第１
の電源ピン５と第２の電源ピン７の間、また第１の接地
ピン６と第２の接地ピン８の間には、それぞれ、トラン
ジスタＴｒ１３、Ｔｒ１４が保護用に接続されている。
第１の電源ピン５と第２の接地ピン８の間、また第１の
接地ピン６と第２の電源ピン７の間には、それぞれ、ト
ランジスタＴｒ１６、Ｔｒ１２が保護用に接続されてい
る。また、第１の電源ピン５、第１の接地ピン６、第２
の電源ピン７、第２の接地ピン８と、入力ピン３との間
には、それぞれ、トランジスタＴｒ１７、Ｔｒ１８、Ｔ
ｒ１９、Ｔｒ２０が保護用に接続されている。第１の電
源ピン５、第１の接地ピン６、第２の電源ピン７、第２
の接地ピン８と、出力ピン４との間には、それぞれ、ト
ランジスタＴｒ２４、Ｔｒ２３、Ｔｒ２２、Ｔｒ２１が
保護用に接続されている。
【０００７】以上のような構成によれば、第１の電源ピ
ン５、第１の接地ピン６、第２の電源ピン７、第２の接
地ピン８の相互の間に発生するサージや、第１の電源ピ
ン５、第１の接地ピン６、第２の電源ピン７、第２の接
地ピン８と、入力ピン３または出力ピン４との間、に発
生するサージを効果的に吸収することができる。
ン５、第１の接地ピン６、第２の電源ピン７、第２の接
地ピン８の相互の間に発生するサージや、第１の電源ピ
ン５、第１の接地ピン６、第２の電源ピン７、第２の接
地ピン８と、入力ピン３または出力ピン４との間、に発
生するサージを効果的に吸収することができる。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されていた。このため電源ピン
と接地ピンをそれぞれ複数有するような構成では、保護
素子を接続する組み合わせが増大してしまう。さらに、
すべての電源ピンや接地ピンに対して保護素子を接続す
るために、入力ピンや出力ピンの配線を引き回す必要が
出てくる。このため、チップサイズの増大を招き、コス
トを押し上げる要因となってしまう。このため、この点
に関する効果的な解決策が大きな課題になっている。
装置は以上のように構成されていた。このため電源ピン
と接地ピンをそれぞれ複数有するような構成では、保護
素子を接続する組み合わせが増大してしまう。さらに、
すべての電源ピンや接地ピンに対して保護素子を接続す
るために、入力ピンや出力ピンの配線を引き回す必要が
出てくる。このため、チップサイズの増大を招き、コス
トを押し上げる要因となってしまう。このため、この点
に関する効果的な解決策が大きな課題になっている。
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、複数の電源ピンと複数の接地ピンを有する
装置において、チップサイズやチップコストの増大を招
くことなく、静電保護のための保護素子をすべての電源
ピン、接地ピン間及び入出力ピン相互間に配置した場合
と同等な耐サージ性を有する信頼性に優れた半導体集積
回路装置を得ることにある。
その目的は、複数の電源ピンと複数の接地ピンを有する
装置において、チップサイズやチップコストの増大を招
くことなく、静電保護のための保護素子をすべての電源
ピン、接地ピン間及び入出力ピン相互間に配置した場合
と同等な耐サージ性を有する信頼性に優れた半導体集積
回路装置を得ることにある。
【００１０】
【課題を解決するための手段】本発明の装置は、半導体
回路に電源電圧を供給するための複数の電源ピンと、前
記電源ピンと協働して前記半導体回路に接地電圧を供給
するための複数の接地ピンと、前記半導体回路に信号を
入力するための入力ピンと、前記半導体回路から信号を
導出するための出力ピンと、前記電源ピン及び前記接地
ピンの中の１この特定ピンと、前記入力ピン、前記出力
ピン、前記特定ピン以外の電源ピン及び接地ピンとの間
に、それぞれ接続された保護素子と、を備え、前記入力
ピン及び前記出力ピンと、前記電源ピン及び前記接地ピ
ンのうちの前記特定ピン以外のピンとの間を直接接続す
る保護素子は備えず、前記特定ピン以外の２つのピンの
間は、この２つのうちの一方のピンと前記特定ピンとを
接続する前記保護素子と、前記特定ピンと、前記特定ピ
ンと前記２つのうちの他方のピンとを接続する前記保護
素子と、を介して接続されており、前記入力ピン及び前
記出力ピンは、前記前記特定ピン以外の前記電源ピン及
び前記接地ピンに、前記特定ピンを挟んで複数の前記保
護素子を直列接続したものを介して接続されているもの
として構成される。
回路に電源電圧を供給するための複数の電源ピンと、前
記電源ピンと協働して前記半導体回路に接地電圧を供給
するための複数の接地ピンと、前記半導体回路に信号を
入力するための入力ピンと、前記半導体回路から信号を
導出するための出力ピンと、前記電源ピン及び前記接地
ピンの中の１この特定ピンと、前記入力ピン、前記出力
ピン、前記特定ピン以外の電源ピン及び接地ピンとの間
に、それぞれ接続された保護素子と、を備え、前記入力
ピン及び前記出力ピンと、前記電源ピン及び前記接地ピ
ンのうちの前記特定ピン以外のピンとの間を直接接続す
る保護素子は備えず、前記特定ピン以外の２つのピンの
間は、この２つのうちの一方のピンと前記特定ピンとを
接続する前記保護素子と、前記特定ピンと、前記特定ピ
ンと前記２つのうちの他方のピンとを接続する前記保護
素子と、を介して接続されており、前記入力ピン及び前
記出力ピンは、前記前記特定ピン以外の前記電源ピン及
び前記接地ピンに、前記特定ピンを挟んで複数の前記保
護素子を直列接続したものを介して接続されているもの
として構成される。
【００１１】
【作用】電源ピンと接地ピンとうちの１個の特定ピン
と、他のピンとの間には、それぞれ保護素子が介在して
いる。このため、それらのピン間のサージ電圧はそれぞ
れの保護素子で吸収される。また、特定ピン以外のピン
とそれ以外のピンとの間には、保護素子の複数が直列に
接続されたものが介在することになる。よって、それら
のピン間におけるサージ電圧は、複数の保護素子が直列
に接続されたものによって吸収される。
と、他のピンとの間には、それぞれ保護素子が介在して
いる。このため、それらのピン間のサージ電圧はそれぞ
れの保護素子で吸収される。また、特定ピン以外のピン
とそれ以外のピンとの間には、保護素子の複数が直列に
接続されたものが介在することになる。よって、それら
のピン間におけるサージ電圧は、複数の保護素子が直列
に接続されたものによって吸収される。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は、本発明の一実施例に係る半導体集
積回路装置の保護回路構成図である。特に、電源ピンと
接地ピンがそれぞれ２個ある構成を例示するものであ
る。図１に示すように、第１の接地ピン６と第１の電源
ピン５の間には保護素子としてトランジスタＴｒ１が、
第１の接地ピン６と第２の電源ピン７の間には保護素子
としてトランジスタＴｒ２が、第１の接地ピン６と第２
の接地ピン８の間には保護素子としてトランジスタＴｒ
３が、第１の接地ピン６と入力ピン３の間には保護素子
としてトランジスタＴｒ４が、第１の接地ピン６と出力
ピン４の間には保護素子としてトランジスタＴｒ５が、
それぞれ接続されている。つまり、第１の接地ピン６に
対して、一端が他の全てのピン４，５，７，８に接続さ
れた保護素子の他端が接続されている。
積回路装置の保護回路構成図である。特に、電源ピンと
接地ピンがそれぞれ２個ある構成を例示するものであ
る。図１に示すように、第１の接地ピン６と第１の電源
ピン５の間には保護素子としてトランジスタＴｒ１が、
第１の接地ピン６と第２の電源ピン７の間には保護素子
としてトランジスタＴｒ２が、第１の接地ピン６と第２
の接地ピン８の間には保護素子としてトランジスタＴｒ
３が、第１の接地ピン６と入力ピン３の間には保護素子
としてトランジスタＴｒ４が、第１の接地ピン６と出力
ピン４の間には保護素子としてトランジスタＴｒ５が、
それぞれ接続されている。つまり、第１の接地ピン６に
対して、一端が他の全てのピン４，５，７，８に接続さ
れた保護素子の他端が接続されている。
【００１４】以上のような構成において、次にその動作
を第１表にしたがって説明する。
を第１表にしたがって説明する。
【００１５】今、第１の接地ピン６と、第１の電源ピン
５、第２の電源ピン７、第２の接地ピン８、入力ピン
３、出力ピン４のうちのいずれかのピンとの間にサージ
電圧が発生とする。この場合は、トランジスタＴｒ１、
Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５のいずれかが単独で電
圧降伏し、そのサージ電圧を吸収する。これに対して、
例えば、第１の電源ピン５と第２の電源ピン７の間にサ
ージ電圧が発生したとする。このサージ電圧に対して
は、トランジスタＴｒ１、Ｔｒ２の保護回路が直列で作
用する。つまり、サージ電流が、トランジスタＴｒ１、
Ｔｒ２に流れて、サージ保護動作を行なう。つまり、第
１の接地ピン６と他のピンとの間に発生したサージ電圧
は、１個の保護素子で吸収する。しかし、それ以外のピ
ンの組合わせ間で発生したサージ電圧は、２個以上の直
列とされた複数の保護素子の組み合わせで、サージ吸収
を行なうことになる。第１表は、各ピン間にサージが発
生したときに、そのサージの吸収に関与するトランジス
タの組み合わせを示すものである。この第１表からも明
らかなように、どのピン間に発生したサージ電圧も少な
くとも２個の保護用トランジスタが直列に接続されたも
のを通じて吸収される。
５、第２の電源ピン７、第２の接地ピン８、入力ピン
３、出力ピン４のうちのいずれかのピンとの間にサージ
電圧が発生とする。この場合は、トランジスタＴｒ１、
Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５のいずれかが単独で電
圧降伏し、そのサージ電圧を吸収する。これに対して、
例えば、第１の電源ピン５と第２の電源ピン７の間にサ
ージ電圧が発生したとする。このサージ電圧に対して
は、トランジスタＴｒ１、Ｔｒ２の保護回路が直列で作
用する。つまり、サージ電流が、トランジスタＴｒ１、
Ｔｒ２に流れて、サージ保護動作を行なう。つまり、第
１の接地ピン６と他のピンとの間に発生したサージ電圧
は、１個の保護素子で吸収する。しかし、それ以外のピ
ンの組合わせ間で発生したサージ電圧は、２個以上の直
列とされた複数の保護素子の組み合わせで、サージ吸収
を行なうことになる。第１表は、各ピン間にサージが発
生したときに、そのサージの吸収に関与するトランジス
タの組み合わせを示すものである。この第１表からも明
らかなように、どのピン間に発生したサージ電圧も少な
くとも２個の保護用トランジスタが直列に接続されたも
のを通じて吸収される。
【００１６】
【表１】 なお、上記実施例では、第１の接地ピン６を中心に保護
用のトランジスタを各ピンに向かって接続してゆく構成
を例示したが、本発明はこれに限定されるものではな
い。例えば、第１の電源ピン５、第２の電源ピン７また
は第２の接地ピン８を中心に、他の各ピンに向かって保
護素子を接続するような構成としても同様の効果を得る
ことができる。また、上記実施例では、電源ピン、接地
ピンがそれぞれ２個の場合を例示した。しかし、それぞ
れが３個以上の場合や、電源ピンと接地ピンの数が異な
る場合等にも本発明を適用可能なことは言うまでもな
い。
用のトランジスタを各ピンに向かって接続してゆく構成
を例示したが、本発明はこれに限定されるものではな
い。例えば、第１の電源ピン５、第２の電源ピン７また
は第２の接地ピン８を中心に、他の各ピンに向かって保
護素子を接続するような構成としても同様の効果を得る
ことができる。また、上記実施例では、電源ピン、接地
ピンがそれぞれ２個の場合を例示した。しかし、それぞ
れが３個以上の場合や、電源ピンと接地ピンの数が異な
る場合等にも本発明を適用可能なことは言うまでもな
い。
【００１７】
【発明の効果】以上述べたように、本発明によれば、入
力ピンと、出力ピンと、複数の電源ピン（高圧側の電源
ピン）や複数の接地ピン（低圧側の電源ピン）等のいわ
ゆる複数の電源側ピンと、を有する構造の半導体回路
で、電源側ピンのうちの特定ピンと、他のピン（この特
定ピン以外の電源側ピン・入力ピン・出力ピン）との間
を保護素子で接続するが、前記入力ピン及び前記出力ピ
ンと、前記電源ピン及び前記接地ピンのうちの前記特定
ピン以外のピンとの間を直接接続する保護素子は備え
ず、前記特定ピン以外の２つのピンの間は、この２つの
うちの一方のピンと前記特定ピンとを接続する前記保護
素子と、前記特定ピンと、前記特定ピンと前記２つのう
ちの他方のピンとを接続する前記保護素子と、を介して
接続するようにしたので、少ない数の保護素子で各ピン
間のサージ電圧を吸収することができ、これによりチッ
プ面積を低減してコストダウンを計ることができ、安価
で信頼性の高い半導体集積回路装置を得ることができ、
且つ、入力ピン及び出力ピンから見た場合には、これら
のピンは上記特定ピンのみに保護素子を介して接続され
ているにも拘わらず、入力ピン及び出力ピンのいずれ
も、前記特定ピン以外の電源側ピンにも複数の保護素子
を介して接続されることになり、入力ピン及び出力ピン
を特定ピン以外の電源側ピンに接続することなく、入力
ピン及び出力ピンにおけるサージ電圧を有効に吸収する
ことができる。
力ピンと、出力ピンと、複数の電源ピン（高圧側の電源
ピン）や複数の接地ピン（低圧側の電源ピン）等のいわ
ゆる複数の電源側ピンと、を有する構造の半導体回路
で、電源側ピンのうちの特定ピンと、他のピン（この特
定ピン以外の電源側ピン・入力ピン・出力ピン）との間
を保護素子で接続するが、前記入力ピン及び前記出力ピ
ンと、前記電源ピン及び前記接地ピンのうちの前記特定
ピン以外のピンとの間を直接接続する保護素子は備え
ず、前記特定ピン以外の２つのピンの間は、この２つの
うちの一方のピンと前記特定ピンとを接続する前記保護
素子と、前記特定ピンと、前記特定ピンと前記２つのう
ちの他方のピンとを接続する前記保護素子と、を介して
接続するようにしたので、少ない数の保護素子で各ピン
間のサージ電圧を吸収することができ、これによりチッ
プ面積を低減してコストダウンを計ることができ、安価
で信頼性の高い半導体集積回路装置を得ることができ、
且つ、入力ピン及び出力ピンから見た場合には、これら
のピンは上記特定ピンのみに保護素子を介して接続され
ているにも拘わらず、入力ピン及び出力ピンのいずれ
も、前記特定ピン以外の電源側ピンにも複数の保護素子
を介して接続されることになり、入力ピン及び出力ピン
を特定ピン以外の電源側ピンに接続することなく、入力
ピン及び出力ピンにおけるサージ電圧を有効に吸収する
ことができる。
【図１】本発明の一実施例に係る半導体集積回路装置の
保護回路構成図である。
保護回路構成図である。
【図２】一般的な１電源ピン、１接地ピンの半導体集積
回路装置の保護回路構成図である。
回路装置の保護回路構成図である。
【図３】従来の複数電源ピン、複数接地ピンの半導体集
積回路装置の保護回路構成図である。
積回路装置の保護回路構成図である。
【図４】保護素子であるバイポーラトランジスタの断面
構造の説明図である。
構造の説明図である。
【図５】図４に示したバイポーラトランジスタの電圧−
電流特性図である。
電流特性図である。
１ 電源ピン ２ 接地ピン ３ 入力ピン ４ 出力ピン ５ 第１の電源ピン ６ 第１の接地ピン ７ 第２の電源ピン ８ 第２の接地ピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井 川 立 雄 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平３−105962（ＪＰ，Ａ) 特開 平２−28362（ＪＰ，Ａ) 特開 平１−171897（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】半導体回路に電源電圧を供給するための複
数の電源ピンと、 前記電源ピンと協働して前記半導体回路に接地電圧を供
給するための複数の接地ピンと、 前記半導体回路に信号を入力するための入力ピンと、 前記半導体回路から信号を導出するための出力ピンと、 前記電源ピン及び前記接地ピンの中の１個の特定ピン
と、前記入力ピン、前記出力ピン、前記特定ピン以外の
電源ピン及び接地ピンとの間に、それぞれ接続された保
護素子と、 を備え、前記入力ピン及び前記出力ピンと、前記電源ピ
ン及び前記接地ピンのうちの前記特定ピン以外のピンと
の間を直接接続する保護素子は備えず、前記特定ピン以
外の２つのピンの間は、この２つのうちの一方のピンと
前記特定ピンとを接続する前記保護素子と、前記特定ピ
ンと、前記特定ピンと前記２つのうちの他方のピンとを
接続する前記保護素子と、を介して接続されており、前
記入力ピン及び前記出力ピンは、前記前記特定ピン以外
の前記電源ピン及び前記接地ピンに、前記特定ピンを挟
んで複数の前記保護素子を直列接続したものを介して接
続されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020925A JP3028855B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020925A JP3028855B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259251A JPH04259251A (ja) | 1992-09-14 |
| JP3028855B2 true JP3028855B2 (ja) | 2000-04-04 |
Family
ID=12040798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020925A Expired - Fee Related JP3028855B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028855B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123984B2 (ja) | 1998-07-31 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
-
1991
- 1991-02-14 JP JP3020925A patent/JP3028855B2/ja not_active Expired - Fee Related
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