JPH1117121A - 静電破壊保護回路およびこれを含む半導体集積回路装置 - Google Patents
静電破壊保護回路およびこれを含む半導体集積回路装置Info
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- JPH1117121A JPH1117121A JP9169213A JP16921397A JPH1117121A JP H1117121 A JPH1117121 A JP H1117121A JP 9169213 A JP9169213 A JP 9169213A JP 16921397 A JP16921397 A JP 16921397A JP H1117121 A JPH1117121 A JP H1117121A
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- Japan
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- conductivity
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 素子エリア及び素子サイズ、チップサイズの
拡大を招かず、静電破壊耐量を向上できる静電破壊保護
回路とこれを備えた半導体集積回路装置を提供する。 【解決手段】 静電破壊保護回路は、ｎ型半導体基板１
表面部に形成されたｐ型ウェル２の表面部にそれぞれチ
ャネル幅分離隔して形成された複数のｎ＋型不純物高濃
度拡散領域５〜１１と、各ｎ＋型不純物高濃度拡散領域
間の基板表面上に絶縁膜を介して形成されたゲート電極
１２〜１７と、ｐ型ウェルの周縁部表面に形成されたｐ
＋型高濃度不純物拡散領域３、４とを備え、複数のｎ＋
型不純物高濃度拡散領域のうち偶数番目のものを入力端
子に接続するとともに、奇数番目のものを第１の電源お
よび第２の電源に交互に接続し、ｐ＋型高濃度不純物拡
散領域およびゲート電極を第２の電源に接続している。
この回路と静電破壊から保護されるべき他の回路とを同
一基板上に集積している。
拡大を招かず、静電破壊耐量を向上できる静電破壊保護
回路とこれを備えた半導体集積回路装置を提供する。 【解決手段】 静電破壊保護回路は、ｎ型半導体基板１
表面部に形成されたｐ型ウェル２の表面部にそれぞれチ
ャネル幅分離隔して形成された複数のｎ＋型不純物高濃
度拡散領域５〜１１と、各ｎ＋型不純物高濃度拡散領域
間の基板表面上に絶縁膜を介して形成されたゲート電極
１２〜１７と、ｐ型ウェルの周縁部表面に形成されたｐ
＋型高濃度不純物拡散領域３、４とを備え、複数のｎ＋
型不純物高濃度拡散領域のうち偶数番目のものを入力端
子に接続するとともに、奇数番目のものを第１の電源お
よび第２の電源に交互に接続し、ｐ＋型高濃度不純物拡
散領域およびゲート電極を第２の電源に接続している。
この回路と静電破壊から保護されるべき他の回路とを同
一基板上に集積している。
Description
【０００１】
【発明の属する技術分野】本発明は静電気による半導体
集積回路の静電破壊を有効に防止する静電保護回路およ
びこれを含む半導体集積回路装置に関するものである。
集積回路の静電破壊を有効に防止する静電保護回路およ
びこれを含む半導体集積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路はその中に含まれる半導
体素子構造中にきわめて薄い膜を有しているため、一般
に高電圧の静電気に対する十分な耐性がなく、特にメモ
リ素子等では静電気による破壊が生じやすい。このた
め、半導体集積回路中には静電破壊を有効に防止するた
めの保護回路が設けられる。
体素子構造中にきわめて薄い膜を有しているため、一般
に高電圧の静電気に対する十分な耐性がなく、特にメモ
リ素子等では静電気による破壊が生じやすい。このた
め、半導体集積回路中には静電破壊を有効に防止するた
めの保護回路が設けられる。
【０００３】図２（ｂ）は従来用いられている入力保護
回路を模式的に表した回路図である。電源（Ｖcc−ＧＮ
Ｄ）間にゲート及びバックゲートをＧＮＤに接続した２
つのｎＭＯＳトランジスタ９１および９２を直列接続
し、その接続中点に入力端子９３を接続するとともに抵
抗９４を介してインバータ９５で代表される内部回路と
接続するようにしている。
回路を模式的に表した回路図である。電源（Ｖcc−ＧＮ
Ｄ）間にゲート及びバックゲートをＧＮＤに接続した２
つのｎＭＯＳトランジスタ９１および９２を直列接続
し、その接続中点に入力端子９３を接続するとともに抵
抗９４を介してインバータ９５で代表される内部回路と
接続するようにしている。
【０００４】図２（ｂ）は実際の保護回路を含む従来の
半導体集積回路装置の素子断面図である。同図におい
て、ｎ型半導体基板５１の表面部にはｐ型ウェル５２〜
５４が形成されており、各ウェル内にはそれぞれ各種保
護回路が形成されている。
半導体集積回路装置の素子断面図である。同図におい
て、ｎ型半導体基板５１の表面部にはｐ型ウェル５２〜
５４が形成されており、各ウェル内にはそれぞれ各種保
護回路が形成されている。
【０００５】ウェル５２にはＧＮＤ側入力保護回路が形
成されている。ｐウェル５２の周縁部にはウェル電位取
り出し用のｐ+ 型不純物拡散領域５５および５６が形成
され、ｎ+ 型不純物拡散領域５７、５８、５９、６０が
互いに所定のチャネル幅分離隔して形成され、これらの
うちの隣接するｎ+ 型不純物拡散領域間の上にはゲート
絶縁膜（図示せず）を介してゲート電極６１〜６３がそ
れぞれ形成されている。ｐ+ 型不純物拡散領域５５およ
び５６、ｎ+ 型不純物拡散領域５７、５９およびゲート
電極６１〜６３はＧＮＤ端子に接続され、ｎ+ 型不純物
拡散領域５８および６０は入力端子に接続されている。
成されている。ｐウェル５２の周縁部にはウェル電位取
り出し用のｐ+ 型不純物拡散領域５５および５６が形成
され、ｎ+ 型不純物拡散領域５７、５８、５９、６０が
互いに所定のチャネル幅分離隔して形成され、これらの
うちの隣接するｎ+ 型不純物拡散領域間の上にはゲート
絶縁膜（図示せず）を介してゲート電極６１〜６３がそ
れぞれ形成されている。ｐ+ 型不純物拡散領域５５およ
び５６、ｎ+ 型不純物拡散領域５７、５９およびゲート
電極６１〜６３はＧＮＤ端子に接続され、ｎ+ 型不純物
拡散領域５８および６０は入力端子に接続されている。
【０００６】ウェル５３にはＶcc側の入力保護回路が形
成されている。ｐウェル５３の周縁部にはウェル電位取
り出し用のｐ+ 型不純物拡散領域６４および６５が形成
され、ｎ+ 型の不純物拡散領域６６、６７、６８、６９
が互いに所定のチャネル幅分離隔して形成され、これら
のうちの隣接するｎ+ 型不純物拡散領域間の上にはゲー
ト絶縁膜（図示せず）を介してゲート電極７０、７１、
７２がそれぞれ形成されている。ｐ+ 型不純物拡散領域
６４および６５およびゲート電極７０〜７２はＧＮＤ端
子に接続され、ｎ+ 型不純物拡散領域６７および６９は
電源Ｖccに接続され、ｎ+ 型不純物拡散領域６６および
６８は入力端子に接続されている。
成されている。ｐウェル５３の周縁部にはウェル電位取
り出し用のｐ+ 型不純物拡散領域６４および６５が形成
され、ｎ+ 型の不純物拡散領域６６、６７、６８、６９
が互いに所定のチャネル幅分離隔して形成され、これら
のうちの隣接するｎ+ 型不純物拡散領域間の上にはゲー
ト絶縁膜（図示せず）を介してゲート電極７０、７１、
７２がそれぞれ形成されている。ｐ+ 型不純物拡散領域
６４および６５およびゲート電極７０〜７２はＧＮＤ端
子に接続され、ｎ+ 型不純物拡散領域６７および６９は
電源Ｖccに接続され、ｎ+ 型不純物拡散領域６６および
６８は入力端子に接続されている。
【０００７】ウェル５４には電源間保護回路が形成され
ている。ｐウェル５４の周縁部にはウェル電位取り出し
用のｐ+ 型不純物拡散領域７３および７４が形成され、
ｎ+型不純物拡散領域７５、７６、７７、８０が互いに
所定のチャネル幅分離隔して形成され、これらのうちの
隣接するｎ+ 型不純物拡散領域間の上にはゲート絶縁膜
（図示せず）を介してゲート電極７９〜８１がそれぞれ
形成されている。ｐ+型不純物拡散領域７３および７
４、ｎ+ 型不純物拡散領域７６、７８およびゲート電極
７９〜８１はＧＮＤ端子に接続され、ｎ+ 型不純物拡散
領域５８および６０は電源Ｖccに接続されている。
ている。ｐウェル５４の周縁部にはウェル電位取り出し
用のｐ+ 型不純物拡散領域７３および７４が形成され、
ｎ+型不純物拡散領域７５、７６、７７、８０が互いに
所定のチャネル幅分離隔して形成され、これらのうちの
隣接するｎ+ 型不純物拡散領域間の上にはゲート絶縁膜
（図示せず）を介してゲート電極７９〜８１がそれぞれ
形成されている。ｐ+型不純物拡散領域７３および７
４、ｎ+ 型不純物拡散領域７６、７８およびゲート電極
７９〜８１はＧＮＤ端子に接続され、ｎ+ 型不純物拡散
領域５８および６０は電源Ｖccに接続されている。
【０００８】このような構造では各保護回路内に寄生バ
イポーラトランジスタが形成される。例えば、電源間保
護回路では、ｎ+ 型不純物拡散領域７５をコレクタ、ｎ
+ 型不純物拡散領域７６をエミッタ、ｐウェル５４をベ
ースとするｎｐｎトランジスタ８２と、ｎ+ 型不純物拡
散領域７６をエミッタ、ｎ+ 型不純物拡散領域７７をコ
レクタ、ｐウェル５４をベースとするｎｐｎトランジス
タ８３と、ｎ+ 型不純物拡散領域７７をコレクタ、ｎ+
型不純物拡散領域７８をエミッタ、ｐウェル５４をベー
スとするｎｐｎトランジスタ８４と、ｐ+ 型不純物拡散
領域７３および７４とｐウェル５４によりそれぞれ寄生
抵抗８５および８６が形成され、大きな（−）サージが
生じてもｎｐｎ型寄生バイポーラトランジスタによりＶ
ccラインに吸収され、内部回路には影響を及ぼさない。
イポーラトランジスタが形成される。例えば、電源間保
護回路では、ｎ+ 型不純物拡散領域７５をコレクタ、ｎ
+ 型不純物拡散領域７６をエミッタ、ｐウェル５４をベ
ースとするｎｐｎトランジスタ８２と、ｎ+ 型不純物拡
散領域７６をエミッタ、ｎ+ 型不純物拡散領域７７をコ
レクタ、ｐウェル５４をベースとするｎｐｎトランジス
タ８３と、ｎ+ 型不純物拡散領域７７をコレクタ、ｎ+
型不純物拡散領域７８をエミッタ、ｐウェル５４をベー
スとするｎｐｎトランジスタ８４と、ｐ+ 型不純物拡散
領域７３および７４とｐウェル５４によりそれぞれ寄生
抵抗８５および８６が形成され、大きな（−）サージが
生じてもｎｐｎ型寄生バイポーラトランジスタによりＶ
ccラインに吸収され、内部回路には影響を及ぼさない。
【０００９】
【発明が解決しようとする課題】しかしながら、静電破
壊耐量は保護回路の大きさに比例する。このため、従来
は図２（ａ）に示すように、ＧＮＤ側入力保護回路、Ｖ
ｃｃ側入力保護回路、電源間保護回路をそれぞれ別のウ
ェルに形成するとともに、保護回路を構成するトランジ
スタを複数個にすることにより絶縁破壊耐量を増加させ
ている。特に電源間の静電破壊耐量は最も条件が厳し
く、静電耐量を向上させるためには、電源間保護回路の
サイズを大きくしなければならず、これに伴ってチップ
サイズが大きくなってしまうという問題がある。
壊耐量は保護回路の大きさに比例する。このため、従来
は図２（ａ）に示すように、ＧＮＤ側入力保護回路、Ｖ
ｃｃ側入力保護回路、電源間保護回路をそれぞれ別のウ
ェルに形成するとともに、保護回路を構成するトランジ
スタを複数個にすることにより絶縁破壊耐量を増加させ
ている。特に電源間の静電破壊耐量は最も条件が厳し
く、静電耐量を向上させるためには、電源間保護回路の
サイズを大きくしなければならず、これに伴ってチップ
サイズが大きくなってしまうという問題がある。
【００１０】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的は素子エリア・素子サイ
ズの大型化を招くことなくサージに対する耐量向上を図
ることのできる対静電破壊保護回路およびこれを含む半
導体集積回路装置を提供することである。
みてなされたもので、その目的は素子エリア・素子サイ
ズの大型化を招くことなくサージに対する耐量向上を図
ることのできる対静電破壊保護回路およびこれを含む半
導体集積回路装置を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、一導電
型半導体基板表面部に形成された逆導電型ウェルの表面
部にそれぞれチャネル幅分離隔して形成された複数の一
導電型不純物高濃度拡散領域と、前記各一導電型不純物
高濃度拡散領域間の基板表面上に絶縁膜を介して形成さ
れたゲート電極と、前記逆導電型ウェルの周縁部表面に
形成された逆導電型高濃度不純物拡散領域とを備え、前
記複数の一導電型不純物高濃度拡散領域のうち偶数番目
のものを入力端子に接続するとともに、奇数番目のもの
を第１の電源および第２の電源に交互に接続し、前記逆
導電型高濃度不純物拡散領域および前記ゲート電極を前
記第２の電源に接続したことを特徴とする静電破壊保護
回路が提供される。
型半導体基板表面部に形成された逆導電型ウェルの表面
部にそれぞれチャネル幅分離隔して形成された複数の一
導電型不純物高濃度拡散領域と、前記各一導電型不純物
高濃度拡散領域間の基板表面上に絶縁膜を介して形成さ
れたゲート電極と、前記逆導電型ウェルの周縁部表面に
形成された逆導電型高濃度不純物拡散領域とを備え、前
記複数の一導電型不純物高濃度拡散領域のうち偶数番目
のものを入力端子に接続するとともに、奇数番目のもの
を第１の電源および第２の電源に交互に接続し、前記逆
導電型高濃度不純物拡散領域および前記ゲート電極を前
記第２の電源に接続したことを特徴とする静電破壊保護
回路が提供される。
【００１２】また、本発明にかかる半導体集積回路装置
は上述した静電破壊保護回路と、この静電保護回路によ
り保護される他の回路を同一基板上に共に集積したもの
である。
は上述した静電破壊保護回路と、この静電保護回路によ
り保護される他の回路を同一基板上に共に集積したもの
である。
【００１３】
【発明の実施の形態】以下、本発明に係る対静電破壊保
護回路を含む半導体集積回路装置の実施の一形態につき
詳細に説明する。同図において、ｎ型の基板１の表面部
にはｐ型のウェル２が形成されている。このウェル２表
面部にはその周縁部にはウェル電位取り出し用のｐ+ 型
不純物拡散領域３および４が形成されており、内部には
ｎ+ 型不純物拡散領域５、６、７、８、９、１０、１１
が互いに所定のチャネル幅分離隔して形成され、これら
のうちの隣接するｎ+ 型不純物拡散領域間の上にはゲー
ト絶縁膜（図示せず）を介してゲート電極１２、１３、
１４、１５、１６、１７がそれぞれ形成されている。ｐ
+ 型不純物拡散領域３および４、ｎ+ 型不純物拡散領域
７、１１およびゲート電極１２〜１７はＧＮＤ端子に接
続され、ｎ+ 型不純物拡散領域５および９は電源Ｖccに
接続され、ｎ+ 型不純物拡散領域６、８、１０は入力端
子に接続されている。
護回路を含む半導体集積回路装置の実施の一形態につき
詳細に説明する。同図において、ｎ型の基板１の表面部
にはｐ型のウェル２が形成されている。このウェル２表
面部にはその周縁部にはウェル電位取り出し用のｐ+ 型
不純物拡散領域３および４が形成されており、内部には
ｎ+ 型不純物拡散領域５、６、７、８、９、１０、１１
が互いに所定のチャネル幅分離隔して形成され、これら
のうちの隣接するｎ+ 型不純物拡散領域間の上にはゲー
ト絶縁膜（図示せず）を介してゲート電極１２、１３、
１４、１５、１６、１７がそれぞれ形成されている。ｐ
+ 型不純物拡散領域３および４、ｎ+ 型不純物拡散領域
７、１１およびゲート電極１２〜１７はＧＮＤ端子に接
続され、ｎ+ 型不純物拡散領域５および９は電源Ｖccに
接続され、ｎ+ 型不純物拡散領域６、８、１０は入力端
子に接続されている。
【００１４】このように、ｎ+ 型不純物拡散領域５、
６、７、８、９、１０、１１は順にＶcc−入力−ＧＮＤ
−入力−Ｖcc−入力−ＧＮＤに接続されている。
６、７、８、９、１０、１１は順にＶcc−入力−ＧＮＤ
−入力−Ｖcc−入力−ＧＮＤに接続されている。
【００１５】このような構成では、各領域の位置関係か
らＶccと入力間、ＧＮＤと入力間、ＶccとＧＮＤ間（電
源間）でいずれも寄生バイポーラトランジスタが形成さ
れ、高電圧はこの寄生トランジスタに吸収され、回路の
保護が行われる。一例として、電源間保護回路として機
能する場合について説明する。この場合には、ＶccとＧ
ＮＤに着目すると図１に示すような寄生バイポーラトラ
ンジスタ１８〜２０が形成されることになる。すなわ
ち、ｎ+ 型不純物拡散領域５をコレクタ、ｎ+ 型不純物
拡散領域７をエミッタ、ｐウェル２をベースとするｎｐ
ｎトランジスタ１８と、ｎ+ 型不純物拡散領域７をエミ
ッタ、ｎ+ 型不純物拡散領域９をコレクタ、ｐウェル２
をベースとするｎｐｎトランジスタ１９と、ｎ+ 型不純
物拡散領域９をコレクタ、ｎ+ 型不純物拡散領域１１を
エミッタ、ｐウェル２をベースとするｎｐｎトランジス
タ２０と、ｐ+ 型不純物拡散領域３および４とｐウェル
２によりそれぞれ寄生抵抗２１および２２が形成される
ことになる。したがって、ＶccとＧＮＤ間に大きな
（−）サージが生じてもここに示したｎｐｎ型寄生バイ
ポーラトランジスタによりＶccラインに吸収され、内部
回路には影響を及ぼさない。
らＶccと入力間、ＧＮＤと入力間、ＶccとＧＮＤ間（電
源間）でいずれも寄生バイポーラトランジスタが形成さ
れ、高電圧はこの寄生トランジスタに吸収され、回路の
保護が行われる。一例として、電源間保護回路として機
能する場合について説明する。この場合には、ＶccとＧ
ＮＤに着目すると図１に示すような寄生バイポーラトラ
ンジスタ１８〜２０が形成されることになる。すなわ
ち、ｎ+ 型不純物拡散領域５をコレクタ、ｎ+ 型不純物
拡散領域７をエミッタ、ｐウェル２をベースとするｎｐ
ｎトランジスタ１８と、ｎ+ 型不純物拡散領域７をエミ
ッタ、ｎ+ 型不純物拡散領域９をコレクタ、ｐウェル２
をベースとするｎｐｎトランジスタ１９と、ｎ+ 型不純
物拡散領域９をコレクタ、ｎ+ 型不純物拡散領域１１を
エミッタ、ｐウェル２をベースとするｎｐｎトランジス
タ２０と、ｐ+ 型不純物拡散領域３および４とｐウェル
２によりそれぞれ寄生抵抗２１および２２が形成される
ことになる。したがって、ＶccとＧＮＤ間に大きな
（−）サージが生じてもここに示したｎｐｎ型寄生バイ
ポーラトランジスタによりＶccラインに吸収され、内部
回路には影響を及ぼさない。
【００１６】以上の実施の形態ではｎ+ 型不純物拡散領
域の総数は７であり、そのうち入力端子が接続された３
となっているが、本願発明のように、ＧＮＤ側入力保護
回路、電源側入力保護回路、電源間保護回路を１つのウ
ェル内に形成された構造で兼用するためには、ｎ+ 型不
純物拡散領域の総数は３以上である必要がある。例え
ば、図１においてｎ+ 型不純物拡散領域として５、６、
７のみとしてｎ+ 型不純物拡散領域８〜１１およびゲー
ト電極１４〜１７を省略した構成がこれに当たる。この
場合でもサージがどこに現れるかにより生じた寄生バイ
ポーラトランジスタを通じてサージを逃がすことができ
る。
域の総数は７であり、そのうち入力端子が接続された３
となっているが、本願発明のように、ＧＮＤ側入力保護
回路、電源側入力保護回路、電源間保護回路を１つのウ
ェル内に形成された構造で兼用するためには、ｎ+ 型不
純物拡散領域の総数は３以上である必要がある。例え
ば、図１においてｎ+ 型不純物拡散領域として５、６、
７のみとしてｎ+ 型不純物拡散領域８〜１１およびゲー
ト電極１４〜１７を省略した構成がこれに当たる。この
場合でもサージがどこに現れるかにより生じた寄生バイ
ポーラトランジスタを通じてサージを逃がすことができ
る。
【００１７】また、静電破壊耐量を増加させるためには
入力端子が接続されるｎ+ 型不純物拡散領域の数を２以
上とすることが必要で、例えば図１でｎ+ 型不純物拡散
領域１０および１１ならびにゲート電極１６および１７
を省略した構成が最小の構成である。
入力端子が接続されるｎ+ 型不純物拡散領域の数を２以
上とすることが必要で、例えば図１でｎ+ 型不純物拡散
領域１０および１１ならびにゲート電極１６および１７
を省略した構成が最小の構成である。
【００１８】さらに、要求される静電破壊耐量に応じ、
ｎ+ 型不純物拡散領域の数を実施の形態として示された
数以上に増加させ、これらに前述したような繰り返しの
原則によりＶcc、入力、ＧＮＤを接続することができ、
これにより少ない面積で静電破壊耐量を増加させること
ができる。
ｎ+ 型不純物拡散領域の数を実施の形態として示された
数以上に増加させ、これらに前述したような繰り返しの
原則によりＶcc、入力、ＧＮＤを接続することができ、
これにより少ない面積で静電破壊耐量を増加させること
ができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、同
一ウェル内にＶcc側入力保護回路、ＧＮＤ側入力保護回
路、電源間保護回路が形成されているので、素子エリア
及び素子サイズ、チップサイズの拡大を招くことなく、
静電破壊耐量の向上を実現することができる。
一ウェル内にＶcc側入力保護回路、ＧＮＤ側入力保護回
路、電源間保護回路が形成されているので、素子エリア
及び素子サイズ、チップサイズの拡大を招くことなく、
静電破壊耐量の向上を実現することができる。
【図１】本発明の一実施例に係る保護回路の構造を示す
素子断面図。
素子断面図。
【図２】従来の保護回路の構造を示す素子断面図（ａ）
及び回路図（ｂ）。
及び回路図（ｂ）。
【符号の説明】 １ ｎ型半導体基板 ２ ｐウェル ３，４ ｐ+ 型不純物拡散領域 ５〜１１ ｎ+ 型不純物拡散領域 １２〜１７ ゲート電極 １８〜２０ 寄生トランジスタ ２１、２２ 寄生抵抗
Claims (5)
- 【請求項１】一導電型半導体基板表面部に形成された逆
導電型ウェルの表面部にそれぞれチャネル幅分離隔して
形成された複数の一導電型不純物高濃度拡散領域と、 前記各一導電型不純物高濃度拡散領域間の基板表面上に
絶縁膜を介して形成されたゲート電極と、 前記逆導電型ウェルの周縁部表面に形成された逆導電型
高濃度不純物拡散領域とを備え、 前記複数の一導電型不純物高濃度拡散領域のうち偶数番
目のものを入力端子に接続するとともに、奇数番目のも
のを第１の電源および第２の電源に交互に接続し、前記
逆導電型高濃度不純物拡散領域および前記ゲート電極を
前記第２の電源に接続したことを特徴とする静電破壊保
護回路。 - 【請求項２】前記一導電型高濃度不純物拡散領域は３以
上の奇数個備えられたことを特徴とする請求項１に記載
の静電破壊保護回路。 - 【請求項３】前記一導電型高濃度不純物拡散領域は５以
上の奇数個備えられたことを特徴とする請求項１に記載
の静電破壊保護回路。 - 【請求項４】前記一導電型はｎ型、前記逆導電型はｐ
型、第１の電源はＶcc、第２の電源は接地であることを
特徴とする請求項１に記載の静電保護回路。 - 【請求項５】一導電型半導体基板上に請求項１に記載の
静電破壊保護回路と、この静電保護回路により保護され
る他の回路を共に集積してなる半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169213A JPH1117121A (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護回路およびこれを含む半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169213A JPH1117121A (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護回路およびこれを含む半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117121A true JPH1117121A (ja) | 1999-01-22 |
Family
ID=15882312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169213A Withdrawn JPH1117121A (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護回路およびこれを含む半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324847A (ja) * | 2001-04-24 | 2002-11-08 | Nec Corp | 半導体装置およびその製造方法 |
| CN112635546A (zh) * | 2020-12-21 | 2021-04-09 | 无锡市晶源微电子有限公司 | 高可靠性nmos阵列结构及其制备方法 |
-
1997
- 1997-06-25 JP JP9169213A patent/JPH1117121A/ja not_active Withdrawn
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