CN1885541A

CN1885541A - 对多种电压下的信号的静电放电保护系统与方法

Info

Publication number: CN1885541A
Application number: CNA2005100271697A
Authority: CN
Inventors: 陈志樑; 赵时峰; 方烈义; 朱臻; 叶俊
Original assignee: On Bright Electronics Shanghai Co Ltd
Current assignee: On Bright Electronics Shanghai Co Ltd
Priority date: 2005-06-20
Filing date: 2005-06-20
Publication date: 2006-12-27
Anticipated expiration: 2025-06-20
Also published as: CN100536132C; US20060285263A1; US7859806B2; US20090213507A1; US7382592B2

Abstract

一种用于保护集成电路的系统与方法。所述系统包括耦合到第一电压和第二电压的第一晶体管，耦合到第一晶体管的栅极和第一电压的第二晶体管，耦合到第二晶体管的栅极和第一电压的第三晶体管，以及耦合到第二晶体管的栅极和第二电压的电容器。第一电压被提供给集成电路，第三晶体管的栅极被配置接收第一控制信号，第二晶体管的栅极被配置接收第二控制信号，并且第二控制信号能够在第三晶体管被关断之后的一个时间段后关断第二晶体管。

Description

对多种电压下的信号的静电放电保护系统与方法

技术领域

本发明涉及集成电路。更具体地说，本发明提供了一种用于静电放电保护的系统和方法。本发明仅仅是以示例的方式被应用于多种电压下的信号。但是应当认识到，本发明具有更广阔的应用范围。

背景技术

对于多种电压下的信号，过度的静电放电(ESD)可能引起集成电路的故障。因此，常常需要耐用的片上ESD保护电路来保护内部半导体电路系统。举例来说，ESD保护电路包括触发机制。当引脚电压落在某些操作条件之外时，触发元件使得ESD保护电路能够传导绝大多数ESD电流。另一方面，在正常的操作条件下，触发机制通常应当保证ESD保护电路保持在关断状态。

图1是用于ESD保护的简化现有系统。系统100包括NMOS晶体管110、电容器120和电阻器130。NMOS晶体管110是大晶体管，并且耦合到焊盘140和150。电容器120连接到焊盘140，并且电阻器130连接到焊盘150。如图1所示，焊盘140向内部电路提供信号，内部电路由系统100保护。焊盘150被偏置到地电平V_ss。电容器120和电阻器130可以提供触发机制。例如，晶体管110的栅极在正常操作期间通过电阻器130接地。NMOS晶体管通常保持在关断状态。在ESD过程中，焊盘140处的电压电平随时间快速变化。因此，晶体管110的栅极通过电容器120交流(AC)耦合到高于NMOS晶体管110的阈值电压的电压。NMOS晶体管110因而被导通以传导ESD电流。系统100在高电压应用中具有一些缺点。例如，，NMOS晶体管110甚至在正常操作期间也可以由焊盘140处的高电压瞬态信号导通。因此，系统100可能干扰内部电路的正常操作。

这样，非常需要用于ESD保护的改良技术。

发明内容

根据本发明的一个实施例，提供了一种用于保护集成电路的系统。所述系统包括耦合到第一电压和第二电压的第一晶体管，耦合到所述第一晶体管的栅极和所述第一电压的第二晶体管，耦合到所述第二晶体管的栅极和所述第一电压的第三晶体管，以及耦合到所述第二晶体管的栅极和所述第二电压的电容器。所述第一电压被提供给所述集成电路，所述第三晶体管的栅极被配置接收第一控制信号，所述第二晶体管的栅极被配置接收第二控制信号，并且所述第二控制信号能够在所述第三晶体管被关断之后的一个时间段后关断所述第二晶体管。

根据另一个实施例，一种用于保护集成电路的方法包括提供一种用于保护集成电路的系统。所述系统包括耦合到一个电压的第一晶体管、第二晶体管、第三晶体管和电容器。此外，所述方法包括：导通所述第一晶体管，由所述第三晶体管接收第一控制信号，响应于所述第一控制信号而关断所述第三晶体管，以及在所述第三晶体管被关断之后的一个时间段后由所述第二晶体管接收第二控制信号。而且，所述方法包括：响应于所述第二控制信号而关断所述第二晶体管，以及响应于所述第二晶体管被关断而关断所述第一晶体管。所述电压被提供给所述集成电路，并且所述第一晶体管在所述时间段内处于导通状态。

根据本发明的又一实施例，一种用于保护集成电路的系统包括耦合到第一电压和第二电压的第一晶体管，以及包括发射极、基极和集电极的第二晶体管。此外，所述系统包括耦合到所述基极的电阻器，以及包括阳极和阴极且耦合到所述第二电压和所述电阻器的第一二极管。所述第一电压被提供给所述集成电路，所述阳极连接到所述第二电压，并且所述阴极连接到所述电阻器。

根据本发明的又一实施例，一种用于保护集成电路的系统包括耦合到第一电压和第二电压的第一晶体管，以及包括发射极、基极和集电极的第二晶体管。此外，所述系统包括耦合到所述第二电压的电阻器，以及包括阳极和阴极且耦合到所述基极和电阻器的第一二极管。所述第一电压被提供给所述集成电路，所述阴极连接到所述基极，并且所述阳极连接到所述电阻器。

根据本发明的又一个实施例，一种用于保护集成电路的方法包括提供一种用于保护集成电路的系统。所述系统包括第一晶体管、第二晶体管、二极管和电阻器。此外，所述方法包括：由所述第一晶体管和所述第二晶体管接收一个电压，引起所述二极管的击穿，响应于所述二极管的击穿而导通所述第二晶体管，以及响应于所述第二晶体管被导通而导通所述第一晶体管。所述电压被提供给所述集成电路。例如，所述集成电路受到保护而免于由过度的静电放电引起的损坏。

根据本发明的又一个实施例，一种用于保护集成电路的系统包括：耦合到第一电压和第二电压的第一晶体管，耦合到所述第一晶体管的栅极和所述第一电压的第二晶体管，耦合到所述第二晶体管的栅极和所述第一电压的第三晶体管，以及耦合到所述第二晶体管的栅极和所述第二电压的第一电容器。此外，所述系统包括：耦合到第三电压和所述第二电压的第四晶体管，包括发射极、基极和集电极的第五晶体管，以及直接或间接耦合到所述第二电压和所述第五晶体管的第一二极管。并且，所述系统包括：耦合到所述基极和所述第一电压的第二二极管，以及耦合到所述第四晶体管的栅极和所述第二电压的钳位器件。所述第一电压被提供给所述集成电路，所述第三电压被提供给所述集成电路。所述第三晶体管的栅极被配置接收第一控制信号，并且所述第二晶体管的栅极被配置接收第二控制信号。

根据本发明的又一个实施例，一种用于保护集成电路的方法包括提供一种用于保护集成电路的系统。所述系统包括耦合到第一电压的第一晶体管、第二晶体管、第三晶体管、电容器、第四晶体管、第五晶体管、第一二极管和第二二极管。此外，所述方法包括：导通所述第一晶体管，由所述第三晶体管接收第一控制信号，以及响应于所述第一控制信号而关断所述第三晶体管。而且，所述方法包括：在所述第三晶体管被关断之后的一个时间段后由所述第二晶体管接收第二控制信号，响应于所述第二控制信号而关断所述第二晶体管，以及响应于所述第二晶体管被关断而关断所述第一晶体管。而且，所述方法包括：由所述第四晶体管和所述第五晶体管接收所述第二电压，引起所述第一二极管的击穿，响应于所述第一二极管的击穿而导通所述第五晶体管，以及响应于所述第五晶体管被导通而导通所述第四晶体管。并且，所述方法包括：如果所述第二电压比所述第一电压大了第一预定值的话，则导通所述第二二极管。所述第一电压被提供给所述集成电路，并且所述第二电压被提供给所述集成电路。

根据本发明的又一实施例，一种用于保护集成电路的系统包括：耦合到第一电压和第二电压的晶体管，包括阳极和阴极且耦合到第二晶体管的栅极和所述第一电压的齐纳二极管，以及耦合到所述第二晶体管的栅极和所述第二电压的电阻器。所述第一电压被提供给所述集成电路，所述阳极连接到所述栅极，并且所述阴极连接到所述第一电压。

以本发明的方式，可以获得超过传统技术的许多优点。例如，本发明的一些实施例提供了有效的触发方案，其可以改善ESD保护。本发明的某些实施例基于引脚额定电压和应用提供了不同的触发方案。本发明的一些实施例提供了在正常操作期间不引起任何显著差异的ESD保护系统。

参考下面的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。

附图说明

图1是用于ESD保护的简化现有系统；

图2是根据本发明实施例的用于静电放电保护的简化系统；

图3是根据本发明另一实施例的用于静电放电保护的简化系统；

图4是根据本发明又一实施例的用于静电放电保护的简化系统。

具体实施方式

如图1所示，系统100通常不适用于高电压应用。例如，焊盘140处的正常电压可以高达40伏特或更高。因此，电压变化率在正常条件下可能很高，并且可能导通NMOS晶体管110以干扰内部电路。

图2是根据本发明实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。系统200包括晶体管210、电阻器220、晶体管230与240、和电容器250。虽然使用了选定的一组部件来示出系统200，但是可以有许多替代物、修改形式和变化形式。例如，一些部件可以被扩展和/或被合并。可以在上面提到的部件中插入其他部件。取决于实施例，部件的安排可以交换，另一些部件可以被替代。这些部件的进一步细节可在本说明书中找到，下面会更具体地描述。

晶体管210是NMOS晶体管并且耦合到焊盘260和262两者。例如，NMOS晶体管是高压晶体管。如图2所示，焊盘260向别的系统提供信号，所述系统受到系统200的保护。举例来说，受保护的系统包括集成电路。在另一个示例中，焊盘260被偏置到高电压电平V_dd，其用作受保护系统的电源。在一个实施例中，高电压电平V_dd在受保护系统的正常操作下等于或小于40伏特。此外，焊盘262被偏置到电压电平V_ss。例如，电压电平V_ss在受保护系统的正常操作下等于0伏特。电阻器220和电容器250二者都连接到焊盘262。

根据本发明的一个实施例，晶体管230和240每个都是PMOS晶体管，它们的源极耦合到焊盘260。举例来说，PMOS晶体管是高压晶体管。在另一个实施例中，受保护系统向晶体管240的栅极提供控制信号270，并向晶体管230的栅极提供控制信号272。例如，控制信号270在受保护系统开始加电之后处于逻辑高电平，而在受保护系统开始加电之前处于逻辑低电平。在另一个示例中，控制信号270是加电重置(POR)信号。此外，控制信号272在从下述时刻开始的延迟时段之后被设置为逻辑高电平，所述时刻是控制信号270从逻辑低电平变化到逻辑高电平的时刻。例如，延迟时段约为几微秒。在另一个示例中，延迟时段小于10微秒。在另一个示例中，受保护系统包括反相器274，其输出控制信号272。

根据另一个实施例，晶体管210用作传导ESD电流的保护器件。电阻器220、晶体管230与240、和电容器250可以用作触发机制。例如，在受保护系统的正常操作期间，控制信号270和272每个都处在逻辑高电平。控制信号270关断晶体管240，并且控制信号272关断晶体管230。晶体管210的栅极因而通过电阻器220接地，从而晶体管210被关断。系统200在受保护系统的正常操作期间处于关断状态。

在另一个示例中，焊盘260处的电压电平增加到下述阈值电压，其中在所述阈值电压处，控制信号270从逻辑低电平变化到逻辑高电平。在达到阈值电压之前，晶体管240的栅极被偏置到逻辑低电平，从而晶体管240导通。作为响应，晶体管230的栅极通过晶体管240被拉高。晶体管230关断，并且晶体管210的栅极通过电阻器220接地。晶体管210关断。当焊盘260处的电压电平达到阈值电压时，控制信号270从逻辑低电平变化到逻辑高电平。晶体管240关断。

如上文所讨论的那样，控制信号272在从下述时刻开始的延迟时段之后被设置为逻辑高电平，其中所述时刻是控制信号270从逻辑低电平变化到逻辑高电平的时刻。在延迟时段内，晶体管230的栅极是直流悬浮的(floating)。例如，系统200包括寄生电容器280，其包括在晶体管230的栅极和焊盘260之间的寄生电容器。在另一个示例中，焊盘260处的电压电平在ESD过程中保持上升。晶体管230的源极电压也增加，但是晶体管230的栅极电压增加缓慢，这是由于寄生电容器280与电容器250的比值较小。例如，响应于过度静电放电，晶体管230的栅极电压基本为AC接地。因此，晶体管230响应于过度静电放电而被导通。当晶体管230导通时，晶体管210也导通。晶体管210用作传导ESD电流的保护器件。

在延迟时段之后，控制信号272被设置为逻辑高电平。控制信号270关断晶体管240，并且控制信号272关断晶体管230。晶体管210的栅极从而通过电阻器220接地，并且晶体管210关断。系统200在受保护系统的正常操作期间处于关断状态。

如上文讨论以及这里进一步强调的那样，图2仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。例如，焊盘260被偏置到电源V_dd之外的其它电压。在另一示例中，延迟时段被调整为覆盖ESD过程的持续时间。对于一些实施例来说，ESD过程的持续时间约几百纳秒，所以几微秒的延迟时段是足够的。

图3是根据本发明另一实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。系统300包括晶体管310、电阻器320、晶体管330、电阻器340和二极管350。虽然使用了选定的一组部件来示出系统300，但是可以有许多替代物、修改形式和变化形式。例如一些部件可以被扩展和/或被合并。可以在上面提到的部件中插入其他部件。取决于实施例，部件的安排可以交换，另一些部件可以被替代。这些部件的进一步细节可在本说明书中找到，下面会更具体地描述。

在一个实施例中，晶体管310是NMOS晶体管。例如，NMOS晶体管是低压晶体管。此外，晶体管330是双极型晶体管。例如，该双极型晶体管是PNP晶体管。在另一个示例中，晶体管330包括在N阱中的基极区以及由N阱中的P+扩散区形成的发射极区和集电极区。而且，二极管350是齐纳二极管。如图3所示，晶体管310的栅极连接到电阻器320和晶体管330的集电极。晶体管330的基极通过电阻器340连接到二极管350。晶体管330的发射极连接到焊盘360，焊盘360还耦合到晶体管310的漏极。例如，焊盘360向别的系统提供信号，所述系统受到系统300的保护。在一个实施例中，受保护系统包括集成电路。在另一个示例中，焊盘360处的电压在受保护系统的正常操作期间在0伏特到5伏特的范围内。此外，晶体管310的源极和电阻器320都连接到焊盘362，并且焊盘362被偏置到地电压电平V_ss。

在正常操作期间，齐纳二极管350没有击穿。晶体管310的栅极因此通过电阻器320接地，并且晶体管310关断。因此，系统300在受保护系统的正常操作期间处于关断状态。在ESD过程期间，焊盘360的电压电平增加到或超过下述两个电压之和，所述两个电压包括齐纳击穿电压和晶体管330的基极和发射极之间的电压降。作为响应，齐纳二极管击穿。二极管电流偏置晶体管330的基极，进而导通晶体管330。相应地，晶体管330的集电极电流通过电阻器320提升晶体管310的栅极电压。晶体管310被导通用于传导ESD电流。

例如，齐纳二极管350具有在5.5伏特到6伏特范围内的击穿电压，并且焊盘360的正常电压电平在0到5伏特的范围内。在一个实施例中，齐纳二极管350的击穿电压约等于5.8伏特。在ESD过程期间，焊盘360的电压电平增加到或超作5.8伏特和0.7伏特之和(约等于6.5伏特)。作为响应，齐纳二极管350击穿。在另一个示例中，电阻器340被用来限制流经齐纳二极管350的电流。如果没有电阻器340，高电流可能引起齐纳二极管350的故障。在一个实施例中，如图3所示，电阻器340被置于晶体管330的基极和齐纳二极管350的阴极之间。在另一个实施例中，电阻器340被置于齐纳二极管350的阳极和焊盘362之间。

如上文讨论以及这里进一步强调的那样，图3仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。例如，与齐纳二极管350串联地添加额外的齐纳二极管。利用额外的齐纳二极管，可以调整用于ESD保护的触发电压。在一个实施例中，齐纳二极管具有约5.8伏特的击穿电压，并且焊盘360的正常电压电平高于5伏特。利用额外的齐纳二极管，ESD保护在正常操作期间被关断。

图4是根据本发明又一实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。系统400包括晶体管210、电阻器220、晶体管230和240、电容器250、晶体管310、电阻器320、晶体管330、电阻器340、齐纳二极管350、二极管410和钳位器件420。虽然使用了选定的一组部件来示出系统400，但是可以有许多替代物、修改形式和变化形式。例如，一些部件可以被扩展和/或被合并。可以在上面提到的部件中插入其他部件。取决于实施例，部件的安排可以交换，另一些部件可以被替代。这些部件的进一步细节可在本说明书中找到，下面会更具体地描述。

如图4所示，晶体管210耦合到焊盘430和432两者。焊盘430向别的系统提供信号，所述系统受到系统400的保护。举例来说，受保护的系统包括集成电路。在另一个示例中，焊盘430被偏置到高电压电平V_dd，其用作受保护系统的电源。在另一个示例中，焊盘432被偏置到电压电平V_ss。此外，电阻器220和电容器250二者都连接到焊盘432，并且晶体管230和240耦合到焊盘430。而且，受保护系统向晶体管240的栅极提供控制信号270，并向晶体管230的栅极提供控制信号272。例如，受保护系统包括反相器274，其输出控制信号272。

晶体管310的栅极连接到电阻器320和晶体管330的集电极。晶体管330的基极通过电阻器340连接到齐纳二极管350。晶体管330的发射极连接到焊盘434，焊盘434还耦合到晶体管310的漏极。此外，晶体管310的源极和电阻器320二者都连接到焊盘432。而且，二极管410耦合在晶体管330的基极和焊盘430之间。例如，二极管410是高压二极管。在另一个示例中，二极管410包括N阱和P阱。钳位器件420耦合在晶体管310的栅极和焊盘432之间。例如，钳位器件420包括串联连接的PN结二极管、NMOS二极管和/或齐纳二极管。

焊盘430和434每个都向受到系统400保护的系统提供信号。例如，焊盘430被偏置到高电压电平V_dd，其用作受保护系统的电源。在另一个示例中，焊盘434在受保护系统的正常操作下被偏置到在0伏特到5伏特范围内的电压。在另一个示例中，焊盘432被偏置到电压电平V_ss。在一个实施例中，电压电平V_ss在受保护系统的正常操作下等于0伏特。

如图4所示，二极管410用于保证焊盘434处的电压不超过焊盘430处的电压一个预定量。例如，如果在焊盘434和430之间产生正性的ESD放电，则ESD电流可以通过晶体管330的发射极一基极结和二极管410来传导。此外，有两个寄生二极管440和442，它们分别是用于晶体管310和210的体二极管(body diode)。二极管440用于保证焊盘432处的电压不超过焊盘434处的电压一个预定量，并且二极管442用于保证焊盘432处的电压不超过焊盘430处的电压一个预定量。例如，如果分别在焊盘434或430和焊盘432之间产生了负性的ESD放电，则寄生二极管440或442可以传导ESD电流。

此外，钳位器件420用于将晶体管310的栅极电压限制到预定值。例如，所述预定值高于NMOS晶体管310的阈值电压。在另一个示例中，钳位器件420可以保护晶体管310在ESD过程期间免于损坏。

如上文讨论以及这里进一步强调的那样，图4仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。例如，焊盘430和434每个都向受保护系统提供信号。在一个实施例中，焊盘430被偏置到高电压电平V_dd之外的其它电压，以及/或者焊盘432被偏置到在0伏特到5伏特范围之外的电压。在另一个实施例中，焊盘432被偏置到地电压电平V_ss之外的其它电压。

根据本发明的另一个实施例，图1中的电容器120被齐纳二极管所代替。齐纳二极管的阳极耦合到晶体管110的栅极，并且齐纳二极管的阴极耦合到焊盘140。在另一个实施例中，与所述齐纳二极管串联地添加额外的齐纳二极管。使用额外的齐纳二极管，可以调整用于ESD保护的触发电压。在另一个实施例中，受保护系统包括集成电路。

本发明具有多个优点。本发明的一些实施例提供有效的触发机制，其可以改善ESD保护。本发明的某些实施例基于引脚额定电压和应用提供不同的触发机制。本发明的一些实施例提供了在正常操作期间不引起任何显著差异的ESD保护系统。

虽然已经描述了本发明的具体实施例，但是本领域的技术人员将理解，存在与所描述的实施例等同的其他实施例。因此，本发明不应被理解为仅限于具体示出的实施例。本发明仅由权利要求的范围限定。

Claims

1.一种用于保护集成电路的系统，所述系统包括

耦合到第一电压和第二电压的第一晶体管；

耦合到所述第一晶体管的栅极和所述第一电压的第二晶体管；

耦合到所述第二晶体管的栅极和所述第一电压的第三晶体管；

耦合到所述第二晶体管的栅极和所述第二电压的电容器；

其中：

所述第一电压被提供给所述集成电路；

所述第三晶体管的栅极被配置接收第一控制信号；

所述第二晶体管的栅极被配置接收第二控制信号；

并且所述第二控制信号能够在所述第三晶体管被关断之后的一个时间段后关断所述第二晶体管。

2.根据权利要求1所述的系统，其中如果所述第二晶体管导通，则所述第一晶体管在所述时间段内处于导通状态。

3.根据权利要求2所述的系统，其中所述第二晶体管响应于过度静电放电而导通。

4.根据权利要求2所述的系统，其中所述第一晶体管响应于所述第二晶体管被关断而关断。

5.根据权利要求1所述的系统，其中响应于过度静电放电，在所述时间段期间所述第二晶体管的栅极基本交流接地。

6.根据权利要求1所述的系统，其中所述时间段小于10微秒。

7.根据权利要求1所述的系统，还包括耦合到所述第一晶体管的栅极和所述第二电压的电阻器。

8.根据权利要求1所述的系统，其中所述第一晶体管包括NMOS晶体管。

9.根据权利要求1所述的系统，其中所述第二晶体管和所述第三晶体管每个都包括PMOS晶体管。

10.根据权利要求1所述的系统，其中：

所述第一电压在所述集成电路的正常操作下等于或低于40伏特；

所述第二电压在所述集成电路的正常操作下等于0伏特。

11.根据权利要求1所述的系统，其中在所述集成电路开始加电之后，所述第一控制信号从逻辑低电平变化到逻辑高电平。

12.根据权利要求11所述的系统，其中在所述集成电路开始加电之后的所述时间段之后，所述第二控制信号被设置到逻辑高电平。

13.根据权利要求12所述的系统，其中所述集成电路包括反相器，并且所述反相器输出所述第二控制信号。

14.一种用于保护集成电路的方法，所述方法包括：

提供一种用于保护集成电路的系统，所述系统包括耦合到一个电压的第一晶体管、第二晶体管、第三晶体管和电容器；

导通所述第一晶体管；

由所述第三晶体管接收第一控制信号；

响应于所述第一控制信号而关断所述第三晶体管；

在所述第三晶体管被关断之后的一个时间段后，由所述第二晶体管接收第二控制信号；

响应于所述第二控制信号而关断所述第二晶体管；

响应于所述第二晶体管被关断而关断所述第一晶体管；

其中：

所述电压被提供给所述集成电路；

所述第一晶体管在所述时间段内处于导通状态。

15.一种用于保护集成电路的系统，所述系统包括：

耦合到第一电压和第二电压的第一晶体管；

包括发射极、基极和集电极的第二晶体管；

耦合到所述基极的电阻器；

包括阳极和阴极且耦合到所述第二电压和所述电阻器的第一二极管；

其中：

所述第一电压被提供给所述集成电路；

所述阳极连接到所述第二电压；

所述阴极连接到所述电阻器。

16.根据权利要求15所述的系统，还包括耦合到所述第一晶体管的栅极和所述第二电压的电阻器。

17.根据权利要求15所述的系统，其中所述第一晶体管包括NMOS晶体管。

18.根据权利要求15所述的系统，其中所述第二晶体管是PNP双极型晶体管。

19.根据权利要求15所述的系统，其中所述第一二极管包括第一齐纳二极管。

20.根据权利要求19所述的系统，其中所述第一齐纳二极管的击穿电压在5.5伏特到6伏特的范围内。

21.根据权利要求19所述的系统，其中所述第一电压在所述集成电路的正常操作下大于等于0伏特且小于等于5伏特。

22.根据权利要求19所述的系统，还包括与所述第一齐纳二极管串联连接的至少一个第二齐纳二极管。

23.一种用于保护集成电路的系统，所述系统包括：

耦合到第一电压和第二电压的第一晶体管；

包括发射极、基极和集电极的第二晶体管；

包括阳极和阴极且耦合到所述基极和电阻器的第一二极管；

耦合到所述第二电压的电阻器；

其中：

所述第一电压被提供给所述集成电路；

所述阴极连接到所述基极；

所述阳极连接到所述电阻器。

24.一种用于保护集成电路的方法，所述方法包括：

提供一种用于保护集成电路的系统，所述系统包括第一晶体管、第二晶体管、二极管和电阻器；

由所述第一晶体管和所述第二晶体管接收一个电压；

引起所述二极管的击穿；

响应于所述二极管的击穿而导通所述第二晶体管；

响应于所述第二晶体管被导通而导通所述第一晶体管；

其中所述电压被提供给所述集成电路。

25.一种用于保护集成电路的系统，所述系统包括：

耦合到第一电压和第二电压的第一晶体管；

耦合到所述第二晶体管的栅极和所述第二电压的第一电容器；

耦合到第三电压和所述第二电压的第四晶体管；

包括发射极、基极和集电极的第五晶体管；

直接或间接耦合到所述第二电压和所述第五晶体管的第一二极管；

耦合到所述基极和所述第一电压的第二二极管；

耦合到所述第四晶体管的栅极和所述第二电压的钳位器件；

其中：

所述第一电压被提供给所述集成电路；

所述第三电压被提供给所述集成电路；

所述第三晶体管的栅极被配置接收第一控制信号；

所述第二晶体管的栅极被配置接收第二控制信号。

26.根据权利要求25所述的系统，其中：

所述第二二极管包括阳极和阴极；

所述阳极连接到所述基极；

所述阴极连接到所述第一电压。

27.根据权利要求25所述的系统，其中所述钳位器件被配置限制与所述第四晶体管的栅极相关的电压电平。

28.根据权利要求25所述的系统，还包括电阻器。

29.根据权利要求28所述的系统，其中所述二极管通过所述电阻器间接耦合到所述第二电压或所述第五晶体管。

30.根据权利要求25所述的系统，其中所述第二控制信号能够在所述第三晶体管被关断之后的一个时间段后关断所述第二晶体管。

31.一种用于保护集成电路的方法，所述方法包括：

提供一种用于保护集成电路的系统，所述系统包括耦合到第一电压的第一晶体管、第二晶体管、第三晶体管、电容器、第四晶体管、第五晶体管、第一二极管和第二二极管；

导通所述第一晶体管；

由所述第三晶体管接收第一控制信号；

响应于所述第一控制信号而关断所述第三晶体管；

响应于所述第二控制信号而关断所述第二晶体管；

响应于所述第二晶体管被关断而关断所述第一晶体管；

由所述第四晶体管和所述第五晶体管接收所述第二电压；

引起所述第一二极管的击穿；

响应于所述第一二极管的击穿而导通所述第五晶体管；

响应于所述第五晶体管被导通而导通所述第四晶体管；

如果所述第二电压比所述第一电压大了第一预定值，则导通所述第二二极管；

其中：

所述第一电压被提供给所述集成电路；

所述第二电压被提供给所述集成电路。

32.根据权利要求31所述的方法，还包括在所述时间段内将所述第一晶体管维持在导通状态。

33.根据权利要求31所述的方法，还包括将与所述第四晶体管的栅极相关的电压电平限制到第二预定值。

34.一种用于保护集成电路的系统，所述系统包括：

耦合到第一电压和第二电压的晶体管；

包括阳极和阴极且耦合到第二晶体管的栅极和所述第一电压的齐纳二极管；

耦合到所述第二晶体管的栅极和所述第二电压的电阻器；

其中：

所述第一电压被提供给所述集成电路；

所述阳极连接到所述栅极；

所述阴极连接到所述第一电压。