WO2013189152A1 - 静电放电保护电路、阵列基板和显示装置 - Google Patents

静电放电保护电路、阵列基板和显示装置 Download PDF

Info

Publication number
WO2013189152A1
WO2013189152A1 PCT/CN2012/084979 CN2012084979W WO2013189152A1 WO 2013189152 A1 WO2013189152 A1 WO 2013189152A1 CN 2012084979 W CN2012084979 W CN 2012084979W WO 2013189152 A1 WO2013189152 A1 WO 2013189152A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
thin film
film transistor
protection circuit
display device
Prior art date
Application number
PCT/CN2012/084979
Other languages
English (en)
French (fr)
Inventor
吴仲远
段立业
Original Assignee
京东方科技集团股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US13/995,134 priority Critical patent/US9099859B2/en
Publication of WO2013189152A1 publication Critical patent/WO2013189152A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/02—Details
    • H02H3/04—Details with warning or supervision in addition to disconnection, e.g. for indicating that protective apparatus has functioned
    • H02H3/046—Signalling the blowing of a fuse
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Definitions

  • Electrostatic discharge protection circuit array substrate and display device
  • the present invention relates to the field of display technologies, and in particular, to an electrostatic discharge protection circuit, an array substrate, and a display device. Background technique
  • the gate lines of each row and the data lines of each column form an active matrix.
  • an Electro-Static Discharge (ESD) protection circuit is connected to each data line to release the accumulated charge. , to avoid damage to the device caused by excessive voltage pulses.
  • TFTs thin film transistors
  • a-Si amorphous silicon
  • LTPS low temperature poly-silicon
  • Oxide TFT Oxide TFT or the like.
  • the oxide TFT has the characteristics of high mobility, good uniformity, and low cost, and is suitable for the manufacture of large-sized panels.
  • the oxide TFT is usually depleted, that is, the gate of the TFT.
  • Vgs source voltage
  • Vgs source voltage
  • the ESD protection circuit will also generate leakage current when the display device is operating normally.
  • the Vgs of the two TFTs are 0V.
  • the drain sources of the two TFTs are continuously turned on, thereby forming a high level output.
  • the VGH to the low-level output terminal VGL's DC path causes the data line DATA to leak, which increases the power consumption and affects the output of the data voltage.
  • An electrostatic discharge protection circuit includes: a first thin film transistor having a drain connected to a high level output terminal; a second thin film transistor having a source a source connected to the first thin film transistor as a discharge end, a drain connected to the high level output terminal, a gate connected to the low level output terminal, and a third thin film transistor having a source and a gate connected thereto a low level output terminal having a drain connected to a gate of the first thin film transistor; and a voltage difference holding unit connected between a gate of the first thin film transistor and the discharge end, wherein the voltage The difference holding unit is configured to keep a voltage difference between a gate of the first thin film transistor and the discharge end, and the discharge end is used to connect a gate line or a data line.
  • the voltage difference maintaining unit is a capacitor.
  • the voltage difference holding unit is a fourth thin film transistor having a source connected to a drain thereof and a gate of the first thin film transistor, and a gate connected to the discharge end .
  • An array substrate comprising: a plurality of gate lines and data lines;
  • each of the gate lines and/or data lines is connected to a discharge end of one of the ESD protection circuits.
  • a display device comprising: the above array substrate.
  • the high-level output terminal voltage is greater than the discharge terminal voltage, and the discharge terminal voltage is greater than the low-level output terminal voltage.
  • the gate and the source of the third thin film transistor are both connected to the low-level output. Therefore, the third thin film transistor is turned on, so that the gate voltage of the first thin film transistor is released to the low level output terminal, the first thin film transistor
  • the second thin film transistor is also turned off. Therefore, when the display device is working normally, the display device is not normally displayed.
  • the embodiment of the present invention solves the problem of leakage of the depletion mode TFT existing in the conventional ESD protection circuit when the display device operates normally, and reduces the power consumption while improving the reliability of the display device.
  • FIG. 1 is a schematic diagram of an ESD protection circuit of the prior art
  • FIG. 2 is a schematic diagram of an ESD protection circuit according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of another ESD protection circuit according to an embodiment of the present invention.
  • FIG. 4 is a schematic view of an array substrate according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of another array substrate according to an embodiment of the present invention. detailed description
  • an electrostatic discharge ESD protection circuit including: a first thin film transistor T1 having a drain connected to a high level output terminal and a high level output terminal being denoted by VGH;
  • the second thin film transistor T2 has a source connected to the source of the first thin film transistor T1 as a discharge terminal 0, a drain connected to the high level output terminal VGH, and a gate connected to the low level output terminal, a low level
  • the output terminal is represented by VGL;
  • the third thin film transistor T3 has a source and a gate connected to the low level output terminal VGL, a drain connected to the gate of the first thin film transistor T1, and a first thin film transistor T1 connected thereto.
  • the voltage difference holding unit may be the capacitor C.
  • the discharge terminal 0 can be connected to the data line DATA for releasing static electricity on the data line.
  • the above circuit is used for an array substrate fabricated by a depletion TFT, that is, a thin film transistor in an ESD protection circuit is depleted.
  • the ESD protection circuit does not work when the display device is operating normally.
  • the ESD protection circuit provides an electrostatic discharge path when electrostatic discharge occurs.
  • Vgh>VDATA>Vgl where Vgh represents a high level outputted by the high level output terminal, VDATA is the data line voltage, and Vgl represents a low level outputted by the low level output terminal.
  • VDATA is the data line voltage
  • Vgl represents a low level outputted by the low level output terminal.
  • the data line DATA voltage VDATA is 0 ⁇ 5V
  • the high level Vgh is 10 ⁇ 15V
  • the low level Vgl is -10 ⁇ -15V.
  • the voltage difference stored on capacitor C is VDATA-Vgl
  • Vg VDATA because Vg VDATA, T1 is turned off
  • T1 is connected to one end of VGH as a source, and one end of data line DATA is connected as a drain, and the gate of T1 is used.
  • the pole voltage is much larger than the source voltage, which is enough to make T1 turn on, so that the positive charge on the data line DATA is released from T1 to VGH.
  • the data line DATA has a negative high voltage pulse, and the negative high voltage is used.
  • VLO indicates that VLO is much smaller than Vgl.
  • the discharge terminal 0 can also be connected to the gate. Line, used to discharge static electricity on the grid. Principle and operation body and the above-mentioned embodiment, not repeated here.
  • the ESD protection circuit of the embodiment of the invention solves the problem of leakage of the depletion TFT existing in the conventional ESD protection circuit during normal operation of the display device, and improves the reliability of the display device while reducing the power consumption.
  • the voltage difference maintaining unit may be a capacitor C directly composed of a metal layer
  • the voltage difference holding unit may be a fourth thin film transistor T4 whose source is connected to the drain thereof and the gate of the first thin film transistor T1, and whose gate is connected to the discharge terminal 0. Since the gate of the fourth thin film transistor T4 has an insulating layer between the source and the drain, T4 can be used as a capacitor at this time, and the gate and the source and drain are the two poles of the capacitor. Therefore, T4 has the same function as the capacitor, so that the voltage difference between the gate of the first thin film transistor T1 and the discharge terminal 0 remains unchanged.
  • the thin film transistor T4 is different from the other thin film transistors described above, the T4 may be a depletion type or an enhancement type.
  • the ESD protection circuit of the embodiment of the invention solves the problem of leakage of the depletion TFT existing in the conventional ESD protection circuit during normal operation of the display device, and improves the reliability of the display device while reducing the power consumption.
  • an array substrate including: a plurality of gate lines GATE and data lines DATA; a plurality of the above ESD protection circuits; wherein each of the data lines DATA and one ESD
  • the discharge terminal 0 in the protection circuit is connected to discharge static electricity on the data line DATA.
  • each gate line GATE is coupled to a discharge terminal 0 (not shown) in an ESD protection circuit for discharging static electricity on the gate line.
  • each of the gate lines GATE and the data lines DATA are each connected to the discharge terminal 0 in an ESD protection circuit for discharging static electricity on the data lines and the gate lines.
  • the array substrate of the embodiment of the invention solves the problem of leakage of the depletion TFT existing in the conventional ESD protection circuit during normal operation of the display device, and improves the reliability of the display device while reducing the power consumption.
  • a display device comprising: the above array substrate.
  • the specific structure and working principle of the ESD protection circuit in this embodiment are the same as those in the foregoing embodiment, and will not be further described herein.
  • the display device of the embodiment of the invention solves the problem of leakage of the depletion TFT existing in the conventional ESD protection circuit during normal operation of the display device, and improves the reliability of the display device while reducing the reliability of the display device. Power consumption.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一种用于显示技术领域的静电放电保护电路、阵列基板和显示装置，能够在提高显示装置可靠性的同时降低功耗。该静电放电保护电路包括：第一薄膜晶体管（T1），其漏极连接于高电平输出端（VGH）；第二薄膜晶体管（Τ2），其源极连接于所述第一薄膜晶体管（T1）的源极作为放电端（O），其漏极连接于高电平输出端（VGH），其栅极连接于低电平输出端（VGL）；第三薄膜晶体管（Τ3），其源极和栅极连接于低电平能输出端（VGL），其漏极连接于第一薄膜晶体管（T1）的栅极；以及连接于所述第一薄膜晶体管（T1）的栅极与所述放电端（O）之间的电压差保持单元，其中所述电压差保持单元用于使所述第一薄膜晶体管（T1）的栅极与所述放电端（O）之间的电压差保持不变，所述放电端（O）用于连接栅线或数据线。

Description

静电放电保护电路、 阵列基板和显示装置 技术领域
本发明涉及显示技术领域， 尤其涉及一种静电放电保护电路、 阵列基板 和显示装置。 背景技术
在有源驱动显示 （ Active Matrix Display ) 中， 各行的栅线和各列的数据 线交叉构成了一个有源矩阵。 为了防止在工艺制作过程及使用过程中静电放 电造成对面板上器件的损害， 在每一根数据线上都要连接一个静电放电 (Electro-Static Discharge, ESD)保护电路， 用于释放累积的电荷， 避免过高的 电压脉冲对器件的损伤。
目前， 显示装置背板中薄膜晶体管 （Thin Film Transistor, TFT ) 的制造 工艺有多种， 如非晶硅（amorphous silicon, a-Si ) TFT、 低温多晶硅 ( Low Temperature Poly-silicon, LTPS ) TFT和氧化物（Oxide ) TFT等。 其中， 氧 化物 TFT具有迁移率高、均匀性好、成本低的特点，适合大尺寸面板的制造， 但是， 由于氧化物 TFT工艺自身的限制， 氧化物 TFT通常为耗尽型， 即 TFT 的栅源电压 Vgs为零时， 其漏源仍然导通。 传统 ESD保护电路中的 TFT在 平时显示装置正常工作时并不起作用，只有在静电发生时才会起作用。但是， 如果 TFT是耗尽型的， ESD保护电路在平时显示装置正常工作时也会有漏源 电流产生。 例如， 如图 1 所示， 在平时显示装置正常工作时， 两个 TFT的 Vgs=0V, 根据耗尽型 TFT的传输特性， 两个 TFT的漏源会持续导通， 从而 形成高电平输出端 VGH到低电平输出端 VGL的直流通路,造成数据线 DATA 漏电， 这在增加功耗的同时会影响数据电压的输出。 发明内容
根据本发明的实施例， 提供一种静电放电保护电路、 阵列基板和显示装 置， 能够在提高显示装置可靠性的同时， 降低功耗。 为解决上述技术问题， 本发明的实施例釆用如下技术方案： 一种静电放电保护电路， 包括： 第一薄膜晶体管， 其漏极连接于高电平 输出端； 第二薄膜晶体管， 其源极连接于所述第一薄膜晶体管的源极作为放 电端， 其漏极连接于高电平输出端， 其栅极连接于低电平输出端； 第三薄膜 晶体管， 其源极和栅极连接于低电平输出端， 其漏极连接于所述第一薄膜晶 体管的栅极； 以及连接于所述第一薄膜晶体管的栅极与所述放电端之间的电 压差保持单元， 其中所述电压差保持单元用于使所述第一薄膜晶体管的栅极 与所述放电端之间的电压差保持不变， 所述放电端用于连接栅线或数据线。
在本发明的一个实施例中， 所述电压差保持单元是电容。
在本发明的另外一个实施例中，所述电压差保持单元是第四薄膜晶体管， 其源极连接于其漏极和所述第一薄膜晶体管的栅极， 其栅极连接于所述放电 端。
一种阵列基板， 包括： 多根栅线和数据线；
多个上述的静电放电保护电路；
其中，每根所述栅线和 /或数据线与一个所述静电放电保护电路中的放电 端连接。
一种显示装置， 包括： 上述的阵列基板。 当显示装置正常工作时， 高电 平输出端电压大于放电端电压， 放电端电压大于低电平输出端电压， 此时， 由于第三薄膜晶体管的栅极和源极都连接于低电平输出端， 因此第三薄膜晶 体管导通， 使得第一薄膜晶体管的栅极电压被释放至低电平输出端， 第一薄
第二薄膜晶体管也关断。 因此在显示装置正常工作时， 不影响显示装置正常 显示。本发明的实施例解决了在显示装置正常工作时传统 ESD保护电路中存 在的耗尽型 TFT漏电问题， 在提高显示装置可靠性的同时降低了功耗。
附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将简单 地介绍对本发明的实施例或现有技术进行描述的过程中需要使用的附图。 显 而易见地， 下面描述的附图仅仅是本发明的一些实施例， 对于本领域普通技 术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他 的附图。
图 1为现有技术的一种 ESD保护电路的示意图；
图 2为本发明的实施例的一种 ESD保护电路的示意图；
图 3为本发明的实施例的另一种 ESD保护电路的示意图；
图 4为本发明的实施例的一种阵列基板的示意图；
图 5为本发明的实施例的另一种阵列基板的示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明的实施例， 本领域普通技术人员在没有付出 创造性劳动的前提下所获得的所有其他实施例， 都属于本发明保护的范围。
如图 2所示， 根据本发明的实施例， 提供一种静电放电 ESD保护电路， 包括： 第一薄膜晶体管 T1 , 其漏极连接于高电平输出端， 高电平输出端用 VGH表示； 第二薄膜晶体管 T2, 其源极连接于第一薄膜晶体管 T1的源极作 为放电端 0,其漏极连接于高电平输出端 VGH,其栅极连接于低电平输出端， 低电平输出端用 VGL表示； 第三薄膜晶体管 T3 , 其源极和栅极连接于低电 平输出端 VGL, 其漏极连接于第一薄膜晶体管 T1的栅极； 以及连接于第一 薄膜晶体管 T1的栅极与放电端 0之间的电压差保持单元， 其中， 电压差保 放电端 0用于连接栅线或数据线。具体地，电压差保持单元可以为电容器 C。 其中， 放电端 0可以连接于数据线 DATA, 用于释放数据线上的静电。 上述 电路用于耗尽型 TFT制作的阵列基板， 即 ESD保护电路中的薄膜晶体管为 耗尽型。 以下以释放数据线上的静电为例，进一步说明上述 ESD保护电路的工作 原理。 当显示装置正常工作时， ESD保护电路不工作。 当静电放电发生时， ESD 保护电路提供静电释放通路。 具体地， 当显示装置正常工作时， Vgh>VDATA>Vgl, 其中， Vgh表示高电平输出端输出的高电平， VDATA为 数据线电压， Vgl表示低电平输出端输出的低电平。 例如， 数据线 DATA电 压 VDATA为 0 ~ 5V, 高电平 Vgh为 10 ~ 15V, 低电平 Vgl为 -10 ~ -15V。 此 时， 由于第三薄膜晶体管 T3的栅极和源极都连接于低电平输出端 VGL, 即 T3的栅源电压 Vgs=0V, 因此 T3导通， 使得 T1的栅极电压被释放至 VGL, 电容器 C上储存的电压差为 VDATA-Vgl, T1的栅源电压为 Vgs=Vgl- VDATA, 由于 Vg VDATA, 因此 T1关断， 同时 T2的栅源电压为 Vgs= Vgl- VDATA, 同理 T2也关断。 因此在显示装置正常工作时， T1和 Τ2都关断， 不影响显 示装置正常显示。 当静电放电发生时， 若与放电端 0连接的数据线 DATA上 累积正电荷释放， 则数据线电压 VDATA出现正高压脉冲， 正高压用 VHI表 示， VHI远大于 Vgh, 由于电容 C器的自举作用， 即 T1的栅极与数据线 DATA之间的电压差 VDATA-Vgl保持不变， 而数据线上的电压为 VHI, 使 T1的栅极电压升高到 VHI- ( VDATA-Vgl )„ 此时， 由于 T1连接于 VGH的 一端电压最小， 因此 T1的源极与漏极互换。 此时， T1连接于 VGH的一端 作为源极，连接于数据线 DATA的一端作为漏极， T1的栅极电压远大于源极 电压， 足以使 T1导通， 使得数据线 DATA上的正电荷从 T1释放到 VGH。 若数据线 DATA上累积负电荷释放， 则数据线 DATA出现负高压脉冲， 负高 压用 VLO表示， VLO远小于 Vgl, 此时 T2的栅源电压 Vgs=Vgl-VLO, 因 此 T2导通， 使得数据线上的负电荷从 T2释放。 需要说明的是，放电端 0也 可以连接于栅线， 用于释放栅线上的静电。 具体的工作过程和原理与上述实 施例类似， 在此不再赘述。
本发明实施例的 ESD保护电路解决了在显示装置正常工作时传统 ESD 保护电路中存在的耗尽型 TFT漏电问题， 在提高显示装置可靠性的同时， 降 低了功耗。
进一步地， 上述电压差保持单元可以为直接由金属层构成的电容器 C, 或者如图 3所示， 上述电压差保持单元可以为第四薄膜晶体管 T4, 其源极连 接于其漏极和第一薄膜晶体管 T1 的栅极， 其栅极连接于放电端 0。 由于第 四薄膜晶体管 T4的栅极与源漏之间具有绝缘层， 因此此时 T4可以作为电容 器使用， 其栅极和源漏为电容的两极。 因此 T4具有与电容器相同的作用， 使第一薄膜晶体管 T1的栅极与放电端 0之间的电压差保持不变。 具体的电 路结构和工作原理与上述实施例类似， 在此不再赘述。 需要说明的是， 由于 薄膜晶体管 T4与上述其他薄膜晶体管的作用不同， 因此 T4可以是耗尽型也 可以是增强型。
本发明实施例的 ESD保护电路解决了在显示装置正常工作时传统 ESD 保护电路中存在的耗尽型 TFT漏电问题， 在提高显示装置可靠性的同时， 降 低了功耗。
如图 4所示， 根据本发明的实施例， 还提供一种阵列基板， 包括： 多根 栅线 GATE和数据线 DATA; 多个上述的 ESD保护电路； 其中， 每根数据线 DATA与一个 ESD保护电路中的放电端 0连接， 用于释放数据线 DATA上 的静电。 可替换地， 每根栅线 GATE与一个 ESD保护电路中的放电端 0连 接（图中未示出）， 用于释放栅线上的静电。 可选择地， 如图 5所示， 每根栅 线 GATE和数据线 DATA都各自与一个 ESD保护电路中的放电端 0连接， 用于释放数据线和栅线上的静电。
本实施例中 ESD保护电路的具体结构和工作原理与上述实施例相同，在 此不再赘述。
本发明实施例的阵列基板解决了在显示装置正常工作时传统 ESD保护 电路中存在的耗尽型 TFT漏电问题，在提高显示装置可靠性的同时降低了功 耗。
根据本发明的实施例， 还提供一种显示装置， 包括： 上述的阵列基板。 本实施例中 ESD保护电路的具体结构和工作原理与上述实施例相同 ,在此不 再赘述。
本发明实施例的显示装置解决了在显示装置正常工作时传统 ESD保护 电路中存在的耗尽型 TFT漏电问题， 在提高显示装置可靠性的同时， 降低了 功耗。
以上所述仅为本发明的具体实施方式，本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明披露的技术范围内， 可轻而易举地 想到各种变型或替换， 这些变型或替换都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种静电放电保护电路， 包括：
第一薄膜晶体管， 其漏极连接于高电平输出端；
第二薄膜晶体管，其源极连接于所述第一薄膜晶体管的源极作为放电端， 其漏极连接于高电平输出端， 其栅极连接于低电平输出端；
第三薄膜晶体管， 其源极和栅极连接于低电平输出端， 其漏极连接于所 述第一薄膜晶体管的栅极； 以及
元， 其中， 所述电压差保持单元用于使所述第一薄膜晶体管的栅极与所述放 电端之间的电压差保持不变， 所述放电端用于连接栅线或数据线。
2、根据权利要求 1所述的静电放电保护电路， 其中， 所述电压差保持单 元为电容器。
3、根据权利要求 1所述的静电放电保护电路， 其中， 所述电压差保持单 元为第四薄膜晶体管， 其源极连接于其漏极和所述第一薄膜晶体管的栅极， 其栅极连接于所述放电端。
4、 一种阵列基板， 包括：
多根栅线和数据线； 以及
多个如权利要求 1至 3中任意一项所述的静电放电保护电路，
其中，每根所述栅线和 /或数据线与一个所述静电放电保护电路中的放电 端连接。
5、 一种显示装置， 包括： 如权利要求 4所述的阵列基板。
PCT/CN2012/084979 2012-06-21 2012-11-21 静电放电保护电路、阵列基板和显示装置 WO2013189152A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/995,134 US9099859B2 (en) 2012-06-21 2012-11-21 Electro-static discharge protection circuit, array substrate and display apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201210212575.0A CN103515941B (zh) 2012-06-21 2012-06-21 静电放电保护电路、阵列基板和显示装置
CN201210212575.0 2012-06-21

Publications (1)

Publication Number Publication Date
WO2013189152A1 true WO2013189152A1 (zh) 2013-12-27

Family

ID=49768067

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2012/084979 WO2013189152A1 (zh) 2012-06-21 2012-11-21 静电放电保护电路、阵列基板和显示装置

Country Status (3)

Country Link
US (1) US9099859B2 (zh)
CN (1) CN103515941B (zh)
WO (1) WO2013189152A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104113053B (zh) * 2014-04-21 2017-05-24 京东方科技集团股份有限公司 静电放电保护电路、显示基板和显示装置
CN103995407B (zh) * 2014-05-08 2016-08-24 京东方科技集团股份有限公司 阵列基板和显示面板
CN105280632B (zh) * 2015-09-18 2018-06-05 京东方科技集团股份有限公司 一种静电防护电路及显示装置
CN105813365B (zh) * 2016-05-23 2018-01-02 京东方科技集团股份有限公司 一种静电保护电路、显示面板及显示装置
CN106909010B (zh) * 2017-05-10 2020-03-10 京东方科技集团股份有限公司 一种静电防止电路、阵列基板及显示装置
CN106997132B (zh) * 2017-05-27 2019-03-15 京东方科技集团股份有限公司 一种显示基板及显示装置
CN107402464B (zh) * 2017-07-21 2019-12-24 惠科股份有限公司 一种静电放电电路和显示面板
CN107611952B (zh) * 2017-09-14 2019-04-05 惠科股份有限公司 静电放电防护电路及其应用的显示装置
CN110676254B (zh) * 2019-11-08 2022-04-12 福州京东方光电科技有限公司 静电保护电路、阵列基板、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001098A1 (en) * 2004-07-01 2006-01-05 Toppoly Optoelectronics Corp. Electrostatic discharge protection device
CN1766722A (zh) * 2004-10-28 2006-05-03 中华映管股份有限公司 薄膜晶体管阵列基板、液晶显示面板及其静电防护方法
CN1848435A (zh) * 2005-04-12 2006-10-18 恩益禧电子股份有限公司 具有更高可靠性的熔丝微调电路
CN1885541A (zh) * 2005-06-20 2006-12-27 昂宝电子（上海）有限公司 对多种电压下的信号的静电放电保护系统与方法
CN101089685A (zh) * 2006-06-15 2007-12-19 Lg.菲利浦Lcd株式会社 用于液晶显示器件的阵列基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3290772B2 (ja) * 1993-08-18 2002-06-10 株式会社東芝 表示装置
TW589600B (en) * 2002-07-25 2004-06-01 Au Optronics Corp Driving circuit of display able to prevent electrostatic charge
US20060119998A1 (en) * 2004-05-07 2006-06-08 Sheng-Chieh Yang Electrostatic discharge protection circuit, display panel, and electronic system utilizing the same
US7019796B2 (en) * 2004-06-29 2006-03-28 Wintek Corporation Thin film transistor electrostatic discharge protective circuit
KR100563067B1 (ko) * 2004-06-30 2006-03-24 삼성에스디아이 주식회사 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치
JP4216270B2 (ja) * 2004-06-30 2009-01-28 三星エスディアイ株式会社 電子装置、薄膜トランジスタ構造体及びそれを備える平板ディスプレイ装置
TWI271847B (en) * 2004-12-08 2007-01-21 Au Optronics Corp Electrostatic discharge protection circuit and method of electrostatic discharge protection
CN100383852C (zh) * 2004-12-14 2008-04-23 友达光电股份有限公司 静电放电保护电路及其静电放电保护方法
WO2011065209A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001098A1 (en) * 2004-07-01 2006-01-05 Toppoly Optoelectronics Corp. Electrostatic discharge protection device
CN1766722A (zh) * 2004-10-28 2006-05-03 中华映管股份有限公司 薄膜晶体管阵列基板、液晶显示面板及其静电防护方法
CN1848435A (zh) * 2005-04-12 2006-10-18 恩益禧电子股份有限公司 具有更高可靠性的熔丝微调电路
CN1885541A (zh) * 2005-06-20 2006-12-27 昂宝电子（上海）有限公司 对多种电压下的信号的静电放电保护系统与方法
CN101089685A (zh) * 2006-06-15 2007-12-19 Lg.菲利浦Lcd株式会社 用于液晶显示器件的阵列基板

Also Published As

Publication number Publication date
US20140192444A1 (en) 2014-07-10
CN103515941B (zh) 2015-12-02
CN103515941A (zh) 2014-01-15
US9099859B2 (en) 2015-08-04

Similar Documents

Publication Publication Date Title
WO2013189152A1 (zh) 静电放电保护电路、阵列基板和显示装置
US10121406B2 (en) Shift register using oxide transistor and display device using the same
US9627089B2 (en) Shift register, gate driving circuit, and display device
US9729143B2 (en) GOA circuit based on LTPS semiconductor TFT
JP2020500333A (ja) Ｉｇｚｏ薄膜トランジスタのｇｏａ回路及び表示装置
US9390674B2 (en) GOA circuit based on LTPS semiconductor TFT
CN103226931B (zh) 像素电路和有机发光显示器
US9601073B2 (en) Shift register
CN105280141B (zh) 一种oled显示像素电路及驱动方法
US9601050B2 (en) External compensation sensing circuit and sensing method thereof, display device
TWI556222B (zh) 移位暫存器
WO2015018141A1 (zh) 移位寄存器单元及其驱动方法、移位寄存器与显示装置
TWI421827B (zh) 移位暫存器
WO2013104218A1 (zh) 静电放电保护电路及包括该保护电路的显示装置
WO2015180278A1 (zh) 像素电路及其驱动方法、显示装置
CN109087609A (zh) 像素电路及其驱动方法、显示基板、显示装置
WO2015085702A1 (zh) 像素电路及其驱动方法、显示装置
WO2013104222A1 (zh) 静电释放保护电路及其工作方法
WO2015096364A1 (zh) 基于amoled的触控显示驱动方法
GB2544929A (en) Low-temperature polycrystalline silicon semiconductor thin-film transistor-based GOA circuit
WO2013104227A1 (zh) 一种静电释放保护电路及包括该电路的显示装置
Wu et al. A highly stable biside gate driver integrated by IZO TFTs
WO2018040389A1 (zh) 一种栅极驱动电路
WO2018214434A1 (zh) 保护电路、阵列基板以及显示面板
US20160351140A1 (en) Goa circuit based on ltps semiconductor tft

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13995134

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12879438

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 18-06-2015)

122 Ep: pct application non-entry in european phase

Ref document number: 12879438

Country of ref document: EP

Kind code of ref document: A1