WO2015180278A1 - 像素电路及其驱动方法、显示装置 - Google Patents

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WO2015180278A1
WO2015180278A1 PCT/CN2014/085543 CN2014085543W WO2015180278A1 WO 2015180278 A1 WO2015180278 A1 WO 2015180278A1 CN 2014085543 W CN2014085543 W CN 2014085543W WO 2015180278 A1 WO2015180278 A1 WO 2015180278A1
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马占洁
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京东方科技集团股份有限公司
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    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Definitions

  • each OLED includes a plurality of Thin Film Transistors (TFT) switching circuits, which result in TFT switches fabricated on large-area glass substrates due to limitations in production processes and fabrication levels. Circuits often exhibit non-uniformities in electrical parameters such as threshold voltage, mobility, etc., so that the current flowing through the AMOLED will not only change with the on-voltage stress generated by the long-time conduction of the TFT, but also It varies with the threshold voltage drift of the TFT. As a result, the brightness uniformity and brightness constancy of the display will be affected.
  • TFT Thin Film Transistors
  • the gate of the fourth transistor is connected to the gate line, the first pole is connected to the second pole of the third transistor, and the second pole is connected to the gate of the third transistor;
  • a gate of the seventh transistor is connected to a control line of the light emitting device, and a first pole is connected to the first voltage
  • FIG. 1 is a schematic structural diagram of a pixel circuit according to an embodiment of the present invention.
  • FIG. 2 is a timing chart of operation of a pixel circuit according to an embodiment of the present invention.
  • FIG. 1 is a schematic structural diagram of a pixel circuit according to an embodiment of the present invention. As shown in FIG. 1, the pixel circuit includes:
  • the gate of the first transistor M1 is connected to the control line Em of the light-emitting device D, the first electrode is connected to the first voltage Vdd, and the second electrode is connected to the first electrode of the third transistor M3.
  • the gate of the second transistor M2 is connected to the control line Em of the light-emitting device D, the first electrode is connected to the second electrode of the third transistor M3, and the second electrode is connected to the anode of the light-emitting device D.
  • the control line Em of the above-mentioned light emitting device D is used for inputting an on signal, and the light emitting device D is controlled to emit light by the on signal.
  • the gate of the fifth transistor M5 is connected to the gate line Gate, the first pole is connected to the second pole of the seventh transistor M7, and the second pole is connected to the data line Data.
  • the gate of the seventh transistor M7 is connected to the control line Em of the light-emitting device D, and the first electrode is connected to the first voltage Vdd.
  • the other end of the storage capacitor CST is connected to the second pole of the seventh transistor M7.
  • the cathode of the light emitting device D is connected to the second voltage Vss.
  • the first voltage Vdd may be a high voltage
  • the second voltage Vss may be a low voltage or a ground voltage
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 are all N-type transistors; or
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 are all N-type transistors; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are P-type transistors; or
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 are all P-type transistors; or, the first transistor M1, the second transistor M2 and the seventh transistor M7 are both P-type transistors; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are N-type transistors.
  • the external control signals of the pixel circuits are also different.
  • the first transistor M1, the second transistor M2, the third transistor M3, and the fourth transistor are as follows
  • the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 are P-type enhanced TFTs as an example, and the working process of the pixel circuit provided by the embodiment of the present invention is described in detail.
  • Fig. 2 is a timing chart of each signal line during the operation of the pixel circuit shown in Fig. 1. As shown in Fig. 2, the writing phase and the lighting phase are indicated by P1 and P2, respectively, in the figure.
  • FIG. 3 is an equivalent circuit diagram of the pixel circuit shown in FIG. 1 in the writing phase P1.
  • the actual power-on line and the device are indicated by solid lines, and the unpowered unit is indicated by a broken line.
  • the following equivalent circuit diagrams are the same as the figure.
  • the data voltage (Vdata) input from the data line Data and the voltage input from the gate line Gate are at a low level, and the control line Em of the light-emitting device D is input at a high level.
  • the fifth transistor M5, the sixth transistor M6, and the fourth transistor M4 are turned on, and the first transistor M1, the second transistor M2, and the seventh transistor M7 are turned off.
  • the gate of the third transistor M3 is connected to the second pole such that the third transistor M3 forms two Tube connection characteristics.
  • the initial voltage V_initial passes through the third transistor M3
  • the voltage of the node b connected to the gate of the third transistor M3 and one end of the storage capacitor CST can be raised to V initial+Vth, where Vth is the first The threshold voltage of the three-transistor M3.
  • the initial voltage V_initial When the initial voltage V_initial is very low, or at zero voltage (for example, when the minimum data voltage (Vdata) and the threshold voltage Vth of the third transistor M3 are greater than zero voltage, the initial voltage V_initial can be set to zero.
  • the voltage, in order to reset the node voltage), the voltage actually written to node b is Vth.
  • the potential written to the gate of the third transistor M3 ie, the driving transistor of the pixel circuit
  • the output data of the IC can be reduced.
  • the difference from the data written in the pixel circuit makes the writing process easier and more accurate.
  • the data line Data inputs a data voltage (Vdata) to the node a of the other end of the storage capacitor CST to which the second pole of the seventh transistor M7 and the first pole of the fifth transistor M5 are connected.
  • Vdata data voltage
  • the potentials across the storage capacitor CST are, respectively, the node a potential Vdata and the node b potential V_initial + Vth. Therefore, the potential difference across the storage capacitor CST is Vdata- (V initial + Vth ).
  • FIG. 4 is an equivalent circuit diagram of the pixel circuit shown in FIG. 1 in the light-emitting phase P2.
  • the data voltage (Vdata) of the data line Data input and the voltage input to the gate line Gate are at a high level; the control line Em of the light-emitting device D is input to a low level.
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 are turned on.
  • the seventh transistor M7 is turned on, the potential of the node a is Vdd.
  • the potential of the node b is Vdd-[Vdata-(V_intial+Vth)].
  • the current flowing through the third transistor M3 drives the OLED to emit light. Since the third transistor M3 is in the saturation region. Therefore, according to the current characteristics of the saturation region TFT, the current flowing through the third transistor M3 can be obtained as follows:
  • K is the current constant associated with the third transistor M3;
  • Vgs is the voltage of the gate of the third transistor M3 with respect to the source stage, that is, the voltage of the node b relative to the node c at this time, and
  • Vth is the width of the third transistor M3 Value voltage.
  • the Vth between different pixel units is not the same, and the Vth in the same pixel may drift over time, which will cause display brightness difference, due to this The difference is related to the previously displayed image, and therefore often appears as an afterimage phenomenon.
  • the current Ids flowing through the third transistor M3 is independent of the first voltage Vdd and the threshold voltage Vth of the third transistor M3. Further, when the initial voltage V - initial is zero voltage, the above current Ids is only related to the data voltage Vdata output from the data line Data. Moreover, since the initial voltage V_initial does not constitute a cross-connect loop, the inconsistency or drift of the threshold voltage Vth of the third transistor M3 and the initial voltage V_initial voltage drop (I Drop ) can be prevented from flowing through the light emitting device. The effect of the current significantly improves the uniformity of the display brightness of the display device and avoids the occurrence of image sticking.
  • the transistors are all described by taking a P-type enhancement type TFT as an example.
  • a P-type depletion TFT can be used in the same manner, in that, for the enhanced TFT, the threshold voltage Vth is a positive value, and for the depletion type TFT, the threshold voltage Vth is a negative value.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 may each employ an N-type transistor.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timing of the data line Data, the gate line Gate, and the control line Em of the light-emitting device D and the corresponding signal timing shown in FIG. The opposite (ie, the phase difference between the two is 180 degrees).
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 each use an N-type transistor; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 employ a P-type transistor.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timing of the control line Em of the light-emitting device D is opposite to the corresponding signal timing shown in FIG. 2 (ie, the phase difference between the two) It is 180 degrees).
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 each employ a P-type transistor; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are N-type transistors.
  • the timing of the external signal driving the pixel circuit of such a structure should also be adjusted accordingly, wherein the timing of the data line Data and the gate line Gate is opposite to the corresponding signal timing shown in FIG. 2 (ie, the phase difference between the two) It is 180 degrees).
  • the embodiment of the invention further provides a display device comprising any of the pixel circuits as described above.
  • the display device may include a plurality of pixel unit arrays, each of which includes any one of the pixel circuits as described above.
  • the same advantages as the pixel circuit provided by the foregoing embodiments of the present invention are provided. Since the pixel circuit has been described in detail in the foregoing embodiments, details are not described herein again.
  • the display device provided by the embodiment of the present invention may be a display device with a current-driven light-emitting device including an LED display or an OLED display.
  • the display device provided by the embodiment of the invention includes a pixel circuit, and the switching voltage and the charge and discharge control of the circuit through the plurality of transistors and the storage capacitor can reduce the write voltage of the third transistor in the diode connection mode.
  • the current flowing through the third transistor can be made independent of the threshold voltage and the first voltage of the third transistor, and since the initial voltage does not constitute a cross-talk loop, the inconsistency of the threshold voltage of the third transistor can be avoided or The effect of drift and initial voltage resistance drop on the current flowing through the illuminating device significantly improves the uniformity of display brightness of the display device.
  • FIG. 5 is a schematic flowchart diagram of a method for driving a pixel circuit according to an embodiment of the present invention.
  • the pixel circuit driving method can be applied to the pixel circuit provided in the foregoing embodiment. As shown in FIG. 5, the method includes the following steps:
  • Embodiments of the present invention provide a pixel circuit driving method, which can reduce switching voltage of a third transistor in a diode connection mode by switching and charging and discharging the circuit through a plurality of transistors and a storage capacitor.
  • the current flowing through the third transistor can be made independent of the threshold voltage and the first voltage of the third transistor, and since the initial voltage does not constitute a cross-talk loop, the inconsistency of the threshold voltage of the third transistor can be avoided or The effect of drift and initial voltage resistance drop on the current flowing through the illuminating device significantly improves the uniformity of display brightness of the display device.
  • the light emitting device in the embodiment of the present invention may be a plurality of known current driving light emitting devices including LEDs or OLEDs.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 are all N-type transistors; or
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 are all N-type transistors; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are P-type Transistor; or,
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, the sixth transistor M6, and the seventh transistor M7 are all P-type transistors; or, the first transistor M1, the second transistor M2 and the seventh transistor M7 are both P-type transistors; the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are N-type transistors.
  • the external control signals of the pixel circuits are also different.
  • the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 are taken as an example.
  • the seventh transistor M7 may be a P-type enhancement thin film transistor (TFT) or a P-type depletion TFT.
  • the control signal can be as shown in Figure 2, including:
  • Light-emitting phase P2 data line Data input data voltage (Vdata) and gate line Gate input voltage are high level; Light-emitting device D control line Em input low level.
  • step S101 corresponds to writing In the phase P1
  • the equivalent circuit diagram of this phase is shown in Fig. 3.
  • the actual power-on line and the device are indicated by solid lines, and the unpowered unit is indicated by a broken line.
  • the following equivalent circuit diagrams are the same as the modified diagram.
  • the data voltage (Vdata) input from the data line Data and the voltage input from the gate line Gate are at a low level, and the control line Em of the light-emitting device D is input at a high level.
  • Vdata data voltage
  • Em of the light-emitting device D is input at a high level.
  • the fifth transistor M5, the sixth transistor M6, and the fourth transistor M4 are turned on, and the first transistor M1, the second transistor M2, and the seventh transistor M7 are turned off.
  • the initial voltage V_initial is input to the node c, and at the same time, since the fourth transistor M4 is turned on, the gate of the third transistor M3 and the second pole are connected, so that the third transistor M3 is formed. Diode connection characteristics.
  • Vth is the threshold voltage of the third transistor M3.
  • V_initial When V_initial is very low, or when it is zero voltage (for example, when the minimum data voltage (Vdata) and the threshold voltage Vth of the third transistor M3 are greater than zero voltage, the initial voltage V_initial can be set to zero voltage, The function of resetting the node voltage), the voltage actually written to node b is Vth.
  • the potential written to the gate of the third transistor M3 in the writing phase P1, the potential written to the gate of the third transistor M3 can be lowered, and the output data of the IC and the data written in the pixel circuit can be reduced. The difference between the two. This makes the writing process easier and more accurate.
  • the data line Data inputs the data voltage (Vdata) to the other end node a of the storage capacitor CST.
  • the potentials across the storage capacitor CST are respectively, the node a potential Vdata; the node b potential V - initial + Vth. Therefore, the potential difference across the storage capacitor CST is Vdata- (V initial+Vth ).
  • step S102 corresponds to the lighting phase P2, and the equivalent circuit diagram of the phase is shown in FIG. 4.
  • the data voltage (Vdata) input by the data line Data and the voltage input by the gate line Gate are at a high level;
  • the control line Em of device D is input low.
  • the first transistor M1, the second transistor M2, and the seventh transistor M7 are turned on.
  • the potential of the node a is Vdd.
  • the potential of the node b is Vdd-[Vdata-(V_intial+Vth)].
  • the current flowing through the third transistor M3 drives the OLED to emit light. Since the third transistor M3 is in the saturation region. Therefore, according to the current characteristics of the saturation region TFT, the current flowing through the third transistor M3 can be obtained as follows:
  • K is the current constant associated with the third transistor M3;
  • Vgs is the voltage of the gate of the third transistor M3 with respect to the source stage, that is, the voltage of the node b relative to the node c at this time, and
  • Vth is the width of the third transistor M3 Value voltage.
  • the Vth between different pixel units is not the same, and the Vth in the same pixel may drift over time, which will cause a difference in display brightness. Since this difference is related to the previously displayed image, it is often presented as a residual. Shadow phenomenon.
  • the current Ids flowing through the third transistor M3 is independent of the first voltage Vdd and the threshold voltage Vth of the third transistor M3. Further, when the initial voltage V_initial is zero voltage, the above current Ids is only related to the data voltage Vdata output from the data line Data. And, due to the initial voltage V-initial does not constitute a cross-loop, so that the inconsistency or drift of the threshold voltage Vth of the third transistor M3 and the initial voltage V-initial voltage drop (I Drop ) against the current flowing through the light-emitting device can be avoided. The effect is to significantly improve the uniformity of the display brightness of the display device and avoid the occurrence of image sticking.

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Abstract

一种像素电路及其驱动方法、显示装置。该像素电路包括：第一晶体管（M1）、第二晶体管（M2）、第三晶体管（M3）、第四晶体管（M4）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、存储电容（CST）以及发光器件（D）。其解决了集成电路输出的数据与实际像素电路中写入的数据之间存在较大差异，以及由于第三晶体管（M3）阈值电压（Vth）的不一致或漂移以及初始电压（V_initial）电阻压降对流过发光器件（D）的电流所造成的影响的问题。

Description

像素电路及其驱动方法、 显示装置 技术领域
本公开涉及一种像素电路及其驱动方法、 显示装置。 背景技术
随着显示技术的急速进步， 作为显示装置核心的半导体元件技术也随之 得到了飞跃性的进步。 对于现有的显示装置而言， 有机发光二极管（Organic Light Emitting Diode， 简称 OLED )作为一种电流型发光器件， 因其所具有 的自发光、 快速响应、 宽视角和可制作在柔性衬底上等特点而越来越多地被 应用于高性能显示领域当中。 OLED按驱动方式可分为无源矩阵驱动有机发 光二极管 （Passive Matrix Driving OLED, 简称 PMOLED)和有源矩阵驱动有 机发光二极管 （Active Matrix Driving OLED, 简称 AMOLED ) 两种， 由于 AMOLED显示器具有低制造成本、 高应答速度、 省电、 可用于便携式设备 的直流驱动、 工作温度范围大等等优点而可望成为取代液晶显示器 （liquid crystal display, 简称 LCD ) 的下一代新型平面显示器。
在现有的 AMOLED显示面板中， 每个 OLED 均包括多个薄膜晶体管 (Thin Film Transistor, 简称 TFT)开关电路， 由于生产工艺和制作水平等的限 制， 导致在大面积玻璃基板上制作的 TFT开关电路常常在诸如阔值电压、 迁 移率等电学参数上出现非均匀性， 从而使得流经 AMOLED的电流不仅会随 着 TFT长时间导通所产生的导通电压应力的变化而改变，而且还会随着 TFT 的阔值电压漂移而有所不同。 如此一来， 将会影响到显示器的亮度均匀性与 亮度恒定性。
为了解决上述问题， 据发明人已知， 一般会釆用 AMOLED像素补偿电 路， 以对 TFT的阔值电压进行补偿。 然而， 在补偿阶段， 会向驱动晶体管的 栅极写入数据电压与阔值电压的和（即 Vdata+Vth )或者电源电压与阔值电 压的和（Vdd+ Vth )。 这样一来， 由于驱动晶体管此时处于二极管连接状态， 其内阻很大， 因此， 栅极电位越大， 写入过程就越緩慢， 且在有限的充电时 间内， 很难准确写入电位 Vdata+Vth 或者 Vdd+ Vth , 造成从集成电路 ( integrated circuit, 简称 IC )输出的数据与实际像素电路中写入的数据之间 存在较大差异， 从而降低了显示装置的显示效果和质量。 发明内容
本发明的至少一个实施例提供一种像素电路及其驱动方法、 显示装置， 降低集成电路的输出数据与像素电路中写入的数据之间的差异。
根据本发明的至少一个实施例的一方面， 提供一种像素电路， 包括： 第 一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶体管、 第六晶体 管、 第七晶体管、 存储电容以及发光器件；
所述第一晶体管的栅极连接所述发光器件的控制线， 第一极连接第一电 压， 第二极与所述第三晶体管的第一极相连接；
所述第二晶体管的栅极连接所述发光器件的控制线， 第一极连接所述第 三晶体管的第二极， 第二极与所述发光器件的阳极相连接；
所述第三晶体管的栅极连接所述存储电容的一端；
所述第四晶体管的栅极连接栅线，第一极连接所述第三晶体管的第二极， 第二极与所述第三晶体管的栅极相连接；
所述第五晶体管的栅极连接所述栅线， 第一极连接所述第七晶体管的第 二极， 第二极与所述数据线相连接；
所述第六晶体管的栅极连接所述栅线， 第一极连接初始电压， 第二极与 所述第三晶体管的第一极相连接；
所述第七晶体管的栅极连接所述发光器件的控制线， 第一极连接所述第 一电压；
所述存储电容的另一端连接所述第七晶体管的第二极；
所述发光器件的阴极连接第二电压。
根据本发明的至少一个实施例的另一方面， 提供一种显示装置， 包括如 上所述的像素电路。
根据本发明的至少一个实施例的又一方面， 提供一种应用于上述像素电 路的像素电路驱动方法， 包括： 导通第四晶体管、 第五晶体管、 第六晶体管， 第三晶体管形成二极管连接特性， 存储电容两端的电位分别为数据线提供的 数据电压， 以及初始电压及所述第三晶体管的阔值电压的和； 关闭所述第四晶体管、 所述第五晶体管和所述第六晶体管。 导通第一晶 体管、 第二晶体管和第七晶体管； 流过所述第一晶体管、 所述第三晶体管及 所述第二晶体管的电流驱动发光器件发光。
本发明的至少一个实施例提供一种像素电路及其驱动方法、 显示装置， 通过多个晶体管以及存储电容对电路进行开关和充放电控制， 可以降低二极 管连接方式下第三晶体管的写入电压。 另一方面， 可以使得流过第三晶体管 的电流与该第三晶体管的阔值电压及第一电压无关， 并且由于初始电压不构 成串通回路， 因此可以避免由于第三晶体管阔值电压的不一致或漂移以及初 始电压电阻压降对流过发光器件的电流所造成的影响， 显著改善了显示装置 显示亮度的均匀性。 附图说明
图 1为本发明实施例提供的一种像素电路的结构示意图；
图 2为本发明实施例提供的一种像素电路的工作时序图；
图 3为图 1所示像素电路在写入阶段的等效电路示意图；
图 4为图 1所示像素电路在发光阶段的等效电路示意图；
图 5为本发明实施例提供的一种像素电路驱动方法的流程示意图。 具体实施方式
下面将结合附图对本发明实施例中的技术方案进行清楚、 完整的描述， 显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下 所获得的所有其他实施例， 都属于本发明保护的范围。
图 1为本发明实施例提供的一种像素电路的结构示意图。 如图 1所示， 该像素电路包括：
第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6、 第七晶体管 M7、 存储电容 CST以及发光 器件 D。
第一晶体管 Ml的栅极连接发光器件 D的控制线 Em， 第一极连接第一 电压 Vdd， 第二极与第三晶体管 M3的第一极相连接。 第二晶体管 M2的栅极连接发光器件 D的控制线 Em， 第一极连接第三 晶体管 M3的第二极， 第二极与发光器件 D的阳极相连接。 需要说明的是， 本发明实施例中， 上述发光器件 D的控制线 Em用于输入开启信号， 并通过 该开启信号控制发光器件 D进行发光。
第三晶体管 M3的栅极连接存储电容 CST的一端。
第四晶体管 M4的栅极连接栅线 Gate, 第一极连接第三晶体管 M3的第 二极， 第二极与第三晶体管 M3的栅极相连接。
第五晶体管 M5的栅极连接栅线 Gate, 第一极连接第七晶体管 M7的第 二极， 第二极与数据线 Data相连接。
第六晶体管 M6的栅极连接栅线 Gate, 第一极连接初始电压 V— initial, 第二极与第三晶体管 M3的第一极相连接。
第七晶体管 M7的栅极连接发光器件 D的控制线 Em， 第一极连接第一 电压 Vdd。
存储电容 CST的另一端连接第七晶体管 M7的第二极。
发光器件 D的阴极连接第二电压 Vss。
需要说明的是，本发明实施例中的发光器件 D可以是已知的包括发光二 极管 （Light Emitting Diode, 简称 LED )或有机发光二极管 （Organic Light Emitting Diode， 简称 OLED )在内的多种电流驱动发光器件。 在本发明实施 例中， 以 OLED为例进行说明。
本发明实施例提供的像素电路， 通过多个晶体管以及存储电容对电路进 行开关和充放电控制， 可以降低二极管连接方式下第三晶体管的写入电压。 另一方面， 可以使得流过第三晶体管的电流与该第三晶体管的阔值电压及第 一电压无关， 并且由于初始电压不构成串通回路， 因此可以避免由于第三晶 体管阔值电压的不一致或漂移以及初始电压电阻压降对流过发光器件的电流 所造成的影响， 显著改善了显示装置显示亮度的均匀性。
需要说明的是， 在本发明实施例中， 第一电压 Vdd可以是高电压， 第二 电压 Vss可以是低电压或接地端电压。
其中， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7均为 N型晶体管； 或者， 第一晶体管 Ml、 第二晶体管 M2和第七晶体管 M7均为 N型晶体管； 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6为P型 晶体管； 或者，
第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7均为 P型晶体管； 或者， 第一晶体管 Ml、第二晶体管 M2和第七晶体管 M7均为 P型晶体管； 第 三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6为 N型晶 体管。 当釆用不同类型的晶体管时， 像素电路的外部控制信号也各不相同。
例如， 以 P型晶体管为例， 在本发明实施例所提供的像素电路中， 第一 晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体 管 M5、 第六晶体管 M6和第七晶体管 M7可以均为 P型增强型薄膜晶体管 ( Thin Film Transistor, 简称 TFT )或 P型耗尽型 TFT。 其中， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7的第一极均为源级， 第二极均为漏级。
以下以第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管
M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7为 P型增强型 TFT 为例， 对本发明实施例提供的像素电路的工作过程进行详细说明。
图 1所示的像素电路工作时， 其工作过程具体可以分为两个阶段， 分别 为： 写入阶段和发光阶段。 图 2是图 1所示像素电路工作过程中各信号线的 时序图。 如图 2所示， 在图中分别用 P1和 P2相应地表示写入阶段和发光阶 段。
图 3为图 1所示像素电路在写入阶段 P1的等效电路示意图。 如图 3所 示， 其中， 实际通电线路和器件釆用实线表示， 未通电单元釆用虚线表示， 以下各等效电路图与该图表示方式相同。 在写入阶段 Pl， 数据线 Data输入 的数据电压 （Vdata )和栅线 Gate输入的电压为低电平， 发光器件 D的控制 线 Em输入高电平。 如图 3所示， 第五晶体管 M5、 第六晶体管 M6以及第四 晶体管 M4被导通，关闭第一晶体管 Ml、第二晶体管 M2和第七晶体管 M7。 第六晶体管 M6被导通后， 初始电压 V— initial输入至第六晶体管 M6的第二 极与第三晶体管 M3的第一极相连接的节点 c，同时由于第四晶体管 M4被导 通， 将第三晶体管 M3的栅极和第二极相连接， 使得第三晶体管 M3形成二 极管连接特性。 此时， 该初始电压 V— initial通过第三晶体管 M3后， 可以将 第三晶体管 M3的栅极与存储电容 CST的一端相连接的节点 b的电压升为 V initial+Vth,其中， Vth为第三晶体管 M3的阔值电压。当初始电压 V— initial 很低时， 或者为零电压时（例如， 当最小数据电压 （Vdata )和第三晶体管 M3的阔值电压 Vth大于零电压时， 可以将初始电压 V— initial设置为零电压， 以起到节点电压复位的作用） ， 实际写入节点 b的电压为 Vth。 这样一来， 釆用本发明实施例提供的像素电路， 在写入阶段 Pl， 可以降低写入第三晶体 管 M3 (即该像素电路的驱动晶体管 )栅极的电位， 同时降低了 IC的输出数 据与像素电路中写入的数据之间的差异，从而使得写入过程更加容易、精准。
此外， 当第五晶体管 M5导通后， 数据线 Data向第七晶体管 M7的第二 极与第五晶体管 M5的第一极相连接的存储电容 CST的另一端的节点 a输入 数据电压（Vdata ) 。 这时， 存储电容 CST两端的电位分别为， 节点 a电位 Vdata和节点 b电位 V— initial+Vth。因此，存储电容 CST两端的电位差为 Vdata- ( V initial+Vth ) 。
图 4为图 1所示像素电路在发光阶段 P2的等效电路示意图。 如图 4所 示， 在这个阶段， 数据线 Data输入的数据电压（Vdata )和栅线 Gate输入的 电压为高电平； 发光器件 D的控制线 Em输入低电平。 第一晶体管 Ml、 第 二晶体管 M2和第七晶体管 M7导通。 当第七晶体管 M7导通后， 节点 a的 电位为 Vdd， 根据存储电容 CST 的电荷保持原理， 节点 b 的电位为 Vdd- [Vdata- ( V_intial+Vth ) ]。 第一晶体管 Ml和第二晶体管 M2导通后， 节点 c 的电位为 Vdd。 这时， 流过第三晶体管 M3的电流驱动 OLED发光。 由于第 三晶体管 M3处于饱和区。 因此， 可以根据饱和区 TFT的电流特性， 得出流 经第三晶体管 M3的电流为：
Ids=l/2 K (Vgs -Vth)2
=1/2 χ Κ χ {Vdd- [Vdata- ( V_intial+Vth ) ]-Vdd -Vth}2
= 1/2 K (-Vdata+V— initial)2
其中， K为关联于第三晶体管 M3的电流常数； Vgs为第三晶体管 M3 的栅极相对于源级的电压， 即此时节点 b相对于节点 c的电压， Vth为第三 晶体管 M3的阔值电压。 通常， 不同像素单元之间的 Vth不尽相同， 且同一 像素中的 Vth还有可能随时间发生漂移， 这将造成显示亮度差异， 由于这种 差异与之前显示的图像有关， 因此常呈现为残影现象。
可以看出流经第三晶体管 M3的电流 Ids与第一电压 Vdd和第三晶体管 M3的阔值电压 Vth无关。 并且， 当初始电压 V— initial为零电压时， 上述电 流 Ids只与数据线 Data输出的数据电压 Vdata有关。 并且， 由于初始电压 V— initial没有构成串通回路， 这样一来， 可以避免由于第三晶体管 M3的阔 值电压 Vth的不一致或漂移以及初始电压 V— initial电阻压降（ I Drop )对流 过发光器件的电流所造成的影响， 显著改善了显示装置显示亮度的均匀性， 避免残影现象的产生。
需要说明的是，在上述实施例中， 晶体管均是以 P型增强型 TFT为例进 行的说明。 或者， 同样可以釆用 P型耗尽型 TFT， 其不同之处在于， 对于增 强型 TFT， 阔值电压 Vth为正值， 而对于耗尽型 TFT， 阔值电压 Vth为负值。
此外， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7均可以釆用 N型晶 体管。驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整， 其中， 数据线 Data、 栅线 Gate以及发光器件 D的控制线 Em的时序与图 2 中所示的相应的信号时序相反（即二者的相位差为 180度） 。
或者， 第一晶体管 Ml、 第二晶体管 M2和第七晶体管 M7均釆用 N型 晶体管； 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6釆用 P型晶体管。 驱动这样一种结构的像素电路的外部信号的时序也应 当做相应的调整， 其中， 发光器件 D的控制线 Em的时序与图 2中所示的相 应的信号时序相反（即二者的相位差为 180度） 。
或者，第一晶体管 Ml、第二晶体管 M2和第七晶体管 M7均釆用 P型晶 体管； 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6 釆用 N型晶体管。驱动这样一种结构的像素电路的外部信号的时序也应当做 相应的调整， 其中， 数据线 Data和栅线 Gate的时序与图 2中所示的相应的 信号时序相反（即二者的相位差为 180度） 。
本发明实施例还提供一种显示装置，包括如上所述的任意一种像素电路。 所述显示装置可以包括多个像素单元阵列， 每一个像素单元包括如上所述的 任意一个像素电路。 具有与本发明前述实施例提供的像素电路相同的有益效 果， 由于像素电路在前述实施例中已经进行了详细说明， 此处不再赘述。 具体的， 本发明实施例所提供的显示装置可以是包括 LED 显示器或 OLED显示器在内的具有电流驱动发光器件的显示装置。
本发明实施例提供的显示装置， 包括像素电路， 通过多个晶体管以及存 储电容对电路进行开关和充放电控制， 可以降低二极管连接方式下第三晶体 管的写入电压。 另一方面， 可以使得流过第三晶体管的电流与该第三晶体管 的阔值电压及第一电压无关， 并且由于初始电压不构成串通回路， 因此可以 避免由于第三晶体管阔值电压的不一致或漂移以及初始电压电阻压降对流过 发光器件的电流所造成的影响， 显著改善了显示装置显示亮度的均匀性。
图 5为本发明实施例提供的一种像素电路驱动方法的流程示意图。 该像 素电路驱动方法可以应用于前述实施例中所提供的像素电路， 如图 5所示， 该方法包括以下步骤：
S101: 导通第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6， 第三晶 体管 M3形成二极管连接特性， 存储电容 CST 两端的电位分别为数据电压 Vdata, 以及初始电压 V— initial及第三晶体管 M3的阔值电压 Vth的和。
S102: 关闭第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6， 导通第 一晶体管 Ml、 第二晶体管 M2和第七晶体管 M7; 流过第一晶体管 Ml、 第 三晶体管 M3及第二晶体管 M2的电流驱动发光器件 D发光。
本发明实施例提供一种像素电路驱动方法， 通过多个晶体管以及存储电 容对电路进行开关和充放电控制， 可以降低二极管连接方式下第三晶体管的 写入电压。 另一方面， 可以使得流过第三晶体管的电流与该第三晶体管的阔 值电压及第一电压无关， 并且由于初始电压不构成串通回路， 因此可以避免 由于第三晶体管阔值电压的不一致或漂移以及初始电压电阻压降对流过发光 器件的电流所造成的影响， 显著改善了显示装置显示亮度的均匀性。
需要说明的是， 本发明实施例中的发光器件可以是已知的包括 LED或 OLED在内的多种电流驱动发光器件。
其中， 第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7均为 N型晶体管； 或者，
第一晶体管 Ml、 第二晶体管 M2和第七晶体管 M7均为 N型晶体管； 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6为P型 晶体管； 或者，
第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7均为 P型晶体管； 或者， 第一晶体管 Ml、第二晶体管 M2和第七晶体管 M7均为 P型晶体管； 第 三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5和第六晶体管 M6为 N型晶 体管。 当釆用不同类型的晶体管时， 像素电路的外部控制信号也各不相同。
例如， 以 P型晶体管为例， 在本发明实施例所提供的像素电路中， 第一 晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体 管 M5、 第六晶体管 M6和第七晶体管 M7可以均为 P型增强型薄膜晶体管 ( Thin Film Transistor, 简称 TFT )或 P型耗尽型 TFT。
需要说明的是， 当第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5、 第六晶体管 M6和第七晶体管 M7为卩型 增强型 TFT时， 控制信号的时序可以如图 2所示， 包括：
写入阶段 P1， 数据线 Data输入的数据电压（ Vdata )和栅线 Gate输入的 电压为低电平， 发光器件 D的控制线 Em输入高电平。
发光阶段 P2， 数据线 Data输入的数据电压（Vdata )和栅线 Gate输入的 电压为高电平； 发光器件 D的控制线 Em输入低电平。
例如， 当第一晶体管 Ml、 第二晶体管 M2、 第三晶体管 M3、 第四晶体 管 M4、第五晶体管 M5、第六晶体管 M6和第七晶体管 M7为 P型增强型 TFT 时， 步骤 S101对应于写入阶段 Pl， 该阶段的等效电路图如图 3所示， 其中， 实际通电线路和器件釆用实线表示， 未通电单元釆用虚线表示， 以下各等效 电路图与改图表示方式相同。 在写入阶段 Pl， 数据线 Data输入的数据电压 ( Vdata )和栅线 Gate输入的电压为低电平， 发光器件 D的控制线 Em输入 高电平。 如图 3所示， 第五晶体管 M5、 第六晶体管 M6以及第四晶体管 M4 被导通， 关闭第一晶体管 Ml、 第二晶体管 M2和第七晶体管 M7。 第六晶体 管 M6被导通后， 初始电压 V— initial输入至节点 c， 同时由于第四晶体管 M4 被导通， 将第三晶体管 M3的栅极和第二极相连接， 使得第三晶体管 M3形 成二极管连接特性。 此时， 该初始电压 V— initial通过第三晶体管 M3后， 可 以将第三晶体管 M3的栅极与存储电容 CST的一端相连接的节点 b的电压升 为 V— initial+Vth。 其中， Vth 为第三晶体管 M3 的阔值电压。 当初始电压 V— initial很低时， 或者为零电压时（例如， 当最小数据电压（ Vdata )和第三 晶体管 M3的阔值电压 Vth大于零电压时， 可以将初始电压 V— initial设置为 零电压， 以起到节点电压复位的作用） ， 实际写入节点 b的电压为 Vth。 这 样一来， 釆用本发明实施例提供的像素电路， 在写入阶段 Pl， 可以降低写入 第三晶体管 M3栅极的电位，同时降低了 IC的输出数据与像素电路中写入的 数据之间的差异。 从而使得写入过程更加容易、 精准。
此外， 当第五晶体管 M5导通后， 数据线 Data向存储电容 CST的另一 端节点 a输入数据电压（Vdata )。 这时， 存储电容 CST两端的电位分别为， 节点 a电位 Vdata; 节点 b电位 V— initial+Vth。 因此， 存储电容 CST两端的 电位差为 Vdata- ( V initial+Vth ) 。
相应的， 步骤 S102对应于发光阶段 P2， 该阶段的等效电路图如图 4所 示， 在这个阶段， 数据线 Data输入的数据电压（Vdata )和栅线 Gate输入的 电压为高电平； 发光器件 D的控制线 Em输入低电平。 第一晶体管 Ml、 第 二晶体管 M2和第七晶体管 M7导通。 当第七晶体管 M7导通后， 节点 a的 电位为 Vdd， 根据存储电容 CST 的电荷保持原理， 节点 b 的电位为 Vdd- [Vdata- ( V_intial+Vth ) ]。 第一晶体管 Ml和第二晶体管 M2导通后， 节点 c 的电位为 Vdd。 这时， 流过第三晶体管 M3的电流驱动 OLED发光。 由于第 三晶体管 M3处于饱和区。 因此， 可以根据饱和区 TFT的电流特性， 得出流 经第三晶体管 M3的电流为：
Ids=l/2 K (Vgs -Vth)2
=1/2 χ Κ χ {Vdd- [Vdata- ( V_intial+Vth ) ]-Vdd -Vth}2
= 1/2 K (-Vdata+V— initial)2
其中， K为关联于第三晶体管 M3的电流常数； Vgs为第三晶体管 M3 的栅极相对于源级的电压， 即此时节点 b相对于节点 c的电压， Vth为第三 晶体管 M3的阔值电压。 通常， 不同像素单元之间的 Vth不尽相同， 且同一 像素中的 Vth还有可能随时间发生漂移， 这将造成显示亮度差异， 由于这种 差异与之前显示的图像有关， 因此常呈现为残影现象。
可以看出流经第三晶体管 M3的电流 Ids与第一电压 Vdd和第三晶体管 M3的阔值电压 Vth无关。 并且， 当初始电压 V— initial为零电压时， 上述电 流 Ids只与数据线 Data输出的数据电压 Vdata有关。 并且， 由于初始电压 V— initial没有构成串通回路， 这样一来， 可以避免由于第三晶体管 M3的阔 值电压 Vth的不一致或漂移以及初始电压 V— initial电阻压降（ I Drop )对流 过发光器件的电流所造成的影响， 显著改善了显示装置显示亮度的均匀性， 避免残影现象的产生。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序来指令相关的硬件来完成， 前述的程序可以存储于一计算机可 读取存储介质中， 该程序在执行时， 执行包括上述实施例的方法的步骤； 而 前述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代 码的介质。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。
本申请要求于 2014年 5月 30日递交的中国专利申请第 201410238690.4 号的优先权， 在此全文引用上述中国专利申请公开的内容以作为本申请的一 部分。

Claims

权利要求书
1. 一种像素电路， 包括：
第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶体管、 第 六晶体管、 第七晶体管、 存储电容以及发光器件；
所述第一晶体管的栅极连接所述发光器件的控制线， 第一极连接第一电 压， 第二极与所述第三晶体管的第一极相连接；
所述第二晶体管的栅极连接所述发光器件的控制线， 第一极连接所述第 三晶体管的第二极， 第二极与所述发光器件的阳极相连接；
所述第三晶体管的栅极连接所述存储电容的一端；
所述第四晶体管的栅极连接栅线，第一极连接所述第三晶体管的第二极， 第二极与所述第三晶体管的栅极相连接；
所述第五晶体管的栅极连接所述栅线， 第一极连接所述第七晶体管的第 二极， 第二极与所述数据线相连接；
所述第六晶体管的栅极连接所述栅线， 第一极连接初始电压， 第二极与 所述第三晶体管的第一极相连接；
所述第七晶体管的栅极连接所述发光器件的控制线， 第一极连接所述第 一电压；
所述存储电容的另一端连接所述第七晶体管的第二极；
所述发光器件的阴极连接第二电压。
2. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所述第六晶 体管和所述第七晶体管均为 N型晶体管。
3. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管和所述第七晶体管均为 N型晶体管； 所述第三晶体管、 所述第四晶体 管、 所述第五晶体管和所述第六晶体管为 P型晶体管。
4. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所述第六晶 体管和所述第七晶体管均为 P型晶体管。
5. 根据权利要求 1所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管和所述第七晶体管均为 p型晶体管； 所述第三晶体管、 所述第四晶体 管、 所述第五晶体管和所述第六晶体管为 N型晶体管。
6. 根据权利要求 4所述的像素电路， 其中， 所述第一晶体管、 所述第二 晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所述第六晶 体管和所述第七晶体管的第一极均为源级， 第二极均为漏级。
7. 根据权利要求 1至 6中任一项所述的像素电路， 其中， 所述晶体管包 括耗尽型薄膜晶体管 TFT或增强型 TFT。
8. 根据权利要求 1至 7中任一项所述的像素电路， 其中， 所述发光器件 为有机发光二极管。
9. 一种显示装置， 其中， 包括如权利要求 1至 8中任一所述像素电路。
10. 一种应用于如权利要求 1至 8中任一项所述的像素电路的像素电路 驱动方法， 其中， 该方法包括：
导通第四晶体管、 第五晶体管、 第六晶体管， 第三晶体管形成二极管连 接特性， 存储电容两端的电位分别为数据线提供的数据电压， 以及初始电压 及所述第三晶体管的阔值电压的和；
关闭所述第四晶体管、 所述第五晶体管和所述第六晶体管， 导通第一晶 体管、 第二晶体管和第七晶体管； 流过所述第一晶体管、 所述第三晶体管及 所述第二晶体管的电流驱动发光器件发光。
11.根据权利要求 10所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 第 六晶体管和第七晶体管均为 N型晶体管。
12.根据权利要求 10所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管和第七晶体管均为 N型晶体管； 所述第三晶体管、 所述第四 晶体管、 所述第五晶体管和第六晶体管为 P型晶体管。
13.根据权利要求 10所述的像素电路驱动方法， 其中所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 第 六晶体管和第七晶体管均为 p型晶体管。
14.根据权利要求 10所述的像素电路驱动方法， 其中所述第一晶体管、 所述第二晶体管和第七晶体管均为 p型晶体管； 所述第三晶体管、 所述第四 晶体管、 所述第五晶体管和第六晶体管为 N型晶体管。
15.根据权利要求 13所述的像素电路驱动方法，其中，所述第一晶体管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所 述第六晶体管和所述第七晶体管的第一极均为源级， 第二极均为漏级。
16.根据权利要求 10至 15中任一项所述的像素电路驱动方法， 其中， 所述晶体管包括耗尽型 TFT或增强型 TFT。
17.根据权利要求 10至 16中任一项所述的像素电路驱动方法， 其中， 所述发光器件为有机发光二极管。
18.根据权利要求 10所述的像素电路驱动方法， 其中， 当所述第一晶体 管、 所述第二晶体管、 所述第三晶体管、 所述第四晶体管、 所述第五晶体管、 所述第六晶体管以及所述第七晶体管均为 P型增强型晶体管时， 控制信号的 时序包括：
写入阶段： 所述数据线输入的数据电压和栅线输入的电压为低电平， 所 述发光器件的控制线输入高电平；
发光阶段：所述数据线输入的数据电压和所述栅线输入的电压为高电平， 所述发光器件的控制线输入低电平。
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