CN104021757A - 一种像素电路及其驱动方法、显示装置 - Google Patents
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Abstract
本发明公开了一种像素电路及其驱动方法、显示装置,涉及显示技术领域,降低集成电路的输出数据与像素写入数据之间的差异。包括:第一晶体管,第二晶体管,第三晶体管,第四晶体管,第五晶体管,第六晶体管、第七晶体管、存储电容以及发光器件。本发明适用于制造显示面板。
Description
技术领域
本发明涉及显示技术领域,尤其涉及一种像素电路及其驱动方法、显示装置。
背景技术
随着显示技术的急速进步,作为显示装置核心的半导体元件技术也随之得到了飞跃性的进步。对于现有的显示装置而言,有机发光二极管(Organic Light Emitting Diode,OLED)作为一种电流型发光器件,因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。OLED按驱动方式可分为PMOLED(Passive Matrix Driving OLED,无源矩阵驱动有机发光二极管)和AMOLED(Active Matrix Driving OLED,有源矩阵驱动有机发光二极管)两种,由于AMOLED显示器具有低制造成本、高应答速度、省电、可用于便携式设备的直流驱动、工作温度范围大等等优点而可望成为取代LCD(liquid crystal display,液晶显示器)的下一代新型平面显示器。
在现有的AMOLED显示面板中,每个OLED均包括多个TFT(Thin Film Transistor,薄膜晶体管)开关电路,由于生产工艺和制作水平等的限制,导致在大面积玻璃基板上制作的TFT开关电路常常在诸如阈值电压、迁移率等电学参数上出现非均匀性,从而使得流经AMOLED的电流不仅会随着TFT长时间导通所产生的导通电压应力的变化而改变,而且还会随着TFT的阈值电压漂移而有所不同。如此一来,将会影响到显示器的亮度均匀性与亮度恒定性。
为了解决上述问题,现有技术中一般会采用AMOLED像素补偿电路,以对TFT的阈值电压进行补偿。然而,在补偿阶段时,会向驱动晶体管的栅极写入数据电压与阈值电压的和(即Vdate+Vth)或者电源电压与阈值电压的和(Vdd+Vth)。这样一来,由于驱动晶体管此时处于二极管连接状态,其内阻很大。因此,当栅极电位越大,写入过程会越缓慢,且在有限的充电时间内,很难准确写入电位Vdate+Vth或者Vdd+Vth,造成从集成电路(integrated circuit,简称IC)输出的数据与实际像素电路中写入的数据之间存在较大差异。从而降低了显示装置的显示效果和质量。
发明内容
本发明的实施例提供一种像素电路及其驱动方法、显示装置,降低集成电路的输出数据与像素写入数据之间的差异。
为达到上述目的,本发明的实施例采用如下技术方案:
本发明实施例的一方面,提供一种像素电路,包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、存储电容以及发光器件;
所述第一晶体管的栅极连接所述发光器件的控制线,第一极连接第一电压,第二极与所述第三晶体管的第一极相连接;
所述第二晶体管的栅极连接所述发光器件的控制线,第一极连接所述第三晶体管的第二极,第二极与所述发光器件的阳极相连接;
所述第三晶体管的栅极连接所述存储电容的一端;
所述第四晶体管的栅极连接栅线,第一极连接所述第三晶体管的第二极,第二极与所述第三晶体管的栅极相连接;
所述第五晶体管的栅极连接所述栅线,第一极连接所述第七晶体管的第二极,第二极与所述数据线相连接;
所述第六晶体管的栅极连接所述栅线,第一极连接初始电压,第二极与所述第三晶体管的第一极相连接;
所述第七晶体管的栅极连接所述发光器件的控制线,第一极连接所述第一电压;
所述存储电容的另一端连接所述第七晶体管的第二极;
所述发光器件的阴极连接第二电压。
本发明实施例的另一方面,提供一种显示装置,包括如上所述的任意一种像素电路。
本发明实施例的又一方面,提供一种像素电路驱动方法,包括:导通第四晶体管、第五晶体管、第六晶体管,第三晶体管形成二极管连接特性,初始电压及所述第三晶体管的阈值电压存入存储电容中;同时数据线输入低电平,数据电压存入所述存储电容中;
关闭所述第四晶体管、所述第五晶体管和所述第六晶体管。导通第一晶体管、第二晶体管和第七晶体管;通过所述第一晶体管、所述第三晶体管及所述第二晶体管的电流驱动发光器件发光。
本发明实施例提供一种像素电路及其驱动方法、显示装置,通过多个晶体管以及存储电容对电路进行开关和充放电控制,可以降低二极管连接方式下第三晶体管的写入电压。另一方,可以使得通过第三晶体管的电流与该第三晶体管的阈值电压及第一电压无关,并且由于初始电压不构成串通回路。因此可以避免由于第三晶体管阈值电压的不一致或漂移以及初始电压电阻压降对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种像素电路的结构示意图;
图2为本发明实施例提供的一种像素电路的工作时序图;
图3为图1所示像素电路在写入阶段的等效电路示意图;
图4为图1所示像素电路在发光阶段的等效电路示意图;
图5为本发明实施例提供的一种像素电路驱动方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供的像素电路,如图1所示,包括:
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、存储电容CST以及发光器件D。
第一晶体管M1的栅极连接发光器件D的控制线Em,第一极连接第一电压Vdd,第二极与第三晶体管M3的第一极相连接。
第二晶体管M2的栅极连接发光器件D的控制线Em,第一极连接第三晶体管M3的第二极,第二极与发光器件D的阳极相连接。需要说明的是,本发明实施例中,上述发光器件D的控制线Em用于输入开启信号,并通过该开启信号控制发光器件D进行发光。
第三晶体管M3的栅极连接存储电容CST的一端。
第四晶体管M4的栅极连接栅线Gate,第一极连接第三晶体管M3的第二极,第二极与第三晶体管M3的栅极相连接。
第五晶体管M5的栅极连接栅线Gate,第一极连接第七晶体管M7的第二极,第二极与数据线Date相连接。
第六晶体管M6的栅极连接栅线Gate,第一极连接初始电压V_initial,第二极与第三晶体管M3的第一极相连接。
第七晶体管M7的栅极连接发光器件D的控制线Em,第一极连接第一电压。
存储电容CST的另一端连接第七晶体管M7的第二极。
发光器件D的阴极连接第二电压Vss。
需要说明的是,本发明实施例中的发光器件D可以是现有技术中包括LED(Light Emitting Diode,发光二极管)或OLED(OrganicLight Emitting Diode,有机发光二极管)在内的多种电流驱动发光器件。在本发明实施例中,是以OLED为例进行的说明。
本发明实施例提供一种像素电路,通过多个晶体管以及存储电容对电路进行开关和充放电控制,可以降低二极管连接方式下第三晶体管的写入电压。另一方,可以使得通过第三晶体管的电流与该第三晶体管的阈值电压及第一电压无关,并且由于初始电压不构成串通回路。因此可以避免由于第三晶体管阈值电压的不一致或漂移以及初始电压电阻压降对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性。
需要说明的是,在本发明实施例中,第一电压Vdd可以是指高电压,第二电压Vss可以是低电压或接地端。
其中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为N型晶体管;或者,
第一晶体管M1、第二晶体管M2和第七晶体管M7均为N型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6为P型晶体管;或者,
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为P型晶体管;或者,
第一晶体管M1、第二晶体管M2和第七晶体管M7均为P型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6为N型晶体管。当采用不同类型的晶体管时,像素电路的外部控制信号也各不相同。
例如,以P型晶体管为例,在本发明实施例所提供的像素电路中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7可以均为P型增强型TFT(Thin Film Transistor,薄膜晶体管)或P型耗尽型TFT。其中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7的第一极均为源级,第二极均为漏级。
以下以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7为P型增强型TFT为例,对本发明实施例提供的像素电路的工作过程进行详细说明。
图1所示的像素电路工作时,其工作过程具体可以分为两个阶段,分别为:写入阶段和发光阶段。图2是图1所示像素电路工作过程中各信号线的时序图。如图2所示,在图中分别用P1和P2相应地表示写入阶段和发光阶段。
第一阶段为写入阶段P1,该阶段的等效电路图如图3所示,其中,实际通电线路和器件采用实线表示,未通电单元采用虚线表示,以下各等效电路图与该图表示方式相同。在写入阶段P1,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为低电平,发光器件D的控制线Em输入高电平。如图3所示,第五晶体管M5、第六晶体管M6以及第四晶体管M4被导通,关闭第一晶体管M1、第二晶体管M2和第五晶体管M5。第六晶体管M6被导通后,初始电压V_initial输入至第六晶体管M6的第二极与第三晶体管M3的第一极相连接的节点c,同时由于第四晶体管M4被导通,将第三晶体管M3的栅极和漏极相连接,使得第三晶体管M3形成二极管连接特性中。此时,该初始电压V_initial通过第三晶体管M3后,可以将第三晶体管M3的栅极与存储电容CST的一端相连接的节点b的电压升为V_initial+Vth。其中,Vth为第三晶体管M3的阈值电压。当初始电压V_initial很低时,或者为零电压时(例如,当最小数据电压(Vdate)和第三晶体管M3的阈值电压Vth大于零电压时,可以将初始电压V_initial设置为零电压,以起到节点电压复位的作用),实际写入节点b的电压为Vth。这样一来,采用本发明实施例提供的像素电路,在写入阶段P1,可以降低写入第三晶体管M3(即该像素电路的驱动晶体管)栅极的电位,同时降低了IC的输出数据与像素写入数据之间的差异。从而使得写入过程更加容易、精准。
此外,当第五晶体管M5导通后,数据线Date向存储电容CST的另一端第七晶体管M7的第二极与第五晶体管M5的第一极相连接的节点a输入数据电压(Vdate)。这时,存储电容CST两端的电位分别为,节点a电位为Vdate;节点b电位为V_initial+Vth。因此,存储电容CST两端的电位差为Vdate-(V_initial+Vth)。
第二阶段为发光阶段P2,该阶段的等效电路图如图4所示,在这个阶段,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为高电平;发光器件D的控制线Em输入低电平。第一晶体管M1、第二晶体管M2和第七晶体管M7导通。当第七晶体管M7导通后,节点a的电位为Vdd,根据存储电容CST的电荷保持原理,节点b的电位为Vdd-[Vdata-(V_intial+Vth)]。第一晶体管M1和第二晶体管M2导通后,节点c的电位为Vdd。这时,流过第三晶体管M3的电流驱动OLED发光。由于第三晶体管M3处于饱和区。因此,可以根据饱和区TFT的电流特性,得出流经第三晶体管M3的电流为:
Ids=1/2×K×(Vgs-Vth)2
=1/2×K×{Vdd-[Vdata-(V_intial+Vth)]-Vdd-Vth}2
=1/2×K×(-Vdata+V_initial)2
其中,K为关联于第三晶体管M3的电流常数;Vgs为第三晶体管M3的栅极相对于源级的电压,即此时节点b相对于节点c的电压,Vth为第三晶体管M3的阈值电压。现有技术中,不同像素单元之间的Vth不尽相同,且同一像素中的Vth还有可能随时间发生漂移,这将造成显示亮度差异,由于这种差异与之前显示的图像有关,因此常呈现为残影现象。
可以看出流经第三晶体管M3的电流Ids与第一电压Vdd和第三晶体管M3的阈值电压Vth无关。并且,当初始电压V_initial为零信号时,上述电流Ids只与数据线Date输出的数据电压Vdate有关。并且,由于初始电压V_initial没有构成串通回路,这样一来,可以避免由于第三晶体管M3的阈值电压Vth的不一致或漂移以及初始电压V_initial电阻压降(IR Drop)对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性,避免残影现象的产生。
需要说明的是,在上述实施例中,晶体管均是以P型增强型TFT为例进行的说明。或者,同样可以采用P型耗尽型TFT,其不同之处在于,对于增强型TFT,阈值电压Vth为正值,而对于耗尽型TFT,阈值电压Vth为负值。
此外,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均可以采用N型晶体管。驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整,其中,数据线Date、栅线Gate以及发光器件D的控制线Em的时序与图2中所示的相应的信号时序相反(即二者的相位差为180度)。
或者,第一晶体管M1、第二晶体管M2和第七晶体管M7均采用N型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6采用P型晶体管。驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整,其中,发光器件D的控制线Em的时序与图2中所示的相应的信号时序相反(即二者的相位差为180度)。
或者,第一晶体管M1、第二晶体管M2和第七晶体管M7均采用P型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6采用N型晶体管。驱动这样一种结构的像素电路的外部信号的时序也应当做相应的调整,其中,数据线Date和栅线Gate的时序与图2中所示的相应的信号时序相反(即二者的相位差为180度)。
本发明实施例还提供一种显示装置,包括如上所述的任意一种像素电路。所述显示装置可以包括多个像素单元阵列,每一个像素单元包括如上所述的任意一个像素电路。具有与本发明前述实施例提供的像素电路相同的有益效果,由于像素电路在前述实施例中已经进行了详细说明,此处不再赘述。
具体的,本发明实施例所提供的显示装置可以是包括LED显示器或OLED显示器在内的具有电流驱动发光器件的显示装置。
本发明实施例提供的显示装置,包括像素电路,通过多个晶体管以及存储电容对电路进行开关和充放电控制,可以降低二极管连接方式下第三晶体管的写入电压。另一方,可以使得通过第三晶体管的电流与该第三晶体管的阈值电压及第一电压无关,并且由于初始电压不构成串通回路。因此可以避免由于第三晶体管阈值电压的不一致或漂移以及初始电压电阻压降对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性。
本发明实施例提供的像素电路驱动方法,可以应用于前述实施例中所提供的像素电路,如图5所示,包括:
S101、导通第四晶体管M4、第五晶体管M5、第六晶体管M6,第三晶体管M3形成二极管连接特性,初始电压V_initial,及第三晶体管M3的阈值电压Vth存入存储电容CST中;数据线Date输入低电平(即输入的数据电压Vdate为低电平),数据电压Vdate存入存储电容CST中。
S102、关闭第四晶体管M4、第五晶体管M5和第六晶体管M6。导通第一晶体管M1、第二晶体管M2和第七晶体管M7;通过第一晶体管M1、第三晶体管M3及第二晶体管M2的电流驱动发光器件D发光。
本发明实施例提供一种像素电路驱动方法,通过多个晶体管以及存储电容对电路进行开关和充放电控制,可以降低二极管连接方式下第三晶体管的写入电压。另一方,可以使得通过第三晶体管的电流与该第三晶体管的阈值电压及第一电压无关,并且由于初始电压不构成串通回路。因此可以避免由于第三晶体管阈值电压的不一致或漂移以及初始电压电阻压降对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性。
需要说明的是,本发明实施例中的发光器件可以是现有技术中包括LED或OLED在内的多种电流驱动发光器件。
其中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为N型晶体管;或者,
第一晶体管M1、第二晶体管M2和第七晶体管M7均为N型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6为P型晶体管;或者,
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7均为P型晶体管;或者,
第一晶体管M1、第二晶体管M2和第七晶体管M7均为P型晶体管;第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6为N型晶体管。当采用不同类型的晶体管时,像素电路的外部控制信号也各不相同。
例如,以P型晶体管为例,在本发明实施例所提供的像素电路中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7可以均为P型增强型TFT(Thin Film Transistor,薄膜晶体管)或P型耗尽型TFT。
需要说明的是,当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7为P型增强型TFT时,控制信号的时序可以如图2所示,包括:
写入阶段P1,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为低电平,发光器件D的控制线Em输入高电平。
发光阶段P2,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为高电平;发光器件D的控制线Em输入低电平。
例如,当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7为P型增强型TFT时,步骤S101具体可以包括:
该步骤即为写入阶段P1,该阶段的等效电路图如图3所示,其中,实际通电线路和器件采用实线表示,未通电单元采用虚线表示,以下各等效电路图与改图表示方式相同。在写入阶段P1,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为低电平,发光器件D的控制线Em输入高电平。如图3所示,第五晶体管M5、第六晶体管M6以及第四晶体管M4被导通,关闭第一晶体管M1、第二晶体管M2和第五晶体管M5。第六晶体管M6被导通后,初始电压V_initial输入至节点c,同时由于第四晶体管M4被导通,将第三晶体管M3的栅极和漏极相连接,使得第三晶体管M3形成二极管连接特性。此时,该初始电压V_initial通过第三晶体管M3后,可以将第三晶体管M3的栅极与存储电容CST的一端相连接的节点b的电压升为V_initial+Vth。其中,Vth为第三晶体管M3的阈值电压。当初始电压V_initial很低时,或者为零电压时(例如,当最小数据电压(Vdate)和第三晶体管M3的阈值电压Vth大于零电压时,可以将初始电压V_initial设置为零电压,以起到节点电压复位的作用),实际写入节点b的电压为Vth。这样一来,采用本发明实施例提供的像素电路,在写入阶段P1,可以降低写入第三晶体管M3栅极的电位,同时降低了IC的输出数据与像素写入数据之间的差异。从而使得写入过程更加容易、精准。
此外,当第五晶体管M5导通后,数据线Date向存储电容CST的另一端节点a输入数据电压(Vdate)。这时,存储电容CST两端的电位分别为,节点a电位为Vdate;节点b电位为V_initial+Vth。因此,存储电容CST两端的电位差为Vdate-(V_initial+Vth)。
相应的,步骤S102具体可以包括:
该步骤为发光阶段P2,该阶段的等效电路图如图4所示,在这个阶段,数据线Date输入的数据电压(Vdate)和栅线Gate输入的电压为高电平;发光器件D的控制线Em输入低电平。第一晶体管M1、第二晶体管M2和第七晶体管M7导通。当第七晶体管M7导通后,节点a的电位为Vdd,根据存储电容CST的电荷保持原理,节点b的电位为Vdd-[Vdata-(V_intial+Vth)]。第一晶体管M1和第二晶体管M2导通后,节点c的电位为Vdd。这时,流过第三晶体管M3的电流驱动OLED发光。由于第三晶体管M3处于饱和区。因此,可以根据饱和区TFT的电流特性,得出流经第三晶体管M3的电流为:
Ids=1/2×K×(Vgs–Vth)2
=1/2×K×{Vdd-[Vdata-(V_intial+Vth)]-Vdd–Vth}2
=1/2×K×(-Vdata+V_initial)2
其中,K为关联于第三晶体管M3的电流常数;Vgs为第三晶体管M3的栅极相对于源级的电压,即此时节点b相对于节点c的电压,Vth为第三晶体管M3的阈值电压。现有技术中,不同像素单元之间的Vth不尽相同,且同一像素中的Vth还有可能随时间发生漂移,这将造成显示亮度差异,由于这种差异与之前显示的图像有关,因此常呈现为残影现象。
可以看出流经第三晶体管M3的电流Ids与第一电压Vdd和第三晶体管M3的阈值电压Vth无关。并且,当初始电压V_initial为零信号时,上述电流Ids只与数据线Date输出的数据电压Vdate有关。并且,由于初始电压V_initial没有构成串通回路,这样一来,可以避免由于第三晶体管M3的阈值电压Vth的不一致或漂移以及初始电压V_initial电阻压降(IR Drop)对流过发光器件的电流所造成的影响,显著改善了显示装置显示亮度的均匀性,避免残影现象的产生。
本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成,前述的程序可以存储于一计算机可读取存储介质中,该程序在执行时,执行包括上述方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种像素电路,其特征在于,包括:
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、存储电容以及发光器件;
所述第一晶体管的栅极连接所述发光器件的控制线,第一极连接第一电压,第二极与所述第三晶体管的第一极相连接;
所述第二晶体管的栅极连接所述发光器件的控制线,第一极连接所述第三晶体管的第二极,第二极与所述发光器件的阳极相连接;
所述第三晶体管的栅极连接所述存储电容的一端;
所述第四晶体管的栅极连接栅线,第一极连接所述第三晶体管的第二极,第二极与所述第三晶体管的栅极相连接;
所述第五晶体管的栅极连接所述栅线,第一极连接所述第七晶体管的第二极,第二极与所述数据线相连接;
所述第六晶体管的栅极连接所述栅线,第一极连接初始电压,第二极与所述第三晶体管的第一极相连接;
所述第七晶体管的栅极连接所述发光器件的控制线,第一极连接所述第一电压;
所述存储电容的另一端连接所述第七晶体管的第二极;
所述发光器件的阴极连接第二电压。
2.根据权利要求1所述的像素电路,其特征在于,所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为N型晶体管;或,
所述第一晶体管、所述第二晶体管和所述第七晶体管均为N型晶体管;所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管为P型晶体管;或,
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为P型晶体管;或,
所述第一晶体管、所述第二晶体管和所述第七晶体管均为P型晶体管;所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管为N型晶体管。
3.根据权利要求1所述的像素电路,其特征在于,所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管的第一极均为源级,第二极均为漏级。
4.根据权利要求1或3所述的像素电路,其特征在于,所述晶体管包括耗尽型薄膜晶体管TFT或增强型TFT。
5.根据权利要求1或3所述的像素电路,其特征在于,所述发光器件为有机发光二极管。
6.一种显示装置,其特征在于,包括如权利要求1至5中任一所述像素电路。
7.一种像素电路驱动方法,其特征在于,包括:
导通第四晶体管、第五晶体管、第六晶体管,第三晶体管形成二极管连接特性,初始电压及所述第三晶体管的阈值电压存入存储电容中;数据线输入低电平,数据电压存入所述存储电容中;
关闭所述第四晶体管、所述第五晶体管和所述第六晶体管,导通第一晶体管、第二晶体管和第七晶体管;通过所述第一晶体管、所述第三晶体管及所述第二晶体管的电流驱动发光器件发光。
8.根据权利要求7所述的像素电路驱动方法,其特征在于,所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、第六晶体管和第七晶体管均为N型晶体管;或,
第一晶体管、所述第二晶体管和第七晶体管均为N型晶体管;所述第三晶体管、所述第四晶体管、所述第五晶体管和第六晶体管为P型晶体管;或,
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、第六晶体管和第七晶体管均为P型晶体管;或,
第一晶体管、所述第二晶体管和第七晶体管均为P型晶体管;所述第三晶体管、所述第四晶体管、所述第五晶体管和第六晶体管为N型晶体管。
9.根据权利要求7或8所述的像素电路驱动方法,其特征在于,所述晶体管包括耗尽型TFT或增强型TFT。
10.根据权利要求9所述的像素电路驱动方法,其特征在于,当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管均为P型增强型晶体管时,控制信号的时序包括:
写入阶段:所述数据线输入的数据电压和栅线输入的电压为低电平,所述发光器件的控制线输入高电平;
发光阶段:所述数据线输入的数据电压和所述栅线输入的电压为高电平,所述发光器件的控制线输入低电平。
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