KR102164953B1 - 고전압 서지 보호를 제공하는 스위치 회로들을 갖춘 스위치 디바이스 - Google Patents

고전압 서지 보호를 제공하는 스위치 회로들을 갖춘 스위치 디바이스 Download PDF

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Abstract

스위치 디바이스는 컴퓨터 인터페이스 포트들의 것과 같은, 종단 노드들에 접속되는 공통 노드를 포함한다. 스위치 디바이스는 공통 노드와 종단 노드 사이에 스위치 경로를 형성하도록 직렬로 접속될 수 있는 여러 개의 스위치 회로들을 포함한다. 스위치 회로는 트랜지스터와 같은 메인 스위치를 포함할 수 있는데, 이러한 트랜지스터는 그의 벌크의 접속을 자동으로 변경시킴으로써 포지티브 또는 네거티브 전압 서지를 견디도록 구성될 수 있다.

Description

고전압 서지 보호를 제공하는 스위치 회로들을 갖춘 스위치 디바이스{SWITCH DEVICE WITH SWITCH CIRCUITS THAT PROVIDE HIGH VOLTAGE SURGE PROTECTION}
관련 출원에 대한 상호 참조
본 출원은 2014년 12월 12일자로 출원된 미국 가출원 제62/090,981호의 이점을 주장하며, 이 출원은 전체적으로 본 명세서에 참고로 포함된다.
본 발명은 대체로 전기 회로들에 관한 것이고, 더 구체적으로는, 스위치 디바이스들 및 관련 회로들에 대한 것이지만 배타적인 것은 아니다.
스위치 회로들은, 컴퓨터 인터페이스 포트 애플리케이션들에서와 같이, 공통 노드를 다수의 종단 노드들에 접속시키는 스위치 디바이스들에 채용된다. 특정 예로서, 스위치 회로는 하나의 포트를 범용 직렬 버스(Universal Serial Bus, USB) 포트들, 오디오 포트들 등과 같은 복수의 컴퓨터 인터페이스 포트들에 접속시키키 위한 스위치 디바이스에 사용될 수 있다. 그 예에서, 스위치 회로는 마이크로 USB 스위치(micro USB switch, MUS) 디바이스의 일부일 수 있다. 스위치 디바이스는 과도 전압 억압(transient voltage suppression, TVS) 다이오드를 포함하여 고전압 서지(high voltage surge)들로부터 스위치 회로들을 보호할 수 있다.
일 실시예에서, 스위치 디바이스는 컴퓨터 인터페이스 포트들의 것과 같은, 종단 노드들에 접속되는 공통 노드를 포함한다. 스위치 디바이스는 공통 노드와 종단 노드 사이에 스위치 경로를 형성하도록 직렬로 접속될 수 있는 여러 개의 스위치 회로들을 포함한다. 스위치 회로는 트랜지스터와 같은 메인 스위치를 포함할 수 있는데, 이러한 트랜지스터는 그의 벌크(bulk)의 접속을 자동으로 변경시킴으로써 포지티브 또는 네거티브 전압 서지를 견디도록 구성될 수 있다.
본 발명의 이들 및 다른 특징들은 첨부 도면 및 청구범위를 포함하는 본 개시물 전체를 읽을 시 당업자들에게 손쉽게 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 스위치 디바이스의 개략도를 도시한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른, 각각 포지티브 서지 및 네거티브 서지를 견디도록 구성된 바와 같은 도 1의 스위치 디바이스의 스위치 회로들을 도시한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른, 도 2에서와 같이 구성된 스위치 디바이스에 대한 서지 시뮬레이션들을 도시한다.
도 6 및 도 7은 본 발명의 일 실시예에 따른, 도 3에서와 같이 구성된 스위치 디바이스에 대한 서지 시뮬레이션들을 도시한다.
도 8 및 도 9는 본 발명의 실시예들에 따른 스위치 디바이스들의 개략도들을 도시한다.
도 10은 본 발명의 일 실시예에 따른 스위치 회로의 개략도를 도시한다.
도 11은 도 10의 스위치 회로의 단순화된 개략도를 도시한다.
도 12 및 도 13은 본 발명의 실시예들에 따른 공급 전압 선택 회로들의 개략도들을 도시한다.
도 14 및 도 15는 본 발명의 실시예들에 따른 전압 변환기들의 개략도들을 도시한다.
도 16 및 도 17은 본 발명의 실시예들에 따른 스위치 경로들의 개략도들을 도시한다.
상이한 도면들 내의 동일한 참조 레이블의 사용은 동일하거나 유사한 컴포넌트들을 나타낸다.
본 개시물에서는, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 회로들, 컴포넌트들, 및 방법들의 예들과 같은 수많은 특정 상세사항들이 제공된다. 그러나, 당업자들은 본 발명이 특정 상세사항들 중 하나 이상이 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에 있어서, 주지되어 있는 상세사항들은 본 발명의 태양들을 이해하기 어렵게 하는 것을 피하기 위해 도시되지 않거나 기술되지 않는다.
본 개시물에서, "N"(예컨대, N0, N1, N2 등)으로 레이블링된 트랜지스터들은 N-타입 금속 산화물 반도체(NMOS) 트랜지스터들이고, "P"(예컨대, P1, P2 등)으로 레이블링된 트랜지스터들은 P-타입 금속 산화물 반도체(PMOS) 트랜지스터들이다. 또한, "HV"로 레이블링된 트랜지스터들은 고전압 트랜지스터이다. 구체적인 예로서, "HVN"(예컨대, HVN1, HVN2 등)은 고전압 NMOS 트랜지스터를 나타내고, "HVP"(예컨대, HVP1, HVP2 등)은 고전압 PMOS 트랜지스터를 나타낸다. 이해할 수 있는 바와 같이, 제공되는 트랜지스터 타입들은 오로지 예시 목적만을 위한 것이다. 애플리케이션의 상세사항들에 따라 다른 트랜지스터들도 사용될 수 있다.
고전압 서지들로부터 보호하기 위해 스위치 디바이스에 TVS 다이오드가 채용될 수 있다. 그러나, TVS 다이오드의 사용은 일부 애플리케이션들에서는 바람직하지 않을 수 있다. 예를 들어, 외부 컴포넌트들의 수가 최소화되는 애플리케이션들 내의 MUS 디바이스의 공통 노드들에 대해서는 외부 TVS 다이오드가 바람직하지 않을 수 있다. 따라서, 그러한 MUS 디바이스의 스위치 회로는 전압 클램프를 제공하는 TVS 다이오드 없이 고전압(예컨대, +/-22 V) 서지 테스트를 견뎌야 한다.
도 1은 본 발명의 일 실시예에 따른 스위치 디바이스(100)의 개략도를 도시한다. 스위치 디바이스(100)는 예를 들어 MUS 디바이스를 포함할 수 있다. 도 1의 예에서, 스위치 디바이스(100)는 공통 노드를, 복수의 컴퓨터 인터페이스 포트들을 포함할 수 있는 하나 이상의 종단 노드들에 접속시킨다. 도 1의 예에서, 스위치 디바이스(100)는 공통 노드 DP를 종단 노드들(103 내지 107) 중 하나 이상에 접속시키도록 구성된다. 도 1의 예에서, 노드들(103 내지 107)은 각각 오디오 포트, 제1 USB 포트(USB1), 제2 USB 포트(USB2), 제1 수신기/송신기 포트(RT1), 및 제2 수신기/송신기 포트(RT2)를 포함한다. 노드는 핀에 접속될 수 있는데, 핀은 이어서 노드로의 편리한 액세스를 허용하도록 패드(102)에 접속될 수 있다. 예를 들어, 서지 테스팅 동안, 테스트 전압이 패드들(102)을 거쳐서 스위치 디바이스(100) 내로 도입될 수 있다. 테스트 전압은 스위치 경로 상에 포지티브 또는 네거티브 서지 전압을 시뮬레이션하도록 공통 노드 DP의 패드(102) 상에 인가될 수 있다.
스위치 경로는 적어도 2개의 대향 노드들, 즉 일 단부 상의 공통 노드 및 타 단부 상의 종단 노드를 포함할 수 있다. 도 1의 예에서, 스위치 디바이스(100)는 공통 노드 DP로부터 종단 노드(103)까지의 제1 스위치 경로, 공통 노드 DP로부터 종단 노드(104)까지의 제2 스위치 경로, 공통 노드 DP로부터 종단 노드(105)까지의 제3 스위치 경로, 공통 노드 DP로부터 종단 노드(106)까지의 제4 스위치 경로, 및 공통 노드 DP로부터 종단 노드(107)까지의 제5 스위치 경로를 비롯한 복수의 스위치 경로들을 포함한다. 스위치 디바이스(100)는 공통 노드에 접속될 종단 노드들의 수에 따라 더 많거나 더 적은 스위치 경로들을 포함할 수 있다.
도 1의 예에서, 각각의 스위치 경로는 하나 이상의 직렬 접속형 스위치 회로들(101)을 포함한다. 구체적인 예로서, 공통 노드 DP로부터 종단 노드(103)까지의 스위치 경로는 3개의 직렬 접속형 스위치 회로들(101)을 포함하고, 공통 노드 DP로부터 종단 노드(104)까지의 스위치 경로는 3개의 직렬 접속형 스위치 회로들(101)을 포함하고, 공통 노드 DP로부터 종단 노드(105)까지의 스위치 경로는 3개의 직렬 접속형 스위치 회로들(101)을 포함하고, 등등이다. 스위치 경로를 따르는 모든 스위치 회로들(101)을 온 상태로 전환시키는 것은 스위치 경로의 일 단부 상의 공통 노드를 스위치 경로의 종단 노드에 접속시킨다. 스위치 경로는 그 스위치 경로를 따르는 스위치 회로(101)를 오프 상태로 전환시킴으로써 개방될 수 있다. 공통 노드 DP 상의 데이터 소스 또는 수신기는 이렇게 하여 특정 스위치 회로들(101)을 온 상태/오프 상태로 전환시킴으로써 종단 노드들(103 내지 107) 중 임의의 것에 접속될 수 있거나 또는 접속해제될 수 있다.
도 1의 예에서, 스위치 회로(101)는 그의 메인 스위치에 의해 표현되는데, 메인 스위치는 도 1의 예에서 트랜지스터 N0(도 10에도 도시되어 있음)이다. 예시의 명료성을 위해, 도 1 내지 도 3에는 오로지 하나의 트랜지스터 N0만이 레이블링되어 있다. 일반적으로 말해서, 스위치 회로(101)의 메인 스위치는 고전압 절연을 갖는 저전압 NMOS 또는 PMOS 트랜지스터를 포함할 수 있다. 예를 들어, 메인 스위치는 절연형 NMOS 스위치 디바이스를 포함할 수 있는데, 이러한 디바이스는 정전 방전(ESD) 보호 타입의 디바이스이다.
스위치 회로(101)를 온 상태로 전환시키는 것은 그의 메인 스위치를 온 상태로 전환시켜서 메인 스위치의 소스와 드레인 사이에 신호가 흐르게 한다. 스위치 회로(101)의 메인 스위치의 소스를 인접한 스위치 회로(101)의 메인 스위치의 드레인에 접속시키는 것 등에 의해 복수의 스위치 회로들(101)이 직렬로 접속될 수 있다. 일 실시예에서, 스위치 회로(101)는 스위치 경로를 따라서 고전압 서지 보호를 제공한다. 이에 따라, 스위치 디바이스(100)는 고전압 서지 보호를 위해 반드시 공통 노드 상에 TVS 다이오드를 필요로 하지는 않는다.
스위치 회로(101)의 메인 스위치는 스위치 코어(예컨대, 도 10의 스위치 코어(201))의 일부일 수 있다. 메인 스위치로서 사용되고 있는 트랜지스터의 벌크는 서지에 응답하여 그의 소스 또는 그의 드레인 중 어느 하나에 자동으로 접속되어 트랜지스터를 오프 상태로 전환시킬 수 있다.
일반적으로 말해서, 메인 스위치로서 채용되고 있는 트랜지스터의 벌크는 그의 드레인 상의 전위에 대한 그의 소스 상의 전위에 따라 그 자체의 소스 또는 그 자체의 드레인 중 어느 하나에 자동으로 접속될 수 있다. NMOS 트랜지스터가 메인 스위치로서 채용되고 있다면, NMOS 트랜지스터의 벌크는 그의 소스 또는 드레인 중 어느 것이 과도 저전압 게이트-소스 전압 VGS로부터 보호하기 위한 더 낮은 전위를 갖는지에 따라 그 소스 또는 드레인 중 어느 하나에 접속될 수 있다. 예를 들어, 메인 스위치로서 채용되고 있는 NMOS 트랜지스터의 소스가 그의 드레인에 비해 더 낮은 전위를 가질 때, MMOS 트랜지스터의 벌크와 소스를 함께 접속시키는 것은 MMOS 트랜지스터의 전압 VGS가 0이 되게 하여, NMOS 트랜지스터를 오프 상태로 전환시키고 스위치 경로 상에 서지 보호를 제공한다. 동일한 예에서, NMOS 트랜지스터의 드레인이 NMOS 트랜지스터의 소스에 비해 더 낮은 전위를 가질 때, MMOS 트랜지스터의 벌크와 드레인은 함께 접속되어, 서지 동안에 NMOS 트랜지스터를 오프 상태로 전환시킬 수 있다.
일 실시예에서, 각각의 스위치 회로(101)는 특정 전압을 강하시키도록 구성되는데, 이는 스위치 회로(101)의 컴포넌트 파라미터들에 따라 다를 수 있다. 스위치 경로 상의 스위치 회로들(101)의 수는 이렇게 하여 스위치 경로를 따라서 서지 보호에 영향을 줄 수 있다. 예를 들어, 각각의 스위치 회로(101)가 8 볼트를 강하시키도록 구성되는 것으로 가정하면, 3개의 직렬 접속형 스위치 회로들(101)을 갖는 스위치 경로는 스위치 경로를 24 V 서지(3 × 8 V)로부터 보호할 수 있다. 이해할 수 있는 바와 같이, 스위치 회로(101) 상에서의 전압 강하 및 주어진 스위치 경로 상의 직렬 접속형 스위치 회로들(101)의 수는 애플리케이션의 상세사항들에 따라 달라질 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른, 각각 포지티브 서지 및 네거티브 서지를 견디도록 구성된 바와 같은 스위치 회로들(101)을 도시한다. 도 2 및 도 3의 예에서, 각각의 스위치 회로(101)는 8 V를 견디도록 구성된다. 따라서, 스위치 디바이스(100)가 +/- 22 V 서지 테스트를 견딜 것을 요구하는 애플리케이션들에서, 3개의 스위치 회로들(101)은 공통 노드 DP와 인터페이스 포트의 노드 사이에 직렬로 접속될 수 있다. 그 구성에서, 직렬 접속형 스위치 회로들(101)은 총 약 24 볼트(3 × 8 V)를 강하시켜서, 스위치 디바이스(100)가 +/- 22 V 서지 테스트를 견디게 한다. 서지 테스팅을 위해 공통 노드 DP 상에 24 V가 도입될 때, 24 V는 스위치 경로 상의 3개의 직렬 접속형 스위치 회로들(101) 사이에서 동등하게 분할될 수 있다.
공통 노드 DP 상에 존재하는 포지티브 서지 전압을 견디기 위해, 스위치 회로(101)의 메인 스위치는 도 2에서와 같이 그의 벌크가 그의 드레인에 접속되게 할 수 있다. 스위치 회로(101)가 공통 노드 DP 상의 네거티브 서지 전압을 견디도록 구성될 때 메인 스위치는 도 3에서와 같이 그의 벌크가 그의 소스에 접속되게 할 수 있다. 대체로, 메인 스위치의 벌크는 서지에 응답하여 그의 소스 또는 드레인 중 어느 하나에 자동으로 접속되어 메인 스위치를 오프 상태로 전환시킬 수 있다. 메인 스위치로서 NMOS 트랜지스터를 갖는다면, NMOS 트랜지스터의 벌크는 서지에 응답하여 그의 드레인과 소스 중 더 낮은 전압에 자동으로 접속될 수 있다. 메인 스위치로서 PMOS를 갖는다면, PMOS 트랜지스터의 벌크는 서지에 응답하여 그의 드레인과 소스 중 더 높은 전압에 자동으로 접속될 수 있다.
도 4 및 도 5는 도 2에서와 같이 포지티브 서지를 견디도록 구성된 스위치 디바이스(100)에 대한 서지 시뮬레이션들을 도시한다. 도 4는 +22 V 서지가 공통 노드 DP 상에 인가될 때 공통 노드 DP에서의 생성된 서지 전류를 도시한다. 도 5는 +22 V 서지를 갖는 스위치 경로 상의 각각의 스위치 회로들(101) 상에서의 생성된 전압 강하를 도시한다.
도 6 및 도 7은 도 3에서와 같이 네거티브 서지를 견디도록 구성된 스위치 디바이스(100)에 대한 서지 시뮬레이션들을 도시한다. 도 6은 -22 V 서지가 공통 노드 DP 상에 인가될 때 공통 노드 DP에서의 생성된 서지 전류를 도시한다. 도 7은 -22 V 서지를 갖는 스위치 경로 상의 각각의 스위치 회로들(101) 상에서의 생성된 전압 강하를 도시한다. 도 4 내지 도 7의 서지 시뮬레이션들은 직렬 접속형 스위치 회로들(101)을 갖는 스위치 경로가 서지 동안에 상대적으로 낮은 전류 흐름을 갖는다는 것을 보여준다. 더 구체적으로, +/- 22 V가 공통 노드 DP 상에 도입될 때, 생성된 서지 전류는 상대적으로 작다.
스위치 회로들(101)의 수, 및 스위치 디바이스(100)의 공통 노드와 종단 노드 사이의 접속은 서지 보호 및 스위치 경로의 대역폭을 최적화하기 위해 변화될 수 있다. 도 8은 스위치 디바이스(100A)의 개략도를 도시하는데, 이는 스위치 디바이스(100)의 특정 구현예이다. 도 8의 예에서, 노드들(104, 105) 상의 USB 포트들은 공통 노드 DP로의 분리된 스위치 경로들을 갖는다. 공통 노드 DP 상의 오프 상태 커패시턴스를 감소시키기 위해, 노드(103) 상의 오디오 포트 및 노드들(106, 107) 상의 수신기/송신기 포트들은 공통 노드 DP로의 경로를 공유한다. 일부 구현예들에서, 이는 스위치 디바이스(100A)가 1.4 pf의 기생 커패시턴스 및 약 822 ㎒의 대역폭을 갖게 한다. 이해할 수 있는 바와 같이, 스위치 디바이스(100)는 다른 스위치 경로 구성들을 가질 수 있다. 예를 들어, 도 9는 스위치 디바이스(100B)의 개략도를 도시하는데, 이는 스위치 디바이스(100)의 다른 특정 구현예이다.
도 10은 본 발명의 일 실시예에 따른 스위치 회로(101)의 개략도를 도시한다. 도 10의 예에서, 스위치 회로(101)는 스위치 코어(201) 및 게이트 제어 드라이버(202)를 포함한다. 도 10의 예에서, 트랜지스터 N0은 스위치 회로(101)의 메인 스위치이다.
도 10의 예에서, 스위치 회로(101)는 전압 클램프로서 기능하는 제너 다이오드 ZG를 포함한다. 스위치 회로(101)가 인에이블될 때(즉, 온 상태로 전환될 때), 트랜지스터 HVN1은 오프 상태이고, 전류는 저항 RG 및 제너 다이오드 ZG로 흘러서 트랜지스터 N0의 일정한 게이트-소스 전압 VGS를 생성하게 된다. 스위치 회로(101)가 디스에이블될 때(즉, 오프 상태로 전환될 때), 트랜지스터 HVN1은 온 상태이며 트랜지스터 N0의 게이트를 풀 다운시키고, 저항 RG는 트랜지스터 N0의 게이트로의 전류 흐름을 제한하고, 제너 다이오드 ZG는 트랜지스터 N0의 게이트 전압을 클램핑한다. 제너 다이오드 ZS, 저항 RS, 제너 다이오드 ZD, 및 저항 RD는 트랜지스터 N0의 드레인-소스 전압 VDS에 대한 항복 전압을 설정하는 항복 회로를 형성한다. 유리하게도, 서지 보호를 위해 트랜지스터 N0의 항복 전압 BVDSS에 의존하는 것이 필수적인 것은 아닌데, 그 이유는 항복 회로에 의해 설정된 항복 전압이 트랜지스터 N0의 BVDSS보다 더 낮기 때문이다.
더 구체적으로, 스위치 회로(101)가 인에이블될 때, 인에이블 신호 ENB_H는 트랜지스터 HVP1을 온 상태로 전환시키고, 트랜지스터 HVN1은 인에이블 신호 ENB_L에 의해 오프 상태로 전환되고, 전류원(208)에 의해 생성된 전류 I1은 저항 RG 및 제너 다이오드 ZG를 통과하여 노드 B(트랜지스터 N0의 벌크에 접속됨)로 흐른다. 트랜지스터들 N3 및 N4는 트랜지스터 N0의 소스 전압 및 드레인 전압을 절반씩 나누는 분압기 회로망으로서 기능한다. 더 구체적으로, 스위치 회로(101)가 인에이블될 때, 트랜지스터들 N0, N3, 및 N4는 온 상태이고, 노드 B는 트랜지스터 N0의 소스 및 드레인에서의 전압들의 절반과 같다, 즉 B=(S+D)/2.
도 10의 예에서, 트랜지스터들 N1 및 N2는 트랜지스터 N0의 소스 또는 드레인 중 어느 것이 더 낮은 전위를 갖는지에 따라 그 소스 또는 드레인 중 어느 하나에의 트랜지스터 N0의 벌크(즉, 바디)의 자동 접속을 허용하는 교차 커플링 회로를 형성한다. 도 10의 예에서, 트랜지스터 N1의 소스가 트랜지스터 N2의 드레인에 접속되고, 트랜지스터 N1의 드레인이 트랜지스터 N0의 소스에 접속되고, 트랜지스터 N2의 소스가 트랜지스터 N0의 드레인에 접속되고, 트랜지스터 N1의 게이트가 트랜지스터 N0의 드레인에 접속되고, 트랜지스터 N2의 게이트가 트랜지스터 N0의 소스에 접속된다.
서지 동안, 스위치 회로(101)는 디스에이블되고, 트랜지스터들 N1 및 N2는 노드 B를 트랜지스터 N0의 소스 전압과 드레인 전압 중 최소치로 설정하고(즉, B=min(S,D)), 트랜지스터 HVP1은 오프 상태이고, 트랜지스터 HVN1은 온 상태이고, 노드 G(즉, 트랜지스터 N0의 게이트)는 트랜지스터 HVN1 및 저항 RG 에 의해 NRAIL로 풀 다운된다. 제너 다이오드 ZG는 노드 G를 B-V(ZG)가 되도록 클램핑하는데, 이는 대략 min(S,D)-0.7V여서 서지 동안에 트랜지스터들 N0, N3, 및 N4가 안전하게 오프 상태로 전환될 수 있게 한다.
특정 예로서, 노드 D(즉, 트랜지스터 N0의 드레인)가 8 V이고, 노드 S(즉, 트랜지스터 N0의 소스)가 0 V이고, 노드 B가 0 V인 min(S,D)이고, 제너 다이오드 ZD 항복 및 저항 RD가, 저항 RD, 제너 다이오드 ZD, 및 트랜지스터 N1을 통과하는, 노드 D로부터 노드 S로의 전류를 제한하는 것으로 가정한다. 이렇게 하여, 노드 D로부터 노드 S로의 전류는 [D-S-V(ZD)]/RD가 된다. 각각의 스위치 회로(101)는 동일한 저항 RD 및 제너 전압 V(ZD)와, 저항 RG를 통과하는 동일한 전류(매우 작고 무시될 수 있음)를 가질 수 있으며, 따라서 각각의 스위치 회로(101)의 드레인-소스 전압은 거의 동일해야 한다.
도 10의 예에서, 메인 스위치로서 기능하는 트랜지스터 N0은 NMOS 트랜지스터이다. 이에 따라, 트랜지스터 N0의 벌크는 서지에 응답하여 그의 소스와 드레인 중 최소치, 즉 G=min(S,D)에 자동으로 접속되어 트랜지스터 N0을 오프 상태로 전환시킨다. 메인 스위치가 PMOS 트랜지스터인 다른 실시예들에서, 예를 들어, 스위치 코어(201)는, 예컨대 도 10의 트랜지스터들 N1 및 N2를 PMOS 트랜지스터들(즉, P1 및 P2)로 대체하는 것에 의해, 서지에 응답하여 PMOS 트랜지스터의 벌크를, 그의 소스와 드레인 중 최대치, 즉 G=max(S,D)에 자동으로 접속시켜서 PMOS 트랜지스터를 오프 상태로 전환시키도록 구성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 도 10의 스위치 회로(101)의 단순화된 개략도를 도시한다. 도 11은 트랜지스터 N0의 게이트를 그의 드레인 또는 소스 중 어느 것이 더 낮은 전위를 갖는지에 따라 그 소스 또는 드레인 중 어느 하나에 자동으로 접속시키기 위한, 트랜지스터들 N1 및 N2를 포함하는 교차 커플링 회로를 도시한다. 도 11의 예에서는, 제너 다이오드 Z10이 트랜지스터 N0의 게이트 전압을 클램핑한다.
도 12는 본 발명의 일 실시예에 따른 공급 전압 선택 회로(220)의 개략도를 도시한다. 도 12의 예에서, 선택 회로(220)는 공통 노드 DP 상의 전압 및 접지 기준 GND 중 최대 네거티브로부터의 네거티브 레일(NRAIL)을 제공하도록 구성될 수 있다. 예를 들어, 선택 회로(220)의 노드(205)는 최대 네거티브 NRAIL을 제공하도록 스위치 회로(101)의 게이트 제어 드라이버(202)의 노드(205)에 접속될 수 있다(도 10 참조). 특정 예로서, 공통 노드 DP 상의 전압이 24 V이고 GND가 0이면, 제너 다이오드 Z2는 트랜지스터 HVN3의 게이트 전압을 클램핑하여 트랜지스터 HVN3의 게이트-소스 전압 VGS를 보호하고, 저항 R2는 제너 다이오드 Z2를 통과하는 전류를 제한한다. 트랜지스터 HVN3이 온 상태이고 트랜지스터 HVN3이 오프 상태이기 때문에, 노드(205) 상의 NRAIL은 0 V이다(즉, GND로부터의 것이다). 유사한 방식으로, 트랜지스터 HVN3이 온 상태이고 트랜지스터 HVN2가 오프 상태일 때, 노드(205) 상의 NRAIL은 공통 노드 DP에 접속된다.
최고 포지티브 레일(PRAIL) 및 최저 네거티브 레일(NRAIL)이 동일한 방법을 이용하여 구현될 수 있다는 것에 주목해야 한다. 예를 들어, 도 13은 본 발명의 일 실시예에 따른 공급 전압 선택 회로(230)의 개략도를 도시한다. 도 13의 예에서, 선택 회로(230)는 공통 노드 DP 상의 전압 및 접지 기준 GND 중 최대 포지티브로부터의 포지티브 레일(PRAIL)을 제공하도록 구성될 수 있다. 선택 회로(230)의 노드(206)는 최대 포지티브 PRAIL을 제공하도록 스위치 회로(101)의 게이트 제어 드라이버(202)의 노드(206)에 접속될 수 있다(도 10 참조).
도 14 및 도 15는 본 발명의 실시예들에 따른 전압 변환기들의 개략도들을 도시한다. 도 14 및 도 15에서 5 V와 같은 특정 전압들이 제한사항이 아닌 예로서 제공된다. 일반적으로 말해서, 스위치 회로(101)는 인에이블 신호에 의해 온 상태로 또는 오프 상태로 전환될 수 있다. 도 14의 예에서, 고전압측 변환기(240)가 인에이블 신호 EN을 최대 포지티브 전압 PRAIL=max(DP,GND)로 변환시켜서 EN_H 및 ENB_H 신호들을 생성하는데, 이러한 신호들은 게이트 제어 드라이버(202) 내의 하이 사이드 전류원(208)의 온 상태 또는 오프 상태를 제어하는 데 이용된다(도 10 참조).
도 15의 예에서, 저전압측 변환기(250)가 인에이블 신호 EN을 저전압 NRAIL=min(DP,GND)로 변환시켜서 EN_L 및 ENB_L 신호들을 생성하는데, 이러한 신호들은 게이트 제어 드라이버(202)의 트랜지스터 HVN1을 온 상태로 또는 오프 상태로 전환시켜서(도 10 참조), 트랜지스터 N0의 게이트 전압을 최대 네거티브 전압 NRAIL로 풀 다운시키거나 풀 다운시키지 않는 데 이용된다. 도 15의 예에서, 트랜지스터 HVP9는 공급 전압 VCC가 0 V로 전력이 차단될 때 트랜지스터 N0의 게이트의 풀 다운을 인에이블시키는 브랜치의 일부이다. 즉, 스위치 회로(101)로의 전력이 없을 때, 트랜지스터 N0의 게이트는 게이트 제어 드라이버(202)의 트랜지스터 HVN1에 의해 최대 네거티브 전압 NRAIL로 풀 다운되어 스위치 회로(101)가 오프 상태(즉, 개방 상태)임을 보장하게 할 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 스위치 경로들의 개략도들을 도시한다. 도 16의 예에서, 스위치 경로(305)는 공통 노드(301)를 종단 노드(302)에 접속시키는 3개의 직렬 접속형 스위치 회로들(101)(101-1, 101-2, 101-3)을 갖는다. 도 16의 예에서, 스위치 회로(101-1)의 트랜지스터 N0의 드레인은 공통 노드(301)에 접속되고, 스위치 회로(101-1)의 트랜지스터 N0의 소스는 스위치 회로(101-2)의 트랜지스터 N0의 드레인에 접속되고, 스위치 회로(101-2)의 트랜지스터 N0의 소스는 스위치 회로(101-3)의 트랜지스터 N0의 드레인에 접속되고, 스위치 회로(101-3)의 트랜지스터 N0의 소스는 종단 노드(302)에 접속된다. 추가 스위치 경로들이 노드들(303, 304)에 접속될 수 있다.
스위치 경로(305)는 3단 스위치 경로, 즉 3개의 스위치 회로들(101)을 갖는 스위치 경로의 예이다. 도 17은 2단을 갖는 스위치 경로(306)를 도시한다. 스위치 경로들(305, 306)은 그 외에는 동일한 것이다. 대체로, 단의 수는 스위치 경로에 대한 BVDSS 요건에 기초할 수 있지만, 필수적인 것은 아니다. 예를 들어, 3단 스위치 경로에 대한 3개의 임계 전압들 VTH를 가정하면, 임계 전압들 VT1, VT2, 및 VT3이 각각의 메인 스위치마다 하나씩 있을 수 있다. 그러나, 서지 동안, BVDSS 항복 전압은 상이할 수 있다. 메인 스위치의 드레인-소스 전압 VDS는 VT1을 초과하지 않도록 그리고 네거티브 저항 영역 내에 도달하지 않도록 제어될 수 있다. BVDSS 모델을 갖지 않는다면, 도 10의 스위치 회로(101)에서와 같이 제너 다이오드들로의 능동적 클램핑에 의존하여 메인 스위치의 드레인-소스 전압 VDS를 제한하는 것이 더 강건하다.
고전압 서지 억압을 갖는 스위치 회로들이 개시되었다. 본 발명의 특정 실시예들이 제공되었지만, 이들 실시예들은 예시 목적을 위한 것이고 제한하는 것이 아니라는 것을 이해해야 한다. 본 개시물을 읽은 당업자들에게는 많은 추가 실시예들이 명백해질 것이다.

Claims (20)

  1. 스위치 디바이스로서,
    제1 노드를 제2 노드에 접속시키는 스위치 경로를 포함하고, 상기 스위치 경로는 스위치 회로를 포함하며, 상기 스위치 회로는:
    상기 스위치 경로를 따라 배치된 제1 트랜지스터;
    상기 제1 트랜지스터가 온 상태로 전환되는 경우, 제1 트랜지스터의 드레인 전압 및 상기 제1 트랜지스터의 소스 전압의 평균에 대응하는 전압을 상기 제1 트랜지스터의 벌크에 제공하도록 구성된 전압 분할 회로; 및
    제1 트랜지스터의 게이트에 접속된 제1 단부 및 제1 트랜지스터의 벌크에 접속된 제2 단부를 가지는 제1 제너 다이오드를 포함하고,
    상기 스위치 회로는 상기 스위치 경로 상의 서지 전압에 응답하여 상기 제1 트랜지스터를 오프 상태로 전환시키고 상기 스위치 경로를 개방시키도록 상기 제1 트랜지스터의 벌크를 상기 제1 트랜지스터의 드레인 또는 상기 제1 트랜지스터의 소스 중 어느 하나에 자동으로 접속시키도록 구성된, 스위치 디바이스.
  2. 제1항에 있어서,
    상기 스위치 회로는:
    상기 서지 전압의 극성에 기초하여 상기 제1 트랜지스터의 게이트를 상기 제1 트랜지스터의 소스 또는 상기 제1 트랜지스터의 드레인 중 어느 하나에 자동으로 접속시키는 교차 커플링 회로를 포함하는, 스위치 디바이스.
  3. 제1항에 있어서,
    상기 스위치 회로는:
    상기 제1 트랜지스터의 게이트에 접속되고, 인에이블 신호에 응답하여 상기 제1 트랜지스터를 온 상태로 또는 오프 상태로 전환시키는 게이트 제어 드라이버를 더 포함하는, 스위치 디바이스.
  4. 제1항에 있어서,
    상기 전압 분할 회로는:
    상기 제1 트랜지스터의 소스에 결합된 드레인, 상기 제1 트랜지스터의 벌크에 결합된 소스, 및 상기 제1 트랜지스터의 게이트에 접속된 게이트를 가지는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 드레인에 결합된 소스, 상기 제1 트랜지스터의 벌크에 결합된 드레인, 및 상기 제1 트랜지스터의 게이트에 접속된 게이트를 가지는 제3 트랜지스터를 포함하는,
    스위치 디바이스.
  5. 제1항에 있어서,
    상기 제1 제너 다이오드의 제1 단부는 상기 제1 제너 다이오드의 캐소드이고, 상기 제1 제너 다이오드의 제2 단부는 상기 제1 제너 다이오드의 애노드인,
    스위치 디바이스.
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