CN105703747A - 开关器件及连接开关器件的节点的方法 - Google Patents

开关器件及连接开关器件的节点的方法 Download PDF

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CN105703747A CN201510727650.0A CN201510727650A CN105703747A CN 105703747 A CN105703747 A CN 105703747A CN 201510727650 A CN201510727650 A CN 201510727650A CN 105703747 A CN105703747 A CN 105703747A
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Abstract

除其他以外，本发明公开了一种开关器件及连接开关器件的节点的方法。所述开关器件包括连接到诸如计算机接口端口在内的多个末端节点的共用节点。所述开关器件包括若干个开关电路，所述开关电路可串联连接以在所述共用节点与末端节点之间形成开关路径。开关电路可包括主开关，诸如晶体管，所述晶体管可被配置为通过自动改变其栅极的连接来承受正或负电压浪涌。

Description

开关器件及连接开关器件的节点的方法
技术领域
本发明整体涉及电路，并且更具体地讲但不排他性地，涉及开关器件及连接开关器件的节点的方法。
背景技术
在将共用节点连接到多个末端节点的开关器件中使用开关电路，诸如在计算机接口端口应用中。作为具体例子，可在用于将一个端口连接到多个计算机接口端口(诸如通用串行总线(USB)端口、音频端口等)的开关器件中使用开关电路。在该例子中，开关电路可为微型USB开关(MUS)器件的一部分。开关器件可包括瞬态电压抑制(TVS)二极管以保护开关电路免于高电压浪涌。
发明内容
在一个实施例中，开关器件包括共用节点，其连接到多个末端节点，诸如计算机接口端口的末端节点。该开关器件包括若干个开关电路，所述开关电路可串联连接以在共用节点与末端节点之间形成开关路径。开关电路可包括主开关，诸如晶体管，其可被配置为通过自动改变其栅极的连接来承受正或负电压浪涌。
本申请公开了一种开关器件，所述开关器件包括：第一开关路径，所述第一开关路径将第一节点连接到第二节点，所述第一开关路径包括第一组串联开关电路；以及第二开关路径，所述第二开关路径将所述第一节点连接到第三节点，所述第二开关路径包括第二组串联开关电路，其中所述第一组串联开关电路中的开关电路响应于所述第一开关路径上的浪涌电压而将所述开关电路的晶体管的栅极自动连接到所述晶体管的漏极或所述晶体管的源极以“断开”所述晶体管并且打开所述第一开关路径。
本申请公开了一种连接开关器件的节点的方法，所述方法包括：通过第一开关路径将共用节点连接到第一末端节点，所述第一开关路径包括串联连接的第一晶体管和第二晶体管；通过第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接的第三晶体管和第四晶体管；依据所述第一晶体管的源极上的电势相对于所述第一晶体管的漏极上的电势来将所述第一晶体管的栅极自动连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极。
本申请还公开了一种开关器件，所述开关器件包括：共用节点；第一开关路径，所述第一开关路径将所述共用节点连接到第一末端节点，所述第一开关路径包括串联连接到第二晶体管的第一晶体管，所述第一晶体管的源极连接到所述第二晶体管的漏极，并且依据所述第一晶体管的所述源极上的电势相对于所述第一晶体管的所述漏极上的电势，所述第一晶体管的栅极连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极；以及第二开关路径，所述第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接到第四晶体管的第三晶体管，所述第三晶体管的源极连接到所述第四晶体管的漏极，并且依据所述第三晶体管的所述源极上的电势相对于所述第三晶体管的所述漏极上的电势，所述第三晶体管的栅极连接到所述第三晶体管的所述源极或所述第三晶体管的所述漏极。
本领域的一般技术人员将在阅读本公开的全文后容易明白本发明的这些和其他特征，本公开的全文包括附图和权利要求书。
附图说明
图1示出了根据本发明的一个实施例的开关器件的示意图。
图2和图3示出了根据本发明的一个实施例的图1的开关器件的开关电路，其分别被配置为承受正浪涌和负浪涌。
图4和图5示出了根据本发明的一个实施例的用于如图2所示配置的开关器件的浪涌模拟。
图6和图7示出了根据本发明的一个实施例的用于如图3所示配置的开关器件的浪涌模拟。
图8和图9示出了根据本发明的实施例的开关器件的示意图。
图10示出了根据本发明的一个实施例的开关电路的示意图。
图11示出了图10的开关电路的简化示意图。
图12和图13示出了根据本发明的实施例的供应电压选择电路的示意图。
图14和图15示出了根据本发明的实施例的电压转换器的示意图。
图16和图17示出了根据本发明的实施例的开关路径的示意图。
在不同图示中使用相同参考标记指示相同或相似部件。
具体实施方式
在本公开中，提供许多特定细节，诸如电路、部件和方法的例子，以提供对本发明的实施例的透彻理解。然而，本领域的一般技术人员将认识到，可在没有特定细节中的一者或多者的情况下实践本发明。在其他情况下，未示出或描述熟知细节以免模糊本发明的方面。
在本公开中，用“N”(例如，N0、N1、N2等)标记的晶体管是N型金属氧化物半导体(NMOS)晶体管，并且用“P”(例如，P1、P2等)标记的晶体管是P型金属氧化物半导体(PMOS)晶体管。此外，用“HV”标记的晶体管是高电压晶体管。作为具体例子，“HVN”(例如，HVN1、HVN2等)表示高电压NMOS晶体管，并且“HVP”(例如，HVP1、HVP2等)表示高电压PMOS晶体管。如能够理解的，所提供的晶体管类型仅用于说明目的。还可依据应用的详情使用其他晶体管。
可在开关器件中采用TVS二极管以防御高电压浪涌。然而，TVS二极管的使用可能在一些应用中为不合需要的。例如，外部TVS二极管可能在外部部件数量最小化的应用中在MUS器件的共用节点上为不合需要的。此类MUS器件的开关电路因此必须在没有TVS二极管提供电压箝位的情况下经受住高电压(例如，+/-22V)浪涌测试。
图1示出了根据本发明的一个实施例的开关器件100的示意图。例如，开关器件100可包括MUS器件。在图1的例子中，开关器件100将共用节点连接到一个或多个末端节点，所述末端节点可包括多个计算机接口端口。在图1的例子中，开关器件100被配置为将共用节点DP连接到末端节点103至107中的一个或多个。在图1的例子中，节点103至107分别包括音频端口、第一USB端口(USB1)、第二USB端口(USB2)、第一接收器/发射器端口(RT1)和第二接收器/发射器端口(RT2)。节点可连接到引脚，该引脚继而可连接到垫片102以允许便利地触及节点。例如，在浪涌测试期间，可借助于垫片102将测试电压引入到开关器件100中。可在共用节点DP的垫片102上施加测试电压以模拟开关路径上的正或负浪涌电压。
开关路径可包括至少两个相对节点：一端上的共用节点以及另一端上的末端节点。在图1的例子中，开关器件100包括多个开关路径，包括从共用节点DP到末端节点103的第一开关路径、从共用节点DP到末端节点104的第二开关路径、从共用节点DP到末端节点105的第三开关路径、从共用节点DP到末端节点106的第四开关路径以及从共用节点DP到末端节点107的第五开关路径。开关器件100可依据待连接到共用节点的末端节点的数量来包括更多或更少的开关路径。
在图1的例子中，每个开关路径包括一个或多个串联开关电路101。作为具体例子，从共用节点DP到末端节点103的开关路径包括三个串联开关电路101，从共用节点DP到末端节点104的开关路径包括三个串联开关电路101，从共用节点DP到末端节点105的开关路径包括三个串联开关电路101，等等。接通沿着开关路径的所有开关电路101将开关路径的一端上的共用节点连接到开关路径的末端节点。可通过“断开”沿着开关路径的开关电路101来打开该开关路径。共用节点DP上的数据源或接收器可因此通过“接通/断开”特定开关电路101来与末端节点103至107中的任一个连接或断开连接。
在图1的例子中，开关电路101由其主开关表示，所述主开关在图1的例子中是晶体管N0(还在图10中示出)。为了图示清楚起见在图1至图3中仅标记一个晶体管N0。一般来讲，开关电路101的主开关可包括具有高电压隔离的低电压NMOS或PMOS晶体管。例如，主开关可包括隔离NMOS开关器件，其是静电放电(ESD)保护类型的器件。
接通开关电路101接通了其主开关以允许信号在主开关的源极与漏极之间流动。可通过将开关电路101的主开关的源极连接到相邻开关电路101的主开关的漏极并且以此类推来串联连接多个开关电路101。在一个实施例中，开关电路101沿着开关路径提供高电压浪涌保护。因此，开关器件100未必需要共用节点上的TVS二极管用于高电压浪涌保护。
开关电路101的主开关可为开关核心(例如，图10，开关核心201)的一部分。正用作主开关的晶体管的栅极可响应于浪涌而自动连接到其源极或其漏极以“断开”晶体管。
一般来讲，正用作主开关的晶体管的栅极可依据其源极上的电势相对于其漏极上的电势来自动连接到其自己的源极或其自己的漏极。在NMOS晶体管用作主开关的情况下，NMOS晶体管的栅极可依据其源极和漏极中的哪一个具有较低电势来连接到其源极或漏极以抵御瞬态低电压栅极-源极电压VGS。例如，当正用作主开关的NMOS晶体管的源极与其漏极相比具有较低电势时，将NMOS晶体管的栅极与源极连接在一起导致NMOS晶体管的电压VGS为零，从而“断开”NMOS晶体管并且在开关路径上提供浪涌保护。在同一例子中，当NMOS晶体管的漏极与NMOS晶体管的源极相比具有较低电势时，NMOS晶体管的栅极和漏极可在浪涌期间连接在一起以“断开”NMOS晶体管。
在一个实施例中，每个开关电路101被配置为降低特定电压，这可取决于开关电路101的部件参数。开关路径上的开关电路101的数量可因此决定沿着开关路径的浪涌保护。例如，假设每个开关电路101被配置为降低8伏，则具有三个串联开关电路101的开关路径可保护开关路径抵御24V浪涌(3×8V)。如能够理解的，开关电路101上的电压降和给定开关路径上的串联开关电路101的数量可依据应用的详情而变化。
图2和图3示出了根据本发明的一个实施例的分别被配置为承受正浪涌和负浪涌的开关电路101。在图2和图3的例子中，每个开关电路101被配置为承受8V。因此，在需要开关器件100经受住+/-22V浪涌测试的应用中，可在共用节点DP与接口端口的节点之间串联连接三个开关电路101。在该配置中，串联开关电路101降低总共约24伏(3×8V)，从而允许开关器件100承受+/-22V浪涌测试。当在共用节点DP上引入24V用于浪涌测试时，可在开关路径上的三个串联开关电路101之间平分所述24V。
为了承受共用节点DP上存在的正浪涌电压，开关电路101的主开关可使其栅极连接到其漏极，如图2所示。当开关电路101被配置为承受共用节点DP上的负浪涌电压时，主开关可使其栅极连接到其源极，如图3所示。一般来讲，主开关的栅极响应于浪涌而自动连接到其源极或漏极以“断开”主开关。在NMOS晶体管用作主开关的情况下，NMOS晶体管的栅极可响应于浪涌而自动连接到其漏极和源极中的较低电压。在PMOS用作主开关的情况下，PMOS晶体管的栅极可响应于浪涌而自动连接到其漏极和源极中的较高电压。
图4和图5示出了用于如图2所示的被配置为承受正浪涌的开关器件100的浪涌模拟。图4示出了当在共用节点DP上施加+22V浪涌时在共用节点DP处所得的浪涌电流。图5示出了具有+22V浪涌的开关路径上的开关电路101中的每一个上的所得的电压降。
图6和图7示出了用于如图3所示的被配置为承受负浪涌的开关器件100的浪涌模拟。图6示出了当在共用节点DP上施加-22V浪涌时在共用节点DP处所得的浪涌电流。图7示出了具有-22V浪涌的开关路径上的开关电路101中的每一个上的所得的电压降。图4至图7的浪涌模拟示出了具有串联开关电路101的开关路径在浪涌期间具有相对较低电流。更具体地讲，当在共用节点DP上引入+/-22V时，所得的浪涌电流相对较小。
可改变开关电路101的数量和开关器件100的共用节点与末端节点之间的连接以优化开关路径的浪涌保护和带宽。图8示出了作为开关器件100的特定具体实施的开关器件100A的示意图。在图8的例子中，节点104和105上的USB端口具有通往共用节点DP的单独开关路径。为了降低共用节点DP上的“断开”电容，节点103上的音频端口和节点106和107上的接收器/发射器端口共享通往共用节点DP的路径。在一些具体实施中，这允许开关器件100A具有1.4pf的寄生电容和约822MHz的带宽。如能够理解的，开关器件100可具有其他开关路径配置。例如，图9示出了作为开关器件100的另一个特定具体实施的开关器件100B的示意图。
图10示出了根据本发明的一个实施例的开关电路101的示意图。在图10的例子中，开关电路101包括开关核心201和栅极控制驱动器202。在图10的例子中，晶体管N0是开关电路101的主开关。
在图10的例子中，开关电路101包括充当电压箝位的齐纳二极管ZG。当开关电路101被启用(即，“接通”)时，晶体管HVN1“断开”并且电流流到电阻器RG和齐纳二极管ZG以形成晶体管N0的恒定栅极-源极电压VGS。当开关电路101被禁用(即，“断开”)时，晶体管HVN1“接通”并且下拉晶体管N0的栅极，电阻器RG限制通往晶体管N0的栅极的电流，并且齐纳二极管ZG箝制晶体管N0的栅极电压。齐纳二极管ZS、电阻器RS、齐纳二极管ZD和电阻器RD形成击穿电路，其设置晶体管N0的漏极-源极电压VDS的击穿电压。有利的是，不必依赖于晶体管N0的击穿电压BVDSS进行浪涌保护，因为由击穿电路设置的击穿电压低于晶体管N0的BVDSS。
更具体地讲，当开关电路101被启用时，启用信号ENB_H“接通”晶体管HVP1，由启用信号ENB_L“断开”晶体管HVN1，并且由电流源208所生成的电流I1穿过电阻器RG和齐纳二极管ZG流动到节点B(其连接到晶体管N0的主体)。晶体管N3和N4充当分压器网络，其将晶体管N0的源极电压和漏极电压对半分。更具体地讲，当开关电路101被启用时，晶体管N0、N3和N4接通并且节点B等于晶体管N0的源极和漏极处的电压的一半，即B＝(S+D)/2。
在图10的例子中，晶体管N1和N2形成交叉耦接电路，其允许晶体管N0的栅极依据晶体管N0的源极和漏极中的哪一个具有较低电势来自动连接到晶体管N0的源极或漏极。在权利要求10的例子中，晶体管N1的源极连接到晶体管N2的漏极，晶体管N1的漏极连接到晶体管N0的源极，晶体管N2的源极连接到晶体管N0的漏极，晶体管N1的栅极连接到晶体管N0的漏极，并且晶体管N2的栅极连接到晶体管N0的源极。
在浪涌期间，开关电路101被禁用，晶体管N1和N2将节点B设为晶体管N0的源极电压和漏极电压中的最小值(即，B＝min(S，D))，晶体管HVP1“断开”，晶体管HVN1“接通”，并且节点G(即，晶体管N0的栅极)由晶体管HVN1和电阻器RG下拉到NRAIL。齐纳二极管ZG将节点G箝制为B-V(ZG)，其为大约min(S，D)-0.7V，使得晶体管N0、N3和N4可在浪涌期间安全地“断开”。
作为具体例子，假设节点D(即，晶体管N0的漏极)处于8V，节点S(即，晶体管N0的源极)处于0V，节点B为处于0V的min(S，D)，齐纳二极管ZD击穿和电阻器RD限制从节点D到节点S的电流，所述电流穿过电阻器RD、齐纳二极管ZD和晶体管N1。从节点D到节点S的电流因此为[D-S-V(ZD)]/RD。每个开关电路101可具有相同电阻器RD和齐纳电压V(ZD)以及穿过电阻器RG的相同电流(其非常小并且可被忽略不计)，因此每个开关电路101的漏极-源极电压应当大致相同。
在图10的例子中，充当主开关的晶体管N0是NMOS晶体管。因此，晶体管N0的栅极响应于浪涌而自动连接到其源极和漏极中的最小值，即G＝min(S，D)，以“断开”晶体管N0。在主开关为PMOS晶体管的其他实施例中，开关核心201可诸如通过用例如PMOS晶体管(即，P1和P2)替代图10的晶体管N1和N2来适于响应于浪涌而将PMOS晶体管的栅极自动连接到其源极和漏极中的最大值，即G＝max(S，D)，以“断开”PMOS晶体管。
图11示出了根据本发明的一个实施例的图10的开关电路101的简化示意图。图11示出了交叉耦接电路，其包括晶体管N1和N2以用于依据晶体管N0的漏极和源极中的哪一个具有较低电势来将晶体管N0的栅极自动连接到其漏极或源极。在图11的例子中，齐纳二极管Z10箝制晶体管N0的栅极电压。
图12示出了根据本发明的一个实施例的供应电压选择电路220的示意图。在图12的例子中，选择电路220可被配置为提供来自共用节点DP上的电压和接地参考GND中的最负值的负轨(NRAIL)。例如，选择电路220的节点205可连接到开关电路101的栅极控制驱动器202的节点205(参见图10)以提供最负NRAIL。作为具体例子，如果共用节点DP上的电压是24V并且GND是0，则齐纳二极管Z2箝制晶体管HVN3的栅极电压以保护晶体管HVN3的栅极-源极电压VGS并且电阻器R2限制穿过齐纳二极管Z2的电流。因为晶体管HVN3接通并且晶体管HVN3“断开”，所以节点205上的NRAIL为0V(即，来自GND)。以类似方式，当晶体管HVN3“接通”并且晶体管HVN2“断开”时，节点205上的NRAIL连接到共用节点DP。
应该指出的是，最高正轨(PRAIL)和最低负轨(NRAIL)可使用相同方法来实施。例如，图13示出了根据本发明的一个实施例的供应电压选择电路230的示意图。在图13的例子中，选择电路230可被配置为提供来自共用节点DP上的电压和接地参考GND中的最正值的正轨(PRAIL)。选择电路230的节点206可连接到开关电路101的栅极控制驱动器202的节点206(参见图10)以提供最正PRAIL。
图14和图15示出了根据本发明的实施例的电压转换器的示意图。图14和图15中的特定电压(诸如5V)被提供作为例子而非限制。一般来讲，开关电路101可由启用信号“接通”或“断开”。在图14的例子中，高电压侧转换器240将启用信号EN转换为最正电压PRAIL＝max(DP，GND)以生成EN_H和ENB_H信号，其用于控制栅极控制驱动器202中的高侧电流源208“接通”或“断开”(参见图10)。
在图15的例子中，低电压侧转换器250将启用信号EN转换为低电压NRAIL＝min(DP，GND)以生成EN_L和ENB_L信号，其用于“接通”或“断开”栅极控制驱动器202的晶体管HVN1(参见图10)以将或不将晶体管N0的栅极电压下拉到最负电压NRAIL。在图15的例子中，晶体管HVP9是在供应电压VCC被切断为0V时启用晶体管N0的栅极的下拉的分支的一部分。也就是说，当开关电路101没有电源时，栅极控制驱动器202的晶体管HVN1可将晶体管N0的栅极下拉到最负电压NRAIL以确保开关电路101“断开”(即，打开)。
图16和图17示出了根据本发明的实施例的开关路径的示意图。在图16的例子中，开关路径305具有三个串联开关电路101(101-1、101-2、101-3)，其将共用节点301连接到末端节点302。在图16的例子中，开关电路101-1的晶体管N0的漏极连接到共用节点301，开关电路101-1的晶体管N0的源极连接到开关电路101-2的晶体管N0的漏极，开关电路101-2的晶体管N0的源极连接到开关电路101-3的晶体管N0的漏极，并且开关电路101-3的晶体管N0的源极连接到末端节点302。附加开关路径可连接到节点303和304。
开关路径305是3级开关路径的例子，即，具有三个开关电路101的开关路径。图17示出了具有2个级的开关路径306。开关路径305和306在其他方面是相同的。一般来讲，级数可以但未必基于开关路径的BVDSS要求。例如，假设3级开关路径的3个阈值电压VTH，则将存在阈值电压VT1、VT2和VT3，每个主开关一个阈值电压。然而，在浪涌期间，BVDSS击穿电压可为不同的。可控制主开关的漏极-源极电压VDS以免超过VT1并且进入负电阻区。在没有BVDSS模型的情况下，依赖于使用齐纳二极管的有源箝制(如在图10的开关电路101中)来限制主开关的漏极-源极电压VDS更为稳健。
已经公开了具有高电压浪涌抑制的开关电路。尽管已经提供了本发明的特定实施例，但应当理解，这些实施例用于说明目的而不具限制性。本领域的一般技术人员将在阅读本公开后将会明白许多附加实施例。

Claims (20)

1.一种开关器件，所述开关器件包括：
第一开关路径，所述第一开关路径将第一节点连接到第二节点，所述第一开关路径包括第一组串联开关电路；以及
第二开关路径，所述第二开关路径将所述第一节点连接到第三节点，所述第二开关路径包括第二组串联开关电路，
其中所述第一组串联开关电路中的开关电路响应于所述第一开关路径上的浪涌电压而将所述开关电路的晶体管的栅极自动连接到所述晶体管的漏极或所述晶体管的源极以“断开”所述晶体管并且打开所述第一开关路径。
2.根据权利要求1所述的开关器件，其中所述开关电路将所述晶体管的所述栅极自动连接到所述晶体管的所述漏极以承受所述第一开关路径上的正浪涌电压。
3.根据权利要求1所述的开关器件，其中所述开关电路将所述晶体管的栅极自动连接到所述晶体管的源极以承受所述第一开关路径上的负浪涌电压。
4.根据权利要求1所述的开关器件，其中所述开关电路包括：
交叉耦接电路，所述交叉耦接电路基于所述浪涌电压的极性来将所述晶体管的所述栅极自动连接到所述晶体管的所述源极或所述晶体管的所述漏极。
5.根据权利要求1所述的开关器件，其中所述开关电路还包括：
栅极控制驱动器，所述栅极控制驱动器连接到所述晶体管的所述栅极并且响应于启用信号而“接通”或“断开”所述晶体管。
6.根据权利要求5所述的开关器件，其中所述开关电路还包括：
电压转换器，所述电压转换器转换所述启用信号以“接通”或“断开”所述栅极控制驱动器的电流源。
7.一种连接开关器件的节点的方法，所述方法包括：
通过第一开关路径将共用节点连接到第一末端节点，所述第一开关路径包括串联连接的第一晶体管和第二晶体管；
通过第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接的第三晶体管和第四晶体管；
依据所述第一晶体管的源极上的电势相对于所述第一晶体管的漏极上的电势来将所述第一晶体管的栅极自动连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极。
8.根据权利要求7所述的方法，其中将所述第一晶体管的所述栅极连接到所述第一晶体管的所述源极以承受所述第一开关路径上的负浪涌电压。
9.根据权利要求7所述的方法，其中将所述第一晶体管的所述栅极连接到所述第一晶体管的所述漏极以承受所述第一开关路径上的正浪涌电压。
10.一种开关器件，所述开关器件包括：
共用节点；
第一开关路径，所述第一开关路径将所述共用节点连接到第一末端节点，所述第一开关路径包括串联连接到第二晶体管的第一晶体管，所述第一晶体管的源极连接到所述第二晶体管的漏极，并且依据所述第一晶体管的所述源极上的电势相对于所述第一晶体管的所述漏极上的电势，所述第一晶体管的栅极连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极；以及
第二开关路径，所述第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接到第四晶体管的第三晶体管，所述第三晶体管的源极连接到所述第四晶体管的漏极，并且依据所述第三晶体管的所述源极上的电势相对于所述第三晶体管的所述漏极上的电势，所述第三晶体管的栅极连接到所述第三晶体管的所述源极或所述第三晶体管的所述漏极。
11.根据权利要求10所述的开关器件，其中所述第一晶体管的所述漏极连接到所述共用节点。
12.根据权利要求11所述的开关器件，其中所述第三晶体管的所述漏极连接到所述共用节点。
13.根据权利要求12所述的开关器件，其中所述第三晶体管的所述漏极通过所述第一晶体管连接到所述共用节点。
14.根据权利要求10所述的开关器件，其中所述第一晶体管的所述源极连接到所述第一晶体管的所述栅极并且所述第二晶体管的所述源极连接到所述第二晶体管的所述栅极以承受所述第一开关路径上的负浪涌电压。
15.根据权利要求10所述的开关器件，其中所述第一晶体管的所述漏极连接到所述第一晶体管的所述栅极并且所述第二晶体管的所述漏极连接到所述第二晶体管的所述栅极以承受所述第一开关路径上的正浪涌电压。
16.根据权利要求10所述的开关器件，其中所述第一晶体管和第二晶体管包括NMOS晶体管。
17.根据权利要求10所述的开关器件，还包括第一开关电路，所述第一开关电路包括：
所述第一晶体管；以及
交叉耦接电路，所述交叉耦接电路在所述第一晶体管的所述源极与所述第一晶体管的所述漏极相比具有较低电势时将所述第一晶体管的所述栅极自动连接到所述第一晶体管的所述源极，并且在所述第一晶体管的所述漏极与所述第一晶体管的所述源极相比具有较低电势时将所述第一晶体管的所述栅极自动连接到所述第一晶体管的所述漏极。
18.根据权利要求17所述的开关器件，其中所述交叉耦接电路包括：
第五晶体管；以及
第六晶体管，
其中所述第五晶体管的源极连接到所述第六晶体管的漏极，所述第五晶体管的漏极连接到所述第一晶体管的所述源极，所述第六晶体管的源极连接到所述第一晶体管的所述漏极，所述第五晶体管的栅极连接到所述第一晶体管的所述漏极，并且所述第六晶体管的栅极连接到所述第一晶体管的所述源极。
19.根据权利要求18所述的开关器件，其中所述第一开关电路还包括：
栅极控制驱动器电路，所述栅极控制驱动器电路连接到所述第一晶体管的所述栅极并且响应于启用信号而“接通”或“断开”所述第一晶体管。
20.根据权利要求10所述的开关器件，其中所述开关器件包括微型USB开关(MUS)器件并且所述第一末端节点连接到计算机接口端口。
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