CN109698617B - 用于生成正电压和负电压的电压倍增器电路 - Google Patents

用于生成正电压和负电压的电压倍增器电路 Download PDF

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Abstract

本公开的实施例涉及用于生成正电压和负电压的电压倍增器电路。一种电压倍增器电路支持既在正电压升压模式中操作以从第一节点到第二节点正向升压，又在负电压升压模式中操作以从第二节点到第一节点负向升压。电压倍增器电路由共享公共主体的相同导电类型的晶体管形成，该公共主体未与任何的电压倍增器电路晶体管的源极连接。偏置生成器电路被耦合以从第一节点接收第一电压并从第二节点接收第二电压。偏置生成器电路操作以将第一电压和第二电压中的较低电压施加到公共主体。

Description

用于生成正电压和负电压的电压倍增器电路
优先权要求
本申请要求2017年10月23日提交的美国临时专利申请No.62/575692的优先权，其公开内容通过引用并入本文。
技术领域
本发明涉及被配置为生成正电压和负电压的电压倍增(例如，双倍)电路。
背景技术
参考图1，其示出了电压倍增器电路100的电路图。电路100包括n沟道MOS晶体管MN1(具有耦合到节点A的源极端子和耦合到节点NA1的漏极端子)和n沟道MOS晶体管MN2(具有耦合到节点A的源极端子和耦合到节点NA2的漏极端子)。晶体管MN1和晶体管MN2交叉耦合，其中晶体管MN1的栅极端子在节点NA2耦合到晶体管MN2的漏极端子，并且晶体管MN2的栅极端子在节点NA1耦合到晶体管MN1的漏极端子。
电路100还包括n沟道MOS晶体管MN3(具有耦合到节点NA1的源极端子和耦合到节点NB1的漏极端子)和n沟道MOS晶体管MN4(具有耦合到节点NA2的源极端子和耦合到的节点NB2的漏极端子)。晶体管MN3和晶体管MN4交叉耦合，其中晶体管MN3的栅极端子在节点NA2耦合到晶体管MN4的源极端子，并且晶体管MN4的栅极端子在节点NA1耦合到晶体管MN3的源极端子。
电路100还包括n沟道MOS晶体管MN5(具有耦合到节点B的漏极端子和耦合到节点NA1的源极端子)和n沟道MOS晶体管MN6(具有耦合到节点B的漏极端子和耦合到节点NA2的源极端子)。晶体管MN5的栅极端子耦合到节点NB1，并且晶体管MN6的栅极端子耦合到节点NB2。
电容器C1具有耦合到节点NA1的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2具有耦合到节点NA2的一个端子和被耦合以接收时钟信号CKN(其是时钟信号CK的逻辑反相)的另一端子。自举电容器Cbs1具有耦合到节点NB1的一个端子和被耦合以接收时钟信号CKH的另一端子。自举电容器Cbs2具有耦合到节点NB2的一个端子和被耦合以接收时钟信号CKHN(其是时钟信号CKH的逻辑反相)的另一端子。
使用在图2中所示的时钟电压升压电路110从时钟信号CK和CKN生成时钟信号CKH和CKHN。电路110包括n沟道MOS晶体管112(具有耦合到正电源电压节点VDD的源极端子和耦合到节点114的漏极端子)和n沟道MOS晶体管116(具有耦合到VDD节点的源极端子和耦合到节点118的漏极端子)。晶体管112和晶体管116交叉耦合，其中晶体管112的栅极端子在节点118耦合到晶体管116的漏极端子，并且晶体管116的栅极端子在节点114耦合到晶体管112的漏极端子。
电容器C1'具有耦合到节点114的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2'具有耦合到节点118的一个端子和被耦合以接收时钟信号CKN的另一端子。
CMOS反相器120具有耦合到VDD节点的输入和生成时钟信号CKH的输出。反相器120中的p沟道MOS晶体管的源极端子耦合到节点114，并且反相器120中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。
CMOS反相器122具有耦合到VDD节点的输入和生成时钟信号CKHN的输出。反相器122中的p沟道MOS晶体管的源极端子耦合到节点118，并且反相器122中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。
时钟电压升压电路110用于将时钟信号CK和CKN进行电平移位以生成时钟信号CKH和CKHN。图3A示出了时钟信号CK和CKN的波形。图3B示出了时钟信号CKH和CKHN的波形。应当注意，时钟电压升压电路110用于将时钟信号CKH和CKHN的高电压电平升压到2*VDD，其中时钟信号CK和CKN的高电压电平为VDD。时钟信号CKH和CKHN分别具有与时钟信号CK和CKN相同的相位。
图1的电压倍增器电路100可操作以生成正电压或负电压。当电压倍增器电路100用作正电压倍增器电路(即，以高正电压模式操作)时，诸如电源电压VDD的输入电压连接到节点A并且在节点B生成诸如2*VDD的高正电压的输出电压。相反，当电压倍增器电路100用作负电压倍增器电路(即，以高负电压模式操作)时，诸如接地电源电压GND的输入电压连接到节点B并且在节点A生成诸如-VDD的高负电压的输出电压。
电压倍增器电路100有利地仅根据两个时钟(CK/CKH和CKN/CKHN)操作。
在高正电压模式下电压倍增器电路100如下操作：
首先，假设没有时钟。在这种情况下，节点NA1和节点NA2将被充电到VDD-Vt电压电平，其中Vt是n沟道MOS晶体管MN1和MN2的阈值电压。现在，假设施加时钟信号。如果时钟信号CK处于VDD电压电平并且时钟信号CKN处于0(接地GND)电压电平，则时钟信号CKH处于2*VDD电压电平并且时钟信号CKHN处于0电压电平。在该配置中，节点NA1将移位到2VDD-Vt电压电平，并且节点NA2将移位到VDD电压电平。由于晶体管MN3和晶体管MN4之间的交叉耦合，节点NB1将被充电到3*VDD电压电平，并且节点NB2将被充电到VDD电压电平。当节点NB1处于3*VDD电压电平并且节点NA1处于2*VDD电压电平时，n沟道MOS晶体管MN5具有足够的Vgs(栅极到源极电压)，以将2*VDD电压从节点NA1传递至节点B。以这种方式，高正电压被生成(高于输入电源电压VDD)并被传递以用于输出。因此，在高正电压模式操作期间，将电压VDD施加在节点A，并且在节点B生成2*VDD电压。在时钟的相反的相位期间，节点NA1和节点NA2在VDD电压电平和2*VDD电压电平之间切换。类似地，节点NB1和节点NB2在VDD电压电平和3*VDD电压电平之间切换。
在高负电压模式下电压倍增器电路100如下操作：
在接地基准电压GND被施加到节点B的情况下，当时钟信号CKH转变为2*VDD电压电平时，时钟信号CK同时处于VDD电压电平，并且n沟道MOS晶体管MN5导通且节点NA1被充电至0(GND)电压电平。在下一时钟周期期间，时钟信号CKH从2*VDD电压电平切换到0电压电平，其中时钟信号CK从VDD电压电平改变到0电压电平，因此节点NA1从0电压电平转换到-VDD电压电平。而且，节点NB1经由晶体管MN3和晶体管MN5的关断而放电到-VDD电压电平。以这种方式，节点NA1也变为-VDD电压电平。由于时钟信号CKN和CKHN的影响，节点NA2经由晶体管MN6被充电到0(GND)电压电平。当NA2处于0电压电平，且NA1处于-VDD电压电平时，该配置导致晶体管MN1导通并将-VDD电压电平电压传递到节点A。在该负高电压操作模式中，节点NA1和节点NA2在0电压电平和-VDD电压电平之间切换，反之亦然。类似地，节点NB1和节点NB2在VDD电压电平和-VDD电压电平之间切换，反之亦然。
应当注意，在假定在输出处没有电流负载且没有电荷损失时的理想的操作情况下，提及正操作模式和负操作模式中的前述电压电平。
将电路100实施成集成电路利用三个不同的隔离的P型阱(PWELL)以用于晶体管的主体(体)。那些PWELL包括：用于晶体管MN1和MN2的主体的与节点A关联的第一PWELL、用于晶体管MN3和MN5的主体的与节点NA1关联的第二PWELL、用于晶体管MN4和MN6的主体的与节点NA2关联的第三PWELL。本领域技术人员认识到，提供三种不同的隔离的PWELL结构将占据大量的集成电路面积。此外，因为隔离的主体与晶体管源极端子的局部连接，由于源极节点上的关联的电容，所以主体变为电容性(由于电容器C1和C2提供的大电容，在节点NA1和节点NA2这特别是个问题)。
在本领域种存在解决前述问题的需要。
发明内容
在一个实施例中，一种电路包括：电压倍增器电路，电压倍增器电路包括：第一节点，被配置为当所述电压倍增器电路被配置用于以正电压升压模式操作时接收第一电压并且被配置为当所述电路被配置用于以负电压升压模式操作时输出负电压；第二节点，被配置为当所述电压倍增器电路被配置用于以正电压升压模式操作时，输出超过所述第一电压的正电压，并且被配置为当所述电路被配置用于以负电压升压模式操作时接收超过所述负电压的第二电压；和多个相同导电类型并且共享公共主体的晶体管，该公共主体未与所述多个晶体管中的任何晶体管的源极连接；以及偏置生成器电路，被耦合以从第一节点接收第一电压并从第二节点接收第二电压，所述偏置生成器电路被配置为将第一电压和第二电压中的较低电压施加到公共主体。
在一个实施例中，一种电路包括：第一节点；第二节点；以交叉耦合配置连接的第一晶体管和第二晶体管，其中第一晶体管耦合在第一节点和第一中间节点之间，并且第二晶体管耦合在第一节点和第二中间节点之间；以交叉耦合配置连接的第三晶体管和第四晶体管，其中第三晶体管耦合在第一中间节点和第三中间节点之间，并且第四晶体管耦合在第二中间节点和第四中间节点之间；第五晶体管，耦合在第一中间节点和第二节点之间，并且具有耦合到第三中间节点的控制端子；第六晶体管，耦合在第二中间节点和第二节点之间，并且具有耦合到第四中间节点的控制端子；其中第一至第六晶体管共享公共主体，该公共主体未与所述第一至第六晶体管中的任何晶体管的源极连接；以及偏置生成器电路，被耦合以从第一节点接收第一电压和从第二节点接收第二电压，所述偏置生成器电路被配置为将第一电压和第二电压中的较低电压施加到公共主体；其中第一中间节点和第二中间节点被电容性地耦合以分别接收第一时钟信号的相反的相位；并且其中第三中间节点和第四中间节点被电容性地耦合以分别接收第二时钟信号的相反的相位。
在一个实施例中，一种电路包括：第一节点；第二节点；第一晶体管和第二晶体管，其中第一晶体管耦合在第一节点和第一中间节点之间，并且其中第二晶体管耦合在第一节点和第二中间节点之间；第三晶体管和第四晶体管，其中第三晶体管耦合在第一中间节点和第三中间节点之间，并且其中第四晶体管耦合在第二中间节点和第四中间节点之间，其中第一和第四晶体管的栅极耦合到第三中间节点并且其中第二和第三晶体管的栅极耦合到第四中间节点；第五晶体管，耦合在第一中间节点和第二节点之间，并且具有耦合到第四中间节点的控制端子；第六晶体管，耦合在第二中间节点和第二节点之间，并且具有耦合到第三中间节点的控制端子；其中第一至第六晶体管共享公共主体，该公共主体未与所述第一至第六晶体管中的任何晶体管的源极连接；以及偏置生成器电路，被耦合以从第一节点接收第一电压和从第二节点接收第二电压，所述偏置生成器电路被配置为将第一电压和第二电压中的较低电压施加到公共主体；其中第一中间节点和第二中间节点被电容性地耦合以分别接收第一时钟信号的相反的相位；并且其中第三中间节点和第四中间节点被电容性地耦合以分别接收第二时钟信号的相反的相位。
在一个实施例中，一种电路包括：第一节点；第二节点；第一晶体管和第二晶体管，其中第一晶体管耦合在第一节点和第一中间节点之间，并且其中第二晶体管耦合在第一节点和第二中间节点之间；第三晶体管和第四晶体管，其中第三晶体管耦合在第一中间节点和第三中间节点之间，并且其中第四晶体管耦合在第二中间节点和第四中间节点之间，第一和第四晶体管的栅极耦合第三中间节点和第二和第三晶体管的栅极耦合到第四中间节点；第五晶体管，耦合在第一中间节点和第二节点之间，并且具有耦合到第四中间节点的控制端子；第六晶体管，耦合在第二中间节点和第二节点之间，并且具有耦合到第三中间节点的控制端子；其中第一中间节点和第二中间节点被电容性地耦合以分别接收第一时钟信号的相反的相位；并且其中第三中间节点和第四中间节点被电容性地耦合以分别接收第二时钟信号的相反的相位。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
图1是根据现有技术的电压倍增器的电路图；
图2是时钟电压升压电路的电路图；
图3A和图3B示出了时钟信号波形；
图4是根据本发明的第一实施例的电压倍增器的电路图；
图5是图4电路的三阱技术实现的横截面图；
图6是根据本发明的第二实施例的电压倍增器的电路图；以及
图7是根据本发明的第三实施例的电压倍增器的电路图。
具体实施方式
现在参考图4，其示出了电压倍增器电路200的电路图。相同的附图标记表示图1中的相同或相似的部件。电压倍增器电路200与电压倍增器电路100的不同之处在于电路200的每个n沟道晶体管MN1-MN6被形成为共享公共主体(体)202。另一不同之处在于n沟道MOS晶体管MN1-MN6的源极端子未与公共主体202连接。但是，公共主体202不是浮置的节点。又一个不同之处在于电路200还包括用于偏置公共主体202的电路204。
偏置电路204由一对n沟道MOS晶体管MN7和MN8形成，其源极-漏极路径串联连接在节点A和节点B之间。更具体地，晶体管MN7的漏极连接到节点A，并且晶体管MN8的漏极连接到节点B。晶体管MN7和MN8的源极彼此连接并输出施加到公共主体202的主体偏置电压。晶体管MN7的栅极在节点B连接到晶体管MN8的漏极，并且晶体管MN8的栅极在节点A连接到晶体管MN7的漏极。晶体管MN7和MN8因此具有交叉耦合的电路配置。
在节点A和B之间的晶体管MN7和MN8的交叉耦合的电路配置的效果是施加到公共主体202的输出主体偏置电压将始终保持在节点A和节点B存在的电压中的较低电压，无论电路200以高正电压模式还是高负电压模式操作。这确保了在静态情况下不存在正向偏置的公共主体202。因此，在高正电压模式操作的情况下(例如，VDD施加到节点A并且从节点B输出2*VDD)，节点A处的电压低于节点B处的电压，并且偏置电路204将公共主体202偏置在节点A处的VDD电压。在高负电压模式下操作的情况下(例如，GND施加到节点B并且从节点A输出-VDD)，节点A处的电压低于节点B处的电压，偏置电路204将公共主体202偏置在节点A处的电压。
现在参考图5。电路200的制造可以利用三阱技术，其中使用隔离的p型衬底210制造电路200。在p型衬底210内形成n型阱212。然后，通过n型阱212内的p型阱214形成p型的公共主体202。然后在公共主体202的p型阱214内形成晶体管MN1-MN6的n型源极区域和漏极区域(通常被称为216)。晶体管MN1-MN6的源极未连接到公共主体202的p型阱214。偏置电路204的晶体管MN7和晶体管MN8也形成在公共主体202的p型阱214中，并且与晶体管MN1-MN6的结构不同之处在于晶体管MN7的源极和晶体管MN8的源极218通过高掺杂的p型区域220连接到p型衬底210中的它们的主体。
三阱技术结构形成两个寄生二极管230和232。第一寄生二极管230形成在隔离的p型阱214和n型阱212之间。第二寄生二极管232形成在p型衬底210和n型阱212之间。在该实施方式中，p型衬底210被偏置在接地电压，并且所有晶体管MN1-MN8的主体处于相同的电势。为了确保寄生二极管230和232都不变为正向偏置，用于n型阱212的偏置信号226通过高掺杂的n型区228施加集成电路的最大正电压(当然，考虑到集成电路的安全操作区域限制)。
电路200的实施方式解决了图1的电路100的问题。由于所有晶体管MN1-MN8仅使用单个隔离的PWELL，因此占用的面积减小。因为公共主体202没有连接到与节点NA1或NA2关联的任何电容器，导致公共主体202不那么电容性，所以解决了寄生电容。结果，主体将首先进行充电/放电，这意味着在任何操作状况下都降低了主体电流的概率。
参考图6，其示出了电压倍增器电路300的电路图。电路300包括n沟道MOS晶体管MN11(具有耦合到节点A的源极端子和耦合到节点NA11的漏极端子)和n沟道MOS晶体管MN12(具有耦合到节点A的源极端子和耦合到节点NA12的漏极端子)。晶体管MN11的栅极端子耦合到节点NB12，并且晶体管MN12的栅极端子耦合到节点NB11。
电路300还包括n沟道MOS晶体管MN13(具有耦合到节点NA11的源极端子和耦合到节点NB12的漏极端子)和n沟道MOS晶体管MN14(具有耦合到节点NA12的源极端子和耦合到节点NB11的漏极端子)。晶体管MN13的栅极端子耦合到节点NB11，并且晶体管MN14的栅极端子耦合到节点NB12。
电路300还包括n沟道MOS晶体管MN15(具有耦合到节点B的漏极端子和耦合到节点NA11的源极端子)以及n沟道MOS晶体管MN16(具有耦合到节点B的漏极端子和耦合到节点NA12的源极端子)。晶体管MN15的栅极端子耦合到节点NB11，并且晶体管MN16的栅极端子耦合到节点NB12。
电容器C11具有耦合到节点NA11的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2具有耦合到节点NA12的一个端子和被耦合以接收时钟信号CKN(其为时钟信号CK的逻辑反相)的另一端子。自举电容器Cbs11具有耦合到节点NB12的一个端子和被耦合以接收时钟信号CKHN的另一端子。自举电容器Cbs12具有耦合到节点NB11的一个端子和被耦合以接收时钟信号CKH(其是时钟信号CKHN的逻辑反相)的另一端子。
使用图2中所示的时钟电压升压电路110从时钟信号CK和CKN生成时钟信号CKH和CKHN。
图6的电压倍增器电路300可操作以生成正电压或负电压。当电压倍增器电路300用作正电压倍增器电路(即，以高正电压模式操作)时，诸如电源电压VDD的输入电压连接到节点A并且在节点B生成诸如2*VDD的高正电压的输出电压。相反，当电压倍增器电路200用作负电压倍增器电路(即，以高负电压模式操作)时，诸如接地电源电压GND的输入电压连接到节点B并且在节点A生成诸如-VDD的高负电压的输出电压。
电压倍增器电路300有利地仅根据两个时钟(CK/CKH和CKN/CKHN)操作。
电压倍增器电路300在高正电压模式下如下操作：
当电路用于生成正电压时，电源电压VDD被施加到“A”节点并且在没有时钟的状况下，节点NA11和节点NA12将被充电到“VDD-Vtn”的电压电平。当时钟被使能时，假设CK为“VDD”、CKN为“0”、CKH为“2*VDD”且CKHN为“0”。利用该配置，节点NA11将被充电到“2*VDD-Vtn”，且NA12将被充电到“VDD”。由于交叉耦合的MN13和MN14，NB11和NB12将分别被充电到“3*VDD”和“VDD”。由于NB11处于“3*VDD”并且NA11处于“2*VDD”，因此NMOS MN15具有足够的Vgs以将2*VDD电压从节点NA1传递到“B”。以这种方式，正电压(高于输入电源电压)被生成并被传递到输出节点以驱动电容性负载和电流负载。在不同的时钟周期期间，节点NA11和节点NA12在“VDD”和“2*VDD”之间切换。类似地，NB11和NB12在“VDD”和“3*VDD”电压电平之间切换。
电压倍增器电路300在高负电压模式下如下操作：
当同一电路用作负电压生成器时，那么时钟配置保持不变，但输入被施加在“B”节点并且从“A”节点取得输出。在负电压配置期间，“B”节点连接到“GND”，并且在没有时钟的状况下，NA11和NA12将被充电到“Vtn”的电压电平。当CKH变为“2*VDD”(此时CK为“VDD”)时，它将NMOS MN15导通并将节点NA11充电至“0”。在下一时钟周期期间，当CKH从“2*VDD”切换到“0”并且CK将状态从“VDD”改变到“0”时，节点NA11从“0”移动到“-VDD”。节点NB11还经由晶体管MN14放电到“-VDD”并关断晶体管MN15。以这种方式，节点NA11达到-VDD电压电平。由于CKN和CKHN的影响，节点NA12经由MN16被充电到“0”。由于NA11处于“-VDD”并且NB12处于“VDD”，因此该配置将晶体管“MN11”导通并将“-VDD”电压传递到“A”节点。以这种方式，负电压被生成并被传递到“A”节点。在负电压配置期间，节点NA11和节点NA12在“0/-VDD”之间切换，反之亦然。类似地，节点NB11和节点NB12在“VDD/-VDD”之间切换，反之亦然。
应当注意，用于正操作和负操作模式的前述电压电平是在假定在输出处没有电流负载且没有电荷损失时的理想的操作情况下提及的。
在一个实施例中，将电路300实施成集成电路利用三个不同的隔离的P型阱(PWELL)以用于晶体管的主体(体)。那些PWELL包括：用于晶体管MN11和MN12的主体的与节点A关联的第一PWELL；用于晶体管MN13和MN15的主体的与节点NA11关联的第二PWELL；用于晶体管MN14和MN16的主体的与节点NA12关联的第三PWELL。在该实施方式中，各种晶体管MN11-MN16的源极连接到它们各自的主体。
在备选的实施方式中，如图7中所示，电路300'与电压倍增器电路300的不同之处在于，电路300'的每个n沟道晶体管MN11-MN16被形成为共享公共主体(体)202。另一不同之处在于n沟道MOS晶体管MN11-MN16的源极端子没有连接到公共主体202。然而，公共主体202不是浮置的节点。又一个不同之处在于电路200'还包括用于偏置公共主体202的电路204。
偏置电路204由一对n沟道MOS晶体管MN7和MN8形成，其源极-漏极路径串联连接在节点A和节点B之间。更具体地，晶体管MN7的漏极连接到节点A，并且晶体管MN8的漏极连接到节点B。晶体管MN7和MN8的源极彼此连接并输出施加到公共主体202的主体偏置电压。晶体管MN7的栅极在节点B连接到MN8的漏极，并且晶体管MN8的栅极在节点A连接到MN7的漏极。因此，晶体管MN7和MN8具有交叉耦合电路配置。
在节点A和B之间的晶体管MN7和MN8的交叉耦合的电路配置的效果是施加到公共主体202的输出主体偏置电压将始终保持在节点A和B存在的电压中的较低电压，无论电路300在高正电压模式还是高负电压模式下操作。这确保了在静态情况下公共主体202没有被正向偏置。因此，在以高正电压模式操作的情况下(例如，VDD被施加到节点A并且从节点B输出2*VDD)，节点A处的电压低于节点B处的电压，并且偏置电路204将公共主体202偏置在节点A处的VDD电压。在以高负电压模式操作的情况下(例如，其中GND被施加到节点B并且从节点A输出-VDD)，节点A处的电压低于节点B处的电压，偏置电路204将公共主体202偏置在节点A处的电压。
电路300'的制造可以利用如在图5中所示和之前描述的三阱技术。
前面的描述已经通过示例性和非限制性示例提供了对本发明的示例性实施例的完整且信息丰富的描述。然而，当结合附图和所附权利要求阅读时，鉴于前面的描述，各种修改和调整对本领域技术人员而言将变得显而易见。然而，对本发明的教导的所有这些和类似的修改仍将落入如所附权利要求中限定的本发明的范围内。

Claims (48)

1.一种电路，包括：
电压倍增器电路，包括：
第一节点，当所述电压倍增器电路被配置用于以正电压升压模式操作时，被配置为接收第一电压，并且当所述电压倍增器电路被配置用于以负电压升压模式操作时，被配置为输出负电压；
第二节点，当所述电压倍增器电路被配置用于以所述正电压升压模式操作时，被配置为输出超过所述第一电压的正电压，并且当所述电压倍增器电路被配置用于以负电压升压模式操作时，被配置为接收超过所述负电压的第二电压；和
具有相同导电类型并共享公共主体的多个晶体管，所述公共主体未与所述多个晶体管中的任何晶体管的源极连接；以及
偏置生成器电路，被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压，所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体。
2.根据权利要求1所述的电路，其中所述偏置生成器电路包括：第一偏置晶体管和第二偏置晶体管，具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径，并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。
3.根据权利要求2所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述多个晶体管相同的导电类型。
4.根据权利要求3所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述多个晶体管的源极和漏极形成在所述公共主体中。
5.根据权利要求1所述的电路，其中所述电压倍增器电路包括：
第一中间节点和第二中间节点，分别被电容性地耦合以接收第一时钟信号以及与所述第一时钟信号相位相反的信号；和
第三中间节点和第四中间节点，分别被电容性地耦合以接收第二时钟信号以及与所述第二时钟信号相位相反的信号。
6.根据权利要求5所述的电路，其中所述电压倍增器电路的所述多个晶体管包括以交叉耦合配置连接的第一晶体管和第二晶体管，其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。
7.根据权利要求6所述的电路，还包括以交叉耦合配置连接的第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。
8.根据权利要求7所述的电路，还包括：
第五晶体管，耦合在所述第一中间节点和所述第二节点之间，并且具有耦合到所述第三中间节点的控制端子；和
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合到所述第四中间节点的控制端子。
9.根据权利要求8所述的电路，其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。
10.根据权利要求9所述的电路，其中所述第一晶体管至所述第六晶体管以三阱技术实现，所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。
11.根据权利要求10所述的电路，还包括附加偏置，所述附加偏置用于将所述隔离的n型阱偏置在等于或高于在所述p型区域处的电压和在所述公共主体处的电压的电压电平。
12.根据权利要求10所述的电路，其中所述偏置生成器电路包括：第一偏置晶体管和第二偏置晶体管，具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径，并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。
13.根据权利要求12所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。
14.根据权利要求13所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一至第六晶体管的源极和漏极形成在所述公共主体中。
15.根据权利要求5所述的电路，其中所述电压倍增器电路的所述多个晶体管包括第一晶体管和第二晶体管，其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。
16.根据权利要求15所述的电路，还包括第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间，其中所述第一晶体管和所述第四晶体管的栅极耦合到所述第三中间节点，并且其中所述第二晶体管和所述第三晶体管的栅极耦合到所述第四中间节点。
17.根据权利要求16所述的电路，还包括：
第五晶体管，耦合在所述第一中间节点和所述第二节点之间，并且具有耦合到所述第四中间节点的控制端子；和
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合到所述第三中间节点的控制端子。
18.根据权利要求17所述的电路，其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。
19.根据权利要求18所述的电路，其中所述第一晶体管至所述第六晶体管以三阱技术实现，所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。
20.根据权利要求19所述的电路，还包括附加偏置，所述附加偏置用于将所述隔离的n型阱偏置在等于或高于在所述p型区域的电压和在所述公共主体的电压的电压电平。
21.根据权利要求19所述的电路，其中所述偏置生成器电路包括：第一偏置晶体管和第二偏置晶体管，具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径，并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。
22.根据权利要求21所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。
23.根据权利要求22所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一晶体管至所述第六晶体管的源极和漏极形成在所述公共主体中。
24.根据权利要求5所述的电路，其中所述第一时钟信号具有第一高电压电平，并且其中所述第二时钟信号具有与所述第一高电压电平不同的第二高电压电平。
25.根据权利要求5所述的电路，其中所述第一时钟信号和所述第二时钟信号具有对准的相位。
26.一种电路，包括：
第一节点；
第二节点；
第一晶体管和第二晶体管，以交叉耦合配置连接，其中所述第一晶体管耦合在所述第一节点和第一中间节点之间，并且所述第二晶体管耦合在所述第一节点和第二中间节点之间；
第三晶体管和第四晶体管，以交叉耦合配置连接，其中所述第三晶体管耦合在所述第一中间节点和第三中间节点之间，并且所述第四晶体管耦合在所述第二中间节点和第四中间节点之间；
第五晶体管，耦合在所述第一中间节点和所述第二节点之间，并且具有耦合到所述第三中间节点的控制端子；
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合到所述第四中间节点的控制端子；
其中所述第一晶体管至所述第六晶体管共享公共主体，所述公共主体未与所述第一晶体管至所述第六晶体管中的任何晶体管的源极连接；和
偏置生成器电路，被耦合以从所述第一节点接收第一电压并从所述第二节点接收第二电压，所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体；
其中所述第一中间节点和所述第二中间节点被电容性地耦合以分别接收第一时钟信号以及与所述第一时钟信号相位相反的信号；并且
其中所述第三中间节点和所述第四中间节点被电容性地耦合以分别接收第二时钟信号以及与所述第二时钟信号相位相反的信号。
27.根据权利要求26所述的电路，其中所述第一时钟信号具有第一高电压电平，并且其中所述第二时钟信号具有与所述第一高电压电平不同的第二高电压电平。
28.根据权利要求27所述的电路，其中所述第二高电压电平是所述第一高电压电平的两倍。
29.根据权利要求26所述的电路，其中所述第一时钟信号和所述第二时钟信号具有对准的相位。
30.根据权利要求26所述的电路，其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。
31.根据权利要求30所述的电路，其中所述第一晶体管至所述第六晶体管以三阱技术实现，所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。
32.根据权利要求31所述的电路，还包括附加偏置，所述附加偏置用于将所述隔离的n型阱偏置在等于或高于在所述p型区域的电压和在所述公共主体的电压的电压电平。
33.根据权利要求31所述的电路，其中所述偏置生成器电路包括：第一偏置晶体管和第二偏置晶体管，具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径，并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。
34.根据权利要求33所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述第一晶体管至所述第六晶体管相同的导电类型。
35.根据权利要求34所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述第一晶体管至所述第六晶体管的源极和漏极形成在所述公共主体中。
36.根据权利要求33所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述第一晶体管至所述第六晶体管的源极和漏极形成在所述公共主体中。
37.一种电路，包括：
第一节点；
第二节点；
第一中间节点；
第二中间节点；
第三中间节点；
第四中间节点；
第一晶体管和第二晶体管，其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间，并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间；
第三晶体管和第四晶体管，其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间，并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间，其中所述第一晶体管和所述第四晶体管的栅极耦合到所述第三中间节点并且其中所述第二晶体管和所述第三晶体管的栅极耦合到所述第四中间节点；
第五晶体管，耦合在所述第一中间节点和所述第二节点之间，并且具有耦合到所述第四中间节点的控制端子；
第六晶体管，耦合在所述第二中间节点和所述第二节点之间，并且具有耦合到所述第三中间节点的控制端子；
其中所述第一晶体管至所述第六晶体管共享公共主体，所述公共主体未与所述第一晶体管至所述第六晶体管中的任何晶体管的源极连接；以及
偏置生成器电路，被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压，所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体；
其中所述第一中间节点和所述第二中间节点被电容性耦合以分别接收第一时钟信号以及与所述第一时钟信号相位相反的信号；和
其中所述第三中间节点和所述第四中间节点被电容性耦合以分别接收第二时钟信号以及与所述第二时钟信号相位相反的信号。
38.根据权利要求37所述的电路，其中所述第一时钟信号具有第一高电压电平，并且其中所述第二时钟信号具有与所述第一高电压电平不同的第二高电压电平。
39.根据权利要求38所述的电路，其中所述第二高电压电平是所述第一高电压电平的两倍。
40.根据权利要求37所述的电路，其中所述第一时钟信号和所述第二时钟信号具有相反的相位。
41.根据权利要求37所述的电路，其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。
42.根据权利要求41所述的电路，其中所述第一晶体管至所述第六晶体管以三阱技术实现，所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。
43.根据权利要求42所述的电路，还包括附加偏置，所述附加偏置用于将所述隔离的n型阱偏置在等于或高于在所述p型区域的电压和在所述公共主体的电压的电压电平。
44.根据权利要求42所述的电路，其中所述偏置生成器电路包括：第一偏置晶体管和第二偏置晶体管，具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径，并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。
45.根据权利要求44所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述第一晶体管至所述第六晶体管相同的导电类型。
46.根据权利要求45所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述第一至第六晶体管的源极和漏极形成在所述公共主体中。
47.根据权利要求44所述的电路，其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述第一至第六晶体管的源极和漏极形成在所述公共主体中。
48.根据权利要求37所述的电路，其中所述电路可操作在正电压升压模式操作中，以从所述第一节点到所述第二节点正向升压，并且可操作在负电压升压模式中，以从所述第二节点到所述第一节点负向升压。
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