JP2000058677A - ラッチアップ防止回路 - Google Patents
ラッチアップ防止回路Info
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- noise
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- 239000000758 substrate Substances 0.000 claims description 13
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 230000009545 invasion Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】従来のＣＭＯＳ形メモリセルでは、構造的に寄
生バイポーラトランジスタが構成され、ノイズが配線を
通ってパッドから入り込み、ラッチアップを発生させ、
はチップの自己破壊等の問題があった。 【解決手段】本発明は、メモリセルに接続される電源ラ
インとＧＮＤラインの各ラインに、それぞれ通常オン状
態のＮＭＯＳ、ＰＭＯＳ型トランジスタを配置して、ラ
ッチアップを起こさせるトリガとなるノイズが乗ったと
しても基板側に抜けさせて、メモリセルまで到達させな
いことにより、ラッチアップの発生を抑制するラッチア
ップ防止回路である。
生バイポーラトランジスタが構成され、ノイズが配線を
通ってパッドから入り込み、ラッチアップを発生させ、
はチップの自己破壊等の問題があった。 【解決手段】本発明は、メモリセルに接続される電源ラ
インとＧＮＤラインの各ラインに、それぞれ通常オン状
態のＮＭＯＳ、ＰＭＯＳ型トランジスタを配置して、ラ
ッチアップを起こさせるトリガとなるノイズが乗ったと
しても基板側に抜けさせて、メモリセルまで到達させな
いことにより、ラッチアップの発生を抑制するラッチア
ップ防止回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にスタティック・ランダムアクセスメモリ
（ＳＲＡＭ）のメモリセルに駆動用電源を供給する際に
ラッチアップを防止する回路に関する。
に係り、特にスタティック・ランダムアクセスメモリ
（ＳＲＡＭ）のメモリセルに駆動用電源を供給する際に
ラッチアップを防止する回路に関する。
【０００２】
【従来の技術】一般に、ＳＲＡＭのメモリセルの駆動電
源の低圧化、例えば２．５Ｖ以下になると、ＣＭＯＳセ
ルが単体ＳＲＡＭ、キャッシュを問わず主メモリセルと
して用いられることが想定されている。
源の低圧化、例えば２．５Ｖ以下になると、ＣＭＯＳセ
ルが単体ＳＲＡＭ、キャッシュを問わず主メモリセルと
して用いられることが想定されている。
【０００３】このＣＭＯＳ形メモリセルは、他の種類の
メモリセルに比べてセル面積としては大きくなるが、読
み出し速度や書き込み速度等は同等であり、製造工程の
工数の少なさ、プロセスの整合性など製造面から考える
と、最も適したセルとされている。特に、低電圧動作が
可能であり、１Ｖ程度の電源電圧下でも問題なく動作す
ることができる。
メモリセルに比べてセル面積としては大きくなるが、読
み出し速度や書き込み速度等は同等であり、製造工程の
工数の少なさ、プロセスの整合性など製造面から考える
と、最も適したセルとされている。特に、低電圧動作が
可能であり、１Ｖ程度の電源電圧下でも問題なく動作す
ることができる。
【０００４】このＣＭＯＳ形セルとしては、図４に示す
ようなＣＭＯＳのインバータ２つによるフリップフロッ
プ１，２と２つのトランスファゲート３，４とを組み合
わせた６トランジスタのメモリセルが知られている。
ようなＣＭＯＳのインバータ２つによるフリップフロッ
プ１，２と２つのトランスファゲート３，４とを組み合
わせた６トランジスタのメモリセルが知られている。
【０００５】この構成のメモリセルは、動作マージンが
広い、データ保持電流がきわめて少ないといった長所が
あり、低電圧下でのバッテリバックアップ等に多用され
ている。
広い、データ保持電流がきわめて少ないといった長所が
あり、低電圧下でのバッテリバックアップ等に多用され
ている。
【０００６】
【発明が解決しようとする課題】しかしこのＣＭＯＳ形
メモリセルには、ラッチアップと称される寄生回路効果
がある。このラッチアップにより、メモリセルを挟んで
電源側と接地側が短絡し、通常はチップの自己破壊か、
少なくともシステム異常となって一旦、電源を切る必要
がある。
メモリセルには、ラッチアップと称される寄生回路効果
がある。このラッチアップにより、メモリセルを挟んで
電源側と接地側が短絡し、通常はチップの自己破壊か、
少なくともシステム異常となって一旦、電源を切る必要
がある。
【０００７】図５（ａ）には、ＣＭＯＳ形メモリセルの
断面構成を示し、同図（ｂ）には寄生トランジスタの等
価回路を示す。
断面構成を示し、同図（ｂ）には寄生トランジスタの等
価回路を示す。
【０００８】この構造においては、同時に２つの寄生バ
イポーラトランジスタ５，６が存在する。これらの寄生
バイポーラトランジスタ５，６の種類は、通常２種類あ
り、ｎｐｎ型とｐｎｐ型である。ｎｐｎ型トランジスタ
５は、コレクタがエミッタに対して正にバイアスされ、
べースがエミッタよりも約０．６Ｖ正電位にあるとき、
トランジスタをコレクタからエミッタヘと電流が流れ
る。またｐｎｐ型トランジスタ６は、これとは相補的な
特性をもっている。
イポーラトランジスタ５，６が存在する。これらの寄生
バイポーラトランジスタ５，６の種類は、通常２種類あ
り、ｎｐｎ型とｐｎｐ型である。ｎｐｎ型トランジスタ
５は、コレクタがエミッタに対して正にバイアスされ、
べースがエミッタよりも約０．６Ｖ正電位にあるとき、
トランジスタをコレクタからエミッタヘと電流が流れ
る。またｐｎｐ型トランジスタ６は、これとは相補的な
特性をもっている。
【０００９】そして電源電圧の供給は、基板上に配置し
たパッドから直接金属配線を用いて素子に接続されてい
る。このため、電源電圧ＶCC若しくは、ＧＮＤ（接地）
電位のいずれかに外部から若しくは内部で発生したノイ
ズは、配線を通って拡散層からウェル領域に流れ込み、
寄生バイポーラトランジスタ５，６を動作させるラッチ
アップ発生のトリガとなっている。
たパッドから直接金属配線を用いて素子に接続されてい
る。このため、電源電圧ＶCC若しくは、ＧＮＤ（接地）
電位のいずれかに外部から若しくは内部で発生したノイ
ズは、配線を通って拡散層からウェル領域に流れ込み、
寄生バイポーラトランジスタ５，６を動作させるラッチ
アップ発生のトリガとなっている。
【００１０】そこで本発明は、外部や内部で発生したノ
イズのメモリセルへの侵入を防止して、ラッチアップの
発生を抑制し、チップの自己破壊やシステム異常を防止
するラッチアップ防止回路を提供することを目的とす
る。
イズのメモリセルへの侵入を防止して、ラッチアップの
発生を抑制し、チップの自己破壊やシステム異常を防止
するラッチアップ防止回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、基板上に多数のＣＭＯＳ形メモリセルが配
置されたメモリセルアレイにおいて、各メモリセルに電
源電圧を供給するための電源ラインの途中に配置される
第１のトランジスタと、前記メモリセルのＧＮＤライン
の途中に配置される第２のトランジスタとを備え、ラッ
チアップを起こさせるノイズが前記電源ライン若しくは
前記ＧＮＤラインに重畳した際に、前記第１，第２のト
ランジスタのソースを通じて基板側に抜けさせて、前記
メモリセルへの侵入を防ぎラッチアップの発生を抑制す
るラッチアップ防止回路を提供する。
するために、基板上に多数のＣＭＯＳ形メモリセルが配
置されたメモリセルアレイにおいて、各メモリセルに電
源電圧を供給するための電源ラインの途中に配置される
第１のトランジスタと、前記メモリセルのＧＮＤライン
の途中に配置される第２のトランジスタとを備え、ラッ
チアップを起こさせるノイズが前記電源ライン若しくは
前記ＧＮＤラインに重畳した際に、前記第１，第２のト
ランジスタのソースを通じて基板側に抜けさせて、前記
メモリセルへの侵入を防ぎラッチアップの発生を抑制す
るラッチアップ防止回路を提供する。
【００１２】以上のような構成のラッチアップ防止回路
は、メモリセルに接続される電源ラインとＧＮＤライン
の各ラインの途中に、それぞれ通常オン状態のトランジ
スタを配置して、各ラインにラッチアップを起こさせる
トリガとなるノイズが重畳した際に、ソース／ドレイン
を通じて基板側に抜けさせて、メモリセルの侵入を防
ぎ、ラッチアップの発生を抑制する。
は、メモリセルに接続される電源ラインとＧＮＤライン
の各ラインの途中に、それぞれ通常オン状態のトランジ
スタを配置して、各ラインにラッチアップを起こさせる
トリガとなるノイズが重畳した際に、ソース／ドレイン
を通じて基板側に抜けさせて、メモリセルの侵入を防
ぎ、ラッチアップの発生を抑制する。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１４】図１には、本発明による実施形態に係るラ
ッチアップ防止回路の概念的な構成例を示し説明する。
ッチアップ防止回路の概念的な構成例を示し説明する。
【００１５】このラッチアップ防止回路は、例えば、多
数のＣＭＯＳ形メモリセルがマトリックス状に配置され
たメモリセルアレイ１１において、各メモリセルに電源
電圧Ｖccを供給するための電源ライン１２の途中に配置
されるＰＭＯＳ型トランジスタ１３と、メモリセルアレ
イ（メモリセル）のＧＮＤライン１４の途中に配置され
るＮＭＯＳ型トランジスタ１５とで構成される。
数のＣＭＯＳ形メモリセルがマトリックス状に配置され
たメモリセルアレイ１１において、各メモリセルに電源
電圧Ｖccを供給するための電源ライン１２の途中に配置
されるＰＭＯＳ型トランジスタ１３と、メモリセルアレ
イ（メモリセル）のＧＮＤライン１４の途中に配置され
るＮＭＯＳ型トランジスタ１５とで構成される。
【００１６】図２には、このラッチアップ防止回路が設
けられた１つのメモリセルの一部の断面構成例を代表的
に示す。
けられた１つのメモリセルの一部の断面構成例を代表的
に示す。
【００１７】この構成において、電源ライン１２は、通
常オン状態のＰＭＯＳ型トランジスタ１３のソース側に
接続されており、電源電圧Ｖccにノイズが乗った場合に
は、ソースからＮウエル領域に抜ける。
常オン状態のＰＭＯＳ型トランジスタ１３のソース側に
接続されており、電源電圧Ｖccにノイズが乗った場合に
は、ソースからＮウエル領域に抜ける。
【００１８】このように電源ライン１２にラッチアップ
を起こさせるトリガとなるノイズが乗ったとしても、Ｐ
ＭＯＳ型トランジスタ１３を介してＮウエル領域に流
れ、メモリセルまで到達しなくなる。
を起こさせるトリガとなるノイズが乗ったとしても、Ｐ
ＭＯＳ型トランジスタ１３を介してＮウエル領域に流
れ、メモリセルまで到達しなくなる。
【００１９】また、ＧＮＤライン１４は、通常オン状態
のＮＭＯＳ型トランジスタ１５のソース側に接続されて
おり、接地電位に乗ったノイズは、ＮＭＯＳ型トランジ
スタ１５のソースからＰ領域（基板１６）側に抜ける。
このようにＧＮＤライン１４にラッチアップを起こさせ
るトリガとなるノイズが乗ったとしても、ＮＭＯＳ型ト
ランジスタ１５を介して基板１６側に流れ、メモリセル
まで到達しなくなる。
のＮＭＯＳ型トランジスタ１５のソース側に接続されて
おり、接地電位に乗ったノイズは、ＮＭＯＳ型トランジ
スタ１５のソースからＰ領域（基板１６）側に抜ける。
このようにＧＮＤライン１４にラッチアップを起こさせ
るトリガとなるノイズが乗ったとしても、ＮＭＯＳ型ト
ランジスタ１５を介して基板１６側に流れ、メモリセル
まで到達しなくなる。
【００２０】以上のことから電源電圧Ｖcc若しくは接地
電位のラインにノイズが乗った場合、それぞれがラッチ
アップ防止回路のトランジスタのソースを通じて基板側
に流れ込み、従来ではラッチアップ発生のトリガとなっ
ていたノイズを消弧することができる。これにより、メ
モリセルへのノイズの侵入を防止して、ラッチアップの
発生を抑制することができる。
電位のラインにノイズが乗った場合、それぞれがラッチ
アップ防止回路のトランジスタのソースを通じて基板側
に流れ込み、従来ではラッチアップ発生のトリガとなっ
ていたノイズを消弧することができる。これにより、メ
モリセルへのノイズの侵入を防止して、ラッチアップの
発生を抑制することができる。
【００２１】また、本実施形態のラッチアップ防止回路
において、ＰＭＯＳ型トランジスタの駆動能力は、ＮＭ
ＯＳ型トランジスタの能力に比べて小さいものでよい。
において、ＰＭＯＳ型トランジスタの駆動能力は、ＮＭ
ＯＳ型トランジスタの能力に比べて小さいものでよい。
【００２２】次にラッチアップ防止回路の変形例を示し
説明する。
説明する。
【００２３】前述した実施形態では、各１つのＰＭＯ
Ｓ，ＮＭＯＳ型トランジスタを用いたが、メモリセルア
レイに対して１つのＮＭＯＳ型トランジスタでは、かか
る負荷が大きくなる。
Ｓ，ＮＭＯＳ型トランジスタを用いたが、メモリセルア
レイに対して１つのＮＭＯＳ型トランジスタでは、かか
る負荷が大きくなる。
【００２４】そこで図３に示すように、ＧＮＤラインに
の配線周りに関して、メモリセルアレイを電気的に任意
の複数に分割して、それぞれの分割セルアレイ１７ａ，
１７ｂ，１７ｃ，１７ｄに、各１つのＮＭＯＳ型トラン
ジスタ１８ａ，１８ｂ，１８ｃ，１８ｄを配置させて、
かかる負荷を軽減することもできる。
の配線周りに関して、メモリセルアレイを電気的に任意
の複数に分割して、それぞれの分割セルアレイ１７ａ，
１７ｂ，１７ｃ，１７ｄに、各１つのＮＭＯＳ型トラン
ジスタ１８ａ，１８ｂ，１８ｃ，１８ｄを配置させて、
かかる負荷を軽減することもできる。
【００２５】この場合、ＰＭＯＳ型トランジスタ１３
は、１つでも良いし、それぞれの分割メモリセルアレイ
毎に各１つ若しくは、いくつかのアレイ数毎に１つを配
置しても良い。
は、１つでも良いし、それぞれの分割メモリセルアレイ
毎に各１つ若しくは、いくつかのアレイ数毎に１つを配
置しても良い。
【００２６】以上説明したように本実施形態は、メモリ
セルに接続される電源ライン若しくはＧＮＤラインの各
ラインに、それぞれ通常オン状態のＮＭＯＳ、ＰＭＯＳ
型トランジスタを配置して、ラッチアップを起こさせる
トリガとなるノイズが乗ったとしても基板側に抜けさせ
て、メモリセルまで到達させないことにより、ラッチア
ップの発生を抑制する。
セルに接続される電源ライン若しくはＧＮＤラインの各
ラインに、それぞれ通常オン状態のＮＭＯＳ、ＰＭＯＳ
型トランジスタを配置して、ラッチアップを起こさせる
トリガとなるノイズが乗ったとしても基板側に抜けさせ
て、メモリセルまで到達させないことにより、ラッチア
ップの発生を抑制する。
【００２７】
【発明の効果】以上詳述したように本発明によれば、外
部や内部で発生したノイズのメモリセルへの侵入を防止
して、ラッチアップの発生を抑制し、チップの自己破壊
やシステム異常を防止するラッチアップ防止回路を提供
することができる。
部や内部で発生したノイズのメモリセルへの侵入を防止
して、ラッチアップの発生を抑制し、チップの自己破壊
やシステム異常を防止するラッチアップ防止回路を提供
することができる。
【図１】本発明による実施形態に係るラッチアップ防止
回路の概念的な構成例を示す図である。
回路の概念的な構成例を示す図である。
【図２】本実施形態のラッチアップ防止回路が設けられ
た１つのメモリセルの一部の断面構成例を代表的に示す
図である。
た１つのメモリセルの一部の断面構成例を代表的に示す
図である。
【図３】本実施形態のラッチアップ防止回路の変形例を
示す図である。
示す図である。
【図４】一般的なＣＭＯＳ形セルの回路構成を示す図で
ある。
ある。
【図５】図５（ａ）は、ＣＭＯＳ形メモリセルの断面構
成を示し、図５（ｂ）は寄生トランジスタの等価回路を
示す図である。
成を示し、図５（ｂ）は寄生トランジスタの等価回路を
示す図である。
１１…メモリセルアレイ １２…電源ライン １３…ＰＭＯＳ型トランジスタ １４…ＧＮＤライン １５…ＮＭＯＳ型トランジスタ １６…基板
Claims (3)
- 【請求項１】 基板上に多数のＣＭＯＳ形メモリセルが
配置されたメモリセルアレイにおいて、 各メモリセルに電源電圧を供給するための電源ラインの
途中に配置される第１のトランジスタと、 前記メモリセルのＧＮＤラインの途中に配置される第２
のトランジスタとを具備し、 ラッチアップの起因となるノイズが前記電源ライン若し
くは前記ＧＮＤラインに重畳した際に、前記第１，第２
のトランジスタのソースを通じて基板側に抜けさせて、
前記メモリセルへの侵入を防ぎラッチアップの発生を抑
制することを特徴とするラッチアップ防止回路。 - 【請求項２】 前記ＣＭＯＳ形メモリセルのラッチアッ
プを発生させる寄生トランジスタが前記電源ライン側が
ｐｎｐトランジスタの際に、前記第１のトランジスタが
ＰＭＯＳ型トランジスタを配置し、前記ＧＮＤ側がｎｐ
ｎ型トランジスタの際に、前記第２のトランジスタがＮ
ＭＯＳ型トランジスタを配置することを特徴とする請求
項１に記載のラッチアップ防止回路。 - 【請求項３】 基板上に多数のＣＭＯＳ形メモリセルが
配置されたメモリセルアレイをメモリセル駆動用の電源
電圧の供給に関して電気的に複数ブロックに分割した分
割メモリセルアレイにおいて、 各メモリセルに電源電圧を供給するための電源ラインの
途中に配置される１つの第１のトランジスタと、 前記分割された分割メモリセルの各ＧＮＤラインの途中
にそれぞれ配置される複数の第２のトランジスタとを具
備し、 ラッチアップを起こさせるノイズが前記電源ライン若し
くは前記ＧＮＤラインに重畳した際に、前記第１，第２
のトランジスタのソースを通じて基板側に抜けさせて、
前記メモリセルへの侵入を防ぎラッチアップの発生を抑
制することを特徴とするラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229566A JP2000058677A (ja) | 1998-08-14 | 1998-08-14 | ラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229566A JP2000058677A (ja) | 1998-08-14 | 1998-08-14 | ラッチアップ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058677A true JP2000058677A (ja) | 2000-02-25 |
Family
ID=16894190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229566A Pending JP2000058677A (ja) | 1998-08-14 | 1998-08-14 | ラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058677A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504736A (ja) * | 2004-06-25 | 2008-02-14 | サイプレス セミコンダクター コーポレイション | Ｃｍｏｓメモリセル内のラッチアップを防ぐための回路 |
| JP2014027279A (ja) * | 2012-07-27 | 2014-02-06 | Freescale Semiconductor Inc | 半導体デバイスのためのシングルイベントラッチアップ防止技法 |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
-
1998
- 1998-08-14 JP JP10229566A patent/JP2000058677A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504736A (ja) * | 2004-06-25 | 2008-02-14 | サイプレス セミコンダクター コーポレイション | Ｃｍｏｓメモリセル内のラッチアップを防ぐための回路 |
| US8493804B2 (en) | 2004-06-25 | 2013-07-23 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US8837245B2 (en) | 2004-06-25 | 2014-09-16 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| JP2014027279A (ja) * | 2012-07-27 | 2014-02-06 | Freescale Semiconductor Inc | 半導体デバイスのためのシングルイベントラッチアップ防止技法 |
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