JPH0737987A - 半導体集積回路配線方法 - Google Patents
半導体集積回路配線方法Info
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- JPH0737987A JPH0737987A JP5177761A JP17776193A JPH0737987A JP H0737987 A JPH0737987 A JP H0737987A JP 5177761 A JP5177761 A JP 5177761A JP 17776193 A JP17776193 A JP 17776193A JP H0737987 A JPH0737987 A JP H0737987A
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- Japan
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- wiring
- semiconductor integrated
- integrated circuit
- wirings
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体集積回路の仕様に応
じたマクロセルの品種展開に好適な配線技術を提供する
ことにある。 【構成】 ＲＡＭ１３の上層を通過するフィードスルー
配線１５，１８，２１，２４の経路を、所定の配線アル
ゴリズムに従った自動選択配線により決定することによ
り、固定された配線パターンを排除し、マクロセルの品
種展開の容易化を図る。
じたマクロセルの品種展開に好適な配線技術を提供する
ことにある。 【構成】 ＲＡＭ１３の上層を通過するフィードスルー
配線１５，１８，２１，２４の経路を、所定の配線アル
ゴリズムに従った自動選択配線により決定することによ
り、固定された配線パターンを排除し、マクロセルの品
種展開の容易化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、マクロセルの上位階層
を通過する配線の経路決定技術に関し、例えばマクロセ
ル方式のマイクロコンピュータに適用して有効な技術に
関する。
を通過する配線の経路決定技術に関し、例えばマクロセ
ル方式のマイクロコンピュータに適用して有効な技術に
関する。
【０００２】
【従来の技術】マクロセル方式は、純粋の人手設計方式
の開発期間を短縮するために用いられるもので、機能セ
ル方式とも称され、データベースに登録されているマク
ロセル、あるいは対象とされるカスタムＬＳＩ専用の機
能ブロックを設計して、これらのセルを人手若しくは電
子計算機によって配置配線する方式である。そのような
方式においては、ＲＡＭ（ランダム・アクセス・メモ
リ）、ＲＯＭ（リード・オンリー・メモリ）、ＰＬＡ
（プログラマブル・ロジック・アレイ）などのアレー状
機能ブロックのみならず、手書き設計されたＡＬＵ（算
術論理演算ユニット）などのブロックも扱うことができ
る。そのような半導体集積回路において、マクロセルの
上を通過する上位階層配線があり、そのような配線を、
特にフィードスルー配線と称している。例えば、図３に
示されるように、マクロセル３３、３４を含んで半導体
集積回路３１が形成されるとき、３５〜４０で示される
フィードスルー配線が、マクロセル３３の上位階層に形
成される。従来よりそのようなフィードスルー配線３５
〜４０には、配線位置が固定された固定配線が適用され
ていた。すなわち、固定配線方式では、予め配線位置が
固定されており、マクロセルの配線位置との関係で、適
切な配線が選択可能とされる。
の開発期間を短縮するために用いられるもので、機能セ
ル方式とも称され、データベースに登録されているマク
ロセル、あるいは対象とされるカスタムＬＳＩ専用の機
能ブロックを設計して、これらのセルを人手若しくは電
子計算機によって配置配線する方式である。そのような
方式においては、ＲＡＭ（ランダム・アクセス・メモ
リ）、ＲＯＭ（リード・オンリー・メモリ）、ＰＬＡ
（プログラマブル・ロジック・アレイ）などのアレー状
機能ブロックのみならず、手書き設計されたＡＬＵ（算
術論理演算ユニット）などのブロックも扱うことができ
る。そのような半導体集積回路において、マクロセルの
上を通過する上位階層配線があり、そのような配線を、
特にフィードスルー配線と称している。例えば、図３に
示されるように、マクロセル３３、３４を含んで半導体
集積回路３１が形成されるとき、３５〜４０で示される
フィードスルー配線が、マクロセル３３の上位階層に形
成される。従来よりそのようなフィードスルー配線３５
〜４０には、配線位置が固定された固定配線が適用され
ていた。すなわち、固定配線方式では、予め配線位置が
固定されており、マクロセルの配線位置との関係で、適
切な配線が選択可能とされる。
【０００３】尚、マクロセル方式について記載された文
献の例としては、昭和５９年１１月３０日に株式会社オ
ーム社から発行された「ＬＳＩハンドブック（第４７７
頁〜）」がある。
献の例としては、昭和５９年１１月３０日に株式会社オ
ーム社から発行された「ＬＳＩハンドブック（第４７７
頁〜）」がある。
【０００４】
【発明が解決しようとする課題】しかし、上記のように
フィードスルー配線が固定配線の場合、半導体集積回路
チップとして、固定された配線パターンが必ず存在し、
そのことは、当該フィードスルー配線の下位層に存在す
るマクロセルの品種展開には好ましくはない。また、フ
ィードスルー配線を固定配線とする従来方式では、互い
に平行となる配線の長さ、すなわち平行配線長が、どう
しても長くなってしまい、例えば図４に示されるよう
に、互いに平行となるフィードスルー配線３９，４０の
間に形成される容量（静電容量）Ｃが比較的大きくなっ
てしまうことから、例えばフィードスルー配線３９の論
理レベルがローからハイに変化した場合に、他方のフィ
ードスルー配線４０にクロストークノイズを生じ易い。
フィードスルー配線が固定配線の場合、半導体集積回路
チップとして、固定された配線パターンが必ず存在し、
そのことは、当該フィードスルー配線の下位層に存在す
るマクロセルの品種展開には好ましくはない。また、フ
ィードスルー配線を固定配線とする従来方式では、互い
に平行となる配線の長さ、すなわち平行配線長が、どう
しても長くなってしまい、例えば図４に示されるよう
に、互いに平行となるフィードスルー配線３９，４０の
間に形成される容量（静電容量）Ｃが比較的大きくなっ
てしまうことから、例えばフィードスルー配線３９の論
理レベルがローからハイに変化した場合に、他方のフィ
ードスルー配線４０にクロストークノイズを生じ易い。
【０００５】本発明の目的は、半導体集積回路の仕様に
応じたマクロセルの品種展開に好適な配線技術を提供す
ることにある。本発明の別の目的は、クロストークノイ
ズの低減を図った配線技術を提供することにある。
応じたマクロセルの品種展開に好適な配線技術を提供す
ることにある。本発明の別の目的は、クロストークノイ
ズの低減を図った配線技術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、マクロセルの上を通過するフィ
ードスルー配線を自動選択配線とするものである。その
ように自動選択配線とする場合において、隣接するフィ
ードスルー配線間でのクロストークを低減するため、互
いに隣接するフィールドスルー配線間の距離が、互いに
隣接する配線端子間の距離よりも大きくなるようにフィ
ールドスルー配線経路を決定することができる。
ードスルー配線を自動選択配線とするものである。その
ように自動選択配線とする場合において、隣接するフィ
ードスルー配線間でのクロストークを低減するため、互
いに隣接するフィールドスルー配線間の距離が、互いに
隣接する配線端子間の距離よりも大きくなるようにフィ
ールドスルー配線経路を決定することができる。
【０００９】
【作用】上記した手段によれば、マクロセルの上を通過
するフィードスルー配線を自動選択配線とすることは、
固定配線を採用する場合と異なり配線パターンが固定さ
れることはなく、このことが、マクロセルの品種展開の
容易化を達成する。
するフィードスルー配線を自動選択配線とすることは、
固定配線を採用する場合と異なり配線パターンが固定さ
れることはなく、このことが、マクロセルの品種展開の
容易化を達成する。
【００１０】
【実施例】図１には本発明の一実施例方法が適用される
マイクロコンピュータが示される。
マイクロコンピュータが示される。
【００１１】図１に示される半導体集積回路１１は、特
に制限されないが、マクロセル１３、１４と、入出力部
（Ｉ／Ｏ）１４を含み、公知の半導体集積回路製造技術
により単結晶シリコンなどの一つの半導体基板に形成さ
れる。特に制限されないが、マクロセル１３、１４は、
それぞれＲＡＭ（ランダム・アクセス・メモリ）、ＣＰ
Ｕ（中央処理装置）とされ、このＣＰＵ１４の制御によ
りＲＡＭ１３の動作が制御される。そしてこの半導体集
積回路１１の縁部には、ＲＡＭ１３、ＣＰＵ１４を包囲
するように入出力回路１２が配置され、この入出力部１
２を介して外部との間で信号の入出力が可能とされる。
に制限されないが、マクロセル１３、１４と、入出力部
（Ｉ／Ｏ）１４を含み、公知の半導体集積回路製造技術
により単結晶シリコンなどの一つの半導体基板に形成さ
れる。特に制限されないが、マクロセル１３、１４は、
それぞれＲＡＭ（ランダム・アクセス・メモリ）、ＣＰ
Ｕ（中央処理装置）とされ、このＣＰＵ１４の制御によ
りＲＡＭ１３の動作が制御される。そしてこの半導体集
積回路１１の縁部には、ＲＡＭ１３、ＣＰＵ１４を包囲
するように入出力回路１２が配置され、この入出力部１
２を介して外部との間で信号の入出力が可能とされる。
【００１２】ＲＡＭ１３の上位階層には、当該ＲＡＭ１
３上を通過するフィードスルー配線１５、１８、２１、
２４が形成される。１６、１７、１９、２０、２２、２
３、２５、２６はそれぞれＲＡＭ１３の配線端子とされ
る。フィードスルー配線１５は配線端子１６、１７に、
フィードスルー配線１８は配線端子１９、２０に、フィ
ードスルー配線２１は配線端子２２、２３に、フィード
スルー配線２４は配線端子２５、２６に、それぞれ結合
される。
３上を通過するフィードスルー配線１５、１８、２１、
２４が形成される。１６、１７、１９、２０、２２、２
３、２５、２６はそれぞれＲＡＭ１３の配線端子とされ
る。フィードスルー配線１５は配線端子１６、１７に、
フィードスルー配線１８は配線端子１９、２０に、フィ
ードスルー配線２１は配線端子２２、２３に、フィード
スルー配線２４は配線端子２５、２６に、それぞれ結合
される。
【００１３】従来、フィードスルー配線は固定配線とさ
れ、それの選択により、目的の配線端子間の結線を行う
ようにしたが、本実施例では、半導体集積回路の仕様に
応じたマクロセルの品種展開に容易に対処できるように
するため、当該ＲＡＭ１３の上位階層を通過するフィー
ドスルー配線の経路を、所定の配線アルゴリズムに従っ
た自動選択配線により決定するようにしている。この自
動配置配線には、一般的に採用されている手法を適用す
ることができる。例えば、Ｌ字型のような予め決定され
ているパターン形状で端子間の接続を行うパターン限定
法、配線格子単位で配線の可否を管理し、始点端子から
終点端子に至る経路を、１配線格子づつ所定方向にずら
しながら探索していく迷路法、探索の単位を配線格子に
沿った線分とし、配線禁止領域を迂回するように線分を
縦横に延ばしながら配線パターンを探索していくライン
サーチ法、などが適用可能とされる。
れ、それの選択により、目的の配線端子間の結線を行う
ようにしたが、本実施例では、半導体集積回路の仕様に
応じたマクロセルの品種展開に容易に対処できるように
するため、当該ＲＡＭ１３の上位階層を通過するフィー
ドスルー配線の経路を、所定の配線アルゴリズムに従っ
た自動選択配線により決定するようにしている。この自
動配置配線には、一般的に採用されている手法を適用す
ることができる。例えば、Ｌ字型のような予め決定され
ているパターン形状で端子間の接続を行うパターン限定
法、配線格子単位で配線の可否を管理し、始点端子から
終点端子に至る経路を、１配線格子づつ所定方向にずら
しながら探索していく迷路法、探索の単位を配線格子に
沿った線分とし、配線禁止領域を迂回するように線分を
縦横に延ばしながら配線パターンを探索していくライン
サーチ法、などが適用可能とされる。
【００１４】また、任意位置、例えば最上位配線層を通
過するような配線経路を容易に得るには、仮想点を未配
線区間の任意位置に設定し、設定された仮想点を配線経
路探索の始点として、又は当該仮想点を通るように配線
経路を決定するようなアルゴリズムを採用するとよい。
過するような配線経路を容易に得るには、仮想点を未配
線区間の任意位置に設定し、設定された仮想点を配線経
路探索の始点として、又は当該仮想点を通るように配線
経路を決定するようなアルゴリズムを採用するとよい。
【００１５】また、フィードスルー配線を固定配線とす
る従来方式では、互いに平行となる配線の長さ、すなわ
ち平行配線長が、長くなってしまうために、互いに平行
となる配線３９，４０（図４参照）の間に形成される容
量Ｃによってクロストークノイズを生じ易かったが、本
実施例では、配線端子の間隔が比較的狭い場合におい
て、互いに隣接するフィールドスルー配線２１、２４の
間隔が、隣接する配線端子２２、２５間（あるいは２
３、２６間）の距離よりも大きくなるように上記フィー
ルドスルー配線経路を決定することにより、上記クロス
トークノイズの低減を図っている。すなわち、フィード
スルー配線２１、２４は直線ではなく、配線間隔が広が
るように屈曲形成される。そのような配線処理は、自動
配置配線システムにおいて、先ず配線端子の座標をチェ
ックし、配線端子間の距離が所定値以上離れていれば、
そのまま直線で配線し、もしそれよりも小さい場合には
線間距離を大きくするように配線位置を決定することに
よって可能とされる。配線端子２２、２３、２５、２６
の位置が固定的であっても、上記のように配線位置を決
定することにより、互いに隣接する配線間の容量は低減
されるから、その間でのクロストークノイズが低減され
る。尚、そのような配線は、従来のようにフィールドス
ルー配線を固定配線とした場合には不可能であり、本実
施例のようにフィールドスルー配線を自動選択配線とす
ることによって可能とされる。
る従来方式では、互いに平行となる配線の長さ、すなわ
ち平行配線長が、長くなってしまうために、互いに平行
となる配線３９，４０（図４参照）の間に形成される容
量Ｃによってクロストークノイズを生じ易かったが、本
実施例では、配線端子の間隔が比較的狭い場合におい
て、互いに隣接するフィールドスルー配線２１、２４の
間隔が、隣接する配線端子２２、２５間（あるいは２
３、２６間）の距離よりも大きくなるように上記フィー
ルドスルー配線経路を決定することにより、上記クロス
トークノイズの低減を図っている。すなわち、フィード
スルー配線２１、２４は直線ではなく、配線間隔が広が
るように屈曲形成される。そのような配線処理は、自動
配置配線システムにおいて、先ず配線端子の座標をチェ
ックし、配線端子間の距離が所定値以上離れていれば、
そのまま直線で配線し、もしそれよりも小さい場合には
線間距離を大きくするように配線位置を決定することに
よって可能とされる。配線端子２２、２３、２５、２６
の位置が固定的であっても、上記のように配線位置を決
定することにより、互いに隣接する配線間の容量は低減
されるから、その間でのクロストークノイズが低減され
る。尚、そのような配線は、従来のようにフィールドス
ルー配線を固定配線とした場合には不可能であり、本実
施例のようにフィールドスルー配線を自動選択配線とす
ることによって可能とされる。
【００１６】上記のような自動選択配線には、半導体集
積回路の大きさ、セル形状、配線禁止領域、レイアウト
ルール、そしてセルの搭載可能領域などの情報を含む構
造ライブラリを読込み、これに従って自動配置配線を行
う自動配置配線システムが用いられ、そのようなシステ
ムを形成するハードウェアは、ワークステーション若し
くはコンピュータとされる。
積回路の大きさ、セル形状、配線禁止領域、レイアウト
ルール、そしてセルの搭載可能領域などの情報を含む構
造ライブラリを読込み、これに従って自動配置配線を行
う自動配置配線システムが用いられ、そのようなシステ
ムを形成するハードウェアは、ワークステーション若し
くはコンピュータとされる。
【００１７】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００１８】（１）本実施例においては、ＲＡＭ１３の
上位階層を通過するフィードスルー配線の経路を、所定
の配線アルゴリズムに従った自動選択配線により決定す
ることにより、必要な配線のみが形成され、その場合に
おいて、固定された配線パターンは存在しないから、半
導体集積回路の仕様に応じたマクロセルの品種展開に容
易に対処できる。
上位階層を通過するフィードスルー配線の経路を、所定
の配線アルゴリズムに従った自動選択配線により決定す
ることにより、必要な配線のみが形成され、その場合に
おいて、固定された配線パターンは存在しないから、半
導体集積回路の仕様に応じたマクロセルの品種展開に容
易に対処できる。
【００１９】（２）配線端子の間隔が比較的狭い場合に
おいても、互いに隣接するフィールドスルー配線２１、
２４の間隔が、隣接する配線端子２２、２５間（あるい
は２３、２６間）の距離よりも大きくなるように上記フ
ィールドスルー配線経路を決定することにより、上記ク
ロストークノイズの低減を図ることができる。
おいても、互いに隣接するフィールドスルー配線２１、
２４の間隔が、隣接する配線端子２２、２５間（あるい
は２３、２６間）の距離よりも大きくなるように上記フ
ィールドスルー配線経路を決定することにより、上記ク
ロストークノイズの低減を図ることができる。
【００２０】（３）ＲＡＭ１３の上位階層を通過するフ
ィードスルー配線の経路を、所定の配線アルゴリズムに
従った自動選択配線により決定することにより、必要な
配線のみが形成されるので、換言すれば、従来方式の固
定配線を使用する場合に比して不要パターンが無くなる
ので、その分、配線チャネルの使用効率が向上される。
ィードスルー配線の経路を、所定の配線アルゴリズムに
従った自動選択配線により決定することにより、必要な
配線のみが形成されるので、換言すれば、従来方式の固
定配線を使用する場合に比して不要パターンが無くなる
ので、その分、配線チャネルの使用効率が向上される。
【００２１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２２】例えば、配線端子の間隔が比較的狭い場合
において、互いに隣接するフィールドスルー配線２１、
２４の間隔が、隣接する配線端子２２、２５間（あるい
は２３、２６間）の距離よりも大きくなるようにフィー
ルドスルー配線経路を決定することにより、上記クロス
トークノイズの低減を図るべく、フィードスルー配線２
１、２４の配線間隔が広がるように屈曲形成する場合に
おいて、そのように屈曲形成すべきフィードスルー配線
が多数あるときは、図２に示されるように、異なる配線
層を利用するとよい。すなわち、図２に示されるフィー
ドスルー配線２１Ａ，２１Ｂ，２１Ｃ，及び２４Ａ，２
４Ｂ，２４Ｃにおいて、図面上、横方向に形成される配
線は第３層配線とされ、縦方向に形成される配線は第２
層又は第４層配線とされる。そのように多層配線を利用
することにより、多数のフィードスルー配線が最小配線
ピッチで形成される場合でも、線間距離を大きくできる
ので、そこに形成される容量を小さくすることができ
る。
において、互いに隣接するフィールドスルー配線２１、
２４の間隔が、隣接する配線端子２２、２５間（あるい
は２３、２６間）の距離よりも大きくなるようにフィー
ルドスルー配線経路を決定することにより、上記クロス
トークノイズの低減を図るべく、フィードスルー配線２
１、２４の配線間隔が広がるように屈曲形成する場合に
おいて、そのように屈曲形成すべきフィードスルー配線
が多数あるときは、図２に示されるように、異なる配線
層を利用するとよい。すなわち、図２に示されるフィー
ドスルー配線２１Ａ，２１Ｂ，２１Ｃ，及び２４Ａ，２
４Ｂ，２４Ｃにおいて、図面上、横方向に形成される配
線は第３層配線とされ、縦方向に形成される配線は第２
層又は第４層配線とされる。そのように多層配線を利用
することにより、多数のフィードスルー配線が最小配線
ピッチで形成される場合でも、線間距離を大きくできる
ので、そこに形成される容量を小さくすることができ
る。
【００２３】また、上記実施例では、マクロセル１３や
１４をそれそれＲＡＭ、ＣＰＵとしたが、それに限定さ
れず、どのような機能セルであってもよい。
１４をそれそれＲＡＭ、ＣＰＵとしたが、それに限定さ
れず、どのような機能セルであってもよい。
【００２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、半導体記憶装置
や通信制御装置など、半導体集積回路に広く適用するこ
とができる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、半導体記憶装置
や通信制御装置など、半導体集積回路に広く適用するこ
とができる。
【００２５】本発明は、少なくともマクロセルの存在を
条件に適用することができる。
条件に適用することができる。
【００２６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２７】すなわち、マクロセルの上を通過するフィ
ードスルー配線を自動選択配線とすることにより、固定
配線を採用する場合と異なり配線パターンが固定される
ことがないので、マクロセルの品種展開の容易化を図る
ことができる。また、この自動選択配線において互いに
隣接するフィールドスルー配線の間隔が、隣接する配線
端子間の距離よりも大きくなるようにフィールドスルー
配線経路を決定することにより、クロストークノイズの
低減を図ることができる。
ードスルー配線を自動選択配線とすることにより、固定
配線を採用する場合と異なり配線パターンが固定される
ことがないので、マクロセルの品種展開の容易化を図る
ことができる。また、この自動選択配線において互いに
隣接するフィールドスルー配線の間隔が、隣接する配線
端子間の距離よりも大きくなるようにフィールドスルー
配線経路を決定することにより、クロストークノイズの
低減を図ることができる。
【図１】本発明の一実施例方法が適用されるマイクロコ
ンピュータの概略平面図である。
ンピュータの概略平面図である。
【図２】本発明の一実施例方法が適用されるマイクロコ
ンピュータにおけるフィールドスルー配線の説明図であ
る。
ンピュータにおけるフィールドスルー配線の説明図であ
る。
【図３】従来方法が適用される半導体集積回路の概略平
面図である。
面図である。
【図４】従来方法が適用される半導体集積回路における
クロストークノイズ発生の説明図である。
クロストークノイズ発生の説明図である。
１１ 半導体集積回路 １２ 入出力回路 １３ マクロセル １４ マクロセル １５ フィードスルー配線 １６ 配線端子 １７ 配線端子 １８ フィードスルー配線 １９ 配線端子 ２０ 配線端子 ２１ フィードスルー配線 ２１Ａ フィードスルー配線 ２１Ｂ フィードスルー配線 ２１Ｃ フィードスルー配線 ２２ 配線端子 ２３ 配線端子 ２４ フィードスルー配線 ２４Ａ フィードスルー配線 ２４Ｂ フィードスルー配線 ２４Ｃ フィードスルー配線 ２５ 配線端子 ２６ 配線端子 ２１ フィードスルー配線 ２４ フィードスルー配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 国分 尚徳 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 秋元 一泰 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 村谷 哲也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 マクロセルを有する半導体集積回路の配
線端子を接続するための配線経路を決定する半導体集積
回路配線方法において、マクロセルの上位階層を通過す
るフィードスルー配線の経路を、所定の配線アルゴリズ
ムに従った自動選択配線により決定することを特徴とす
る半導体集積回路配線方法。 - 【請求項２】 互いに隣接するフィールドスルー配線間
の距離が、互いに隣接する配線端子間の距離よりも大き
くなるように上記フィールドスルー配線経路を決定する
請求項１記載の半導体集積回路配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177761A JPH0737987A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177761A JPH0737987A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737987A true JPH0737987A (ja) | 1995-02-07 |
Family
ID=16036672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5177761A Pending JPH0737987A (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226775B1 (en) | 1997-08-25 | 2001-05-01 | Nec Corporation | Semiconductor integrated circuit designing method of an interconnection thereof and recording medium in which the method is recorded for empty area |
| US7782086B2 (en) | 2008-01-22 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit device |
-
1993
- 1993-07-19 JP JP5177761A patent/JPH0737987A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226775B1 (en) | 1997-08-25 | 2001-05-01 | Nec Corporation | Semiconductor integrated circuit designing method of an interconnection thereof and recording medium in which the method is recorded for empty area |
| US7782086B2 (en) | 2008-01-22 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit device |
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