JPS63100744A - ゲ−ト敷き詰め形マスタスライスｌｓｉ設計方式 - Google Patents
ゲ−ト敷き詰め形マスタスライスｌｓｉ設計方式Info
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- JPS63100744A JPS63100744A JP61245302A JP24530286A JPS63100744A JP S63100744 A JPS63100744 A JP S63100744A JP 61245302 A JP61245302 A JP 61245302A JP 24530286 A JP24530286 A JP 24530286A JP S63100744 A JPS63100744 A JP S63100744A
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- Japan
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- gate
- chip
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000008707 rearrangement Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩ設計方式に係り、特にゲート敷き詰め形
マスタスライスＬＳＩの配置配線最適化に好適なＬＳＩ
設計方式に関する。
マスタスライスＬＳＩの配置配線最適化に好適なＬＳＩ
設計方式に関する。
従来、多品種少量生産されるＬＳＩの設計方式として、
あらかじめゲートが埋め込まれているセル配置位置と配
線領域が固定されており、その端子間の配線だけを行う
ことによりＬＳＩの設計が完了するゲートアレイ方式と
、セル配置位置及び配線領域を任意に定められるスタン
ダード方式とが知られている。一方、最近、あらかじめ
ＬＳＩチップ全面にセル構成用ゲートを埋め込んでおき
、設計者がそれらのうち任意のゲートを使用してセルを
構成し、そのセル端子間を配線することにより所望の論
理機能を実現できるゲート敷き詰め形マスタスライスＬ
ＳＩが出現している。
あらかじめゲートが埋め込まれているセル配置位置と配
線領域が固定されており、その端子間の配線だけを行う
ことによりＬＳＩの設計が完了するゲートアレイ方式と
、セル配置位置及び配線領域を任意に定められるスタン
ダード方式とが知られている。一方、最近、あらかじめ
ＬＳＩチップ全面にセル構成用ゲートを埋め込んでおき
、設計者がそれらのうち任意のゲートを使用してセルを
構成し、そのセル端子間を配線することにより所望の論
理機能を実現できるゲート敷き詰め形マスタスライスＬ
ＳＩが出現している。
なお、ゲート敷き詰め形マスタスライスＬＳＩについて
は、例えば日経エレクトニクス１９８５年６月３日号第
１６５頁から第１６７頁にかけて論じられている。
は、例えば日経エレクトニクス１９８５年６月３日号第
１６５頁から第１６７頁にかけて論じられている。
［発明が解決しようとする問題点〕
ゲートアレイ方式によりゲート敷き詰め形マスタスライ
スＬＳＩを設計した場合、ゲートの有効活用ができず、
チップ面積が増大する。一方、スタンダードセル方式に
より設計しようとする場合は、ゲート敷き詰め形マスタ
スライスＬＳＩ上のセル配置制約が考慮されていないの
で、そのまＮではマスタスライスに適合せず、適用不可
という問題がある。
スＬＳＩを設計した場合、ゲートの有効活用ができず、
チップ面積が増大する。一方、スタンダードセル方式に
より設計しようとする場合は、ゲート敷き詰め形マスタ
スライスＬＳＩ上のセル配置制約が考慮されていないの
で、そのまＮではマスタスライスに適合せず、適用不可
という問題がある。
本発明の目的は、ゲート敷き詰め形マスタスライスＬＳ
Ｉについて、セル配置制約を考慮しながら配置配線設計
の最適化を行うことにある。
Ｉについて、セル配置制約を考慮しながら配置配線設計
の最適化を行うことにある。
上記目的は、チップサイズを最小にするよう考慮しなが
ら仮の配置配線設計をし、次にゲート敷き詰め形マスタ
スライスＬＳＩのセル配置上の制約に適合するようセル
配置・配線領域の調整をし、最後に設計規則を満足する
かチエツクを行い、チエツク結果が不満足のときは設計
規則を満足する方向にパラメタを変え、最初に戻って再
試行を繰り返すことにより達成される。
ら仮の配置配線設計をし、次にゲート敷き詰め形マスタ
スライスＬＳＩのセル配置上の制約に適合するようセル
配置・配線領域の調整をし、最後に設計規則を満足する
かチエツクを行い、チエツク結果が不満足のときは設計
規則を満足する方向にパラメタを変え、最初に戻って再
試行を繰り返すことにより達成される。
チップサイズを最小にするように配置配線設計を行うこ
とにより、チップ上のゲートの有効活用が実現される。
とにより、チップ上のゲートの有効活用が実現される。
また、設計規則チエツクを行うのは、仮配置配線結果を
ゲート敷き詰め形マスタスライス上に適用した時、セル
配置上の制約からその配置配線結果が最適でない場合が
生ずることを防ぐためであり、パラメタを変えて再試行
を繰り返すことによりこの問題を解消する。
ゲート敷き詰め形マスタスライス上に適用した時、セル
配置上の制約からその配置配線結果が最適でない場合が
生ずることを防ぐためであり、パラメタを変えて再試行
を繰り返すことによりこの問題を解消する。
以下、本発明の一実施例について図面を用いて詳細に説
明する。
明する。
第２図はゲート敷き詰め形マスクスライスＬＳＩチップ
の概略図であり、ＬＳＩチップ１の全面に渡りセル列と
して使用可能なゲート列２が埋め込まれている。セル列
はこのゲート列２に一致する位置にのみ配電可能である
。セル列として使用しない場合、ゲート列上空はセル間
配線領域として使用できる。
の概略図であり、ＬＳＩチップ１の全面に渡りセル列と
して使用可能なゲート列２が埋め込まれている。セル列
はこのゲート列２に一致する位置にのみ配電可能である
。セル列として使用しない場合、ゲート列上空はセル間
配線領域として使用できる。
第１図に、第２図のゲート敷き詰め形マスタスライスＬ
ＳＩチップ１を用いて論理回路を構成する場合の、本発
明によるセルの配置配線設計手順を示す。
ＳＩチップ１を用いて論理回路を構成する場合の、本発
明によるセルの配置配線設計手順を示す。
まず、ＬＳＩチップ１の幅Ωだけ制約条件として与え、
チップサイズが最小になるようにセルの仮配置配線設計
を行う（ステップ１０１）、第３図はこの結果を示した
もので、高さＸ、幅ａのＬＳＩの仮装置配線図が得られ
る。
チップサイズが最小になるようにセルの仮配置配線設計
を行う（ステップ１０１）、第３図はこの結果を示した
もので、高さＸ、幅ａのＬＳＩの仮装置配線図が得られ
る。
次に、仮配置配線設計結果のチップ高さＸをマスタスラ
イス高さと比較する（ステップ１０２）。
イス高さと比較する（ステップ１０２）。
二Ｎで、ゲート敷き詰め形マスタスライスがａくＸなる
高さａを持つとすると、論理回路を該マスタスライス上
にのせることは不可能と判断できる。
高さａを持つとすると、論理回路を該マスタスライス上
にのせることは不可能と判断できる。
この時は、ＬＳＩチップ上にのせる論理規模の見直しが
必要になる（ステップ１０６）、一方、ｂ〉Ｘなる高さ
ｂをゲート敷き詰め形マスタスライスが持つならば、こ
のマスタスライス上で論理回路を実現できる可能性があ
るといえる。
必要になる（ステップ１０６）、一方、ｂ〉Ｘなる高さ
ｂをゲート敷き詰め形マスタスライスが持つならば、こ
のマスタスライス上で論理回路を実現できる可能性があ
るといえる。
マスタスライスの高さが仮配置配線設計結果の高さＸよ
り大の高さｂである場合、第３図の配置配線結果をセル
列配置上の制約に沿って調整し再配置配線する（ステッ
プ４０３）、その結果を第４図に示す、第４図において
、チップ中央部のセル列間の幅がｎ、となり、第３図の
ｍ、と異なるのは、チップ上の配置制約に沿ってセル列
位置の移動を行った−めであり、また、この時、ｍ 、
（ｎ 。
り大の高さｂである場合、第３図の配置配線結果をセル
列配置上の制約に沿って調整し再配置配線する（ステッ
プ４０３）、その結果を第４図に示す、第４図において
、チップ中央部のセル列間の幅がｎ、となり、第３図の
ｍ、と異なるのは、チップ上の配置制約に沿ってセル列
位置の移動を行った−めであり、また、この時、ｍ 、
（ｎ 。
とセル列間隔が広げられているのは、前記仮装置配線に
て得られた配線を実施するための配線領域容量を確保す
るためである。このようにして、ゲート敷き詰め形マス
タスライス上のセル配置条件に沿って最適な配置配線結
果が得られたことになる。
て得られた配線を実施するための配線領域容量を確保す
るためである。このようにして、ゲート敷き詰め形マス
タスライス上のセル配置条件に沿って最適な配置配線結
果が得られたことになる。
一方、仮配置配線結果をチップ上の制約にあわせて再調
整した場合、セル列や配線領域がチップ外へはみ出すこ
とがある。このため、上記配賦配線結果がマスタスライ
ス上におさまるかどうか判定しくステップ１０４）、お
さまらない場合は、セル間の配線チャネル領域をたて方
向に圧縮し、横方向に引き伸ばすようなパラメタを与え
て（ステップ１０５）、ステップ１０１に戻り、仮装置
配線を再試行することにより、配置配線の最適化を図る
。
整した場合、セル列や配線領域がチップ外へはみ出すこ
とがある。このため、上記配賦配線結果がマスタスライ
ス上におさまるかどうか判定しくステップ１０４）、お
さまらない場合は、セル間の配線チャネル領域をたて方
向に圧縮し、横方向に引き伸ばすようなパラメタを与え
て（ステップ１０５）、ステップ１０１に戻り、仮装置
配線を再試行することにより、配置配線の最適化を図る
。
本実施例によれば、小さなサイズのチップを有効に利用
して論理機能を実現することができる。
して論理機能を実現することができる。
以上説明したように、本発明によれば、ゲート敷き詰め
形マスタスライスＬＳＩの配置配線可能性の見積りが容
易にでき、また設計上のパラメタを変えて反復試行する
ことにより設計最適化が行えるという効果がある。
形マスタスライスＬＳＩの配置配線可能性の見積りが容
易にでき、また設計上のパラメタを変えて反復試行する
ことにより設計最適化が行えるという効果がある。
一第１図は本発明によるゲート敷き詰め形マスタスライ
スＬＳＩ設計手順の一実施例を示す図、第２図はゲート
敷き詰め形マスタスライスＬＳＩの配置配線前の状態を
示す図、第３図は仮装置配線結果を示す図、第４図は第
３図をゲート敷き詰め形マスタスライスＬＳＩ上に適合
するよう調整した結果を示す図である。 １・・・ゲート敷き詰め形マスタスライスＬＳＩ、２・
・・ゲート列、 ｍｌ、ｍ、、ｎ２．ｍ、・・・配線領域。 代理人弁理士 小 川 勝 男″、 、１１Ｘ−、″ 第３図 ％ｊ
スＬＳＩ設計手順の一実施例を示す図、第２図はゲート
敷き詰め形マスタスライスＬＳＩの配置配線前の状態を
示す図、第３図は仮装置配線結果を示す図、第４図は第
３図をゲート敷き詰め形マスタスライスＬＳＩ上に適合
するよう調整した結果を示す図である。 １・・・ゲート敷き詰め形マスタスライスＬＳＩ、２・
・・ゲート列、 ｍｌ、ｍ、、ｎ２．ｍ、・・・配線領域。 代理人弁理士 小 川 勝 男″、 、１１Ｘ−、″ 第３図 ％ｊ
Claims (1)
- （１）あらかじめＬＳＩチップ全面にセル構成用ゲート
を埋め込んでおき、それらのうち任意のゲートを使用し
てセルを構成し、そのセル端子間を配線することにより
所望の論理機能を実現するゲート敷き詰め形マスタスラ
イスＬＳＩにおいて、 イ、配置上の制約から自由にした状態でチップサイズを
最小にするように仮配置配線設計し、 ロ、上記イの結果を、前記マスタスライスでのセル配置
上の制約条件に適合するよう配置配線調整し、 ハ、上記ロの結果が設計規則を満足しない時、設計規則
を満足させるようパラメタを変えて上記イに戻り再試行
する、 処理を繰り返し実行することにより最適な配置配線結果
を得ることを特徴とするゲート敷き詰め形マスタスライ
スＬＳＩ設計方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245302A JPS63100744A (ja) | 1986-10-17 | 1986-10-17 | ゲ−ト敷き詰め形マスタスライスｌｓｉ設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245302A JPS63100744A (ja) | 1986-10-17 | 1986-10-17 | ゲ−ト敷き詰め形マスタスライスｌｓｉ設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100744A true JPS63100744A (ja) | 1988-05-02 |
Family
ID=17131649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245302A Pending JPS63100744A (ja) | 1986-10-17 | 1986-10-17 | ゲ−ト敷き詰め形マスタスライスｌｓｉ設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448651A (ja) * | 1990-06-14 | 1992-02-18 | Nec Corp | 配置改良方式 |
-
1986
- 1986-10-17 JP JP61245302A patent/JPS63100744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448651A (ja) * | 1990-06-14 | 1992-02-18 | Nec Corp | 配置改良方式 |
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