JP3172362B2 - 半導体集積回路のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト方法の改良に関し、特に、電子計算機を用いて複
数の半導体素子又はブロックを接続する配線を自動的に
レイアウトする方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の技術分野は、多
品種少量生産化が顕著であるため、その半導体集積回路
の開発製造期間の短縮が求められている。従って、半導
体集積回路において、複数の半導体素子を配置し且つ各
半導体素子間を配線する設計を行う際には、電子計算機
を用いて自動設計することが進められている。

【０００３】以下、半導体集積回路の従来のレイアウト
方法について説明する。

【０００４】図１０は、従来の半導体集積回路の自動レ
イアウト結果の一部を示す。同図において、１１〜１６
は配線の仕方に応じて自動配置された複数個の半導体素
子である。２１〜２９は縦の配線格子、３１〜３８は横
の配線格子であって、これ等の配線格子の上方に２層の
配線層が形成され（図示せず）、前記縦の配線格子２１
〜２９上に例えば２層目（又は１層目）の配線層を用い
て配線し、横の配線格子３１〜３８上に１層目（又は２
層目）の配線層を用いて配線して、前記複数個の半導体
素子１１〜１４間の配線を２層配線で行う。前記第１層
目を通る配線と第２層目を通る配線との接続は、前記縦
の配線格子２１〜２９と横の配線格子３１〜３８との各
交点上で行われる。また、１０１は半導体素子１１に接
続された配線ネット、１０２は半導体素子１４に接続さ
れた配線ネット、１０３及び１０６は図示しない他の半
導体素子に接続される配線ネット、１０５は半導体素子
１３と半導体素子１６との間に接続された配線ネット、
１０４は半導体素子１２と半導体素子１３との接続を必
要とする配線である。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の電子計算機を用いた自動レイアウト方法では、次の
欠点がある。前記図１０を用いて説明すると、半導体素
子１１〜１４の周りには縦の配線格子２３、２４、２５
上を各々通過する配線ネット１０１、１０３、１０２が
存在して、配線が集中しているために、これ等半導体素
子間にはこれ以上配線を通すことができない状況となっ
ている。従って、更に２個の半導体素子１２，１３を同
図に破線で示す配線１０４で接続する必要があっても、
この配線１０４は配線不可能であり、この配線１０４は
未配線となる。

【０００６】このように未配線が発生した場合、従来で
は、複数の半導体素子の配置及びその半導体素子間の配
線を共にやり直したり、又は半導体素子間の配線のみを
やり直しするが、その何れの場合であっても最初からや
り直すため、その配置及び配線のやり直しに多くの時間
を要する。しかも、最初からやり直しても、必ずしも未
配線を生じずに配線を完了するとの保証はなく、未配線
が生じる限り、前記配置及び配線の最初からのやり直し
を繰返す必要がある。

【０００７】そこで、例えば、予め、未配線が生じない
ように半導体素子間の配線領域を一律に広げておいて、
未配線部分となると予測される配線領域をも確保する方
法が考えられるが、配線領域の広さが常に適切であると
は限らず、配線領域が必要以上に拡大されて空き空間が
生じる結果も招いて、チップサイズが必要以上に大きく
なってしまう欠点が生じることがある。

【０００８】特に、半導体集積回路の開発期間や製造期
間を短縮するために、半導体基板上にトランジスタ、容
量、抵抗等の素子形成工程までを予め準備して、その後
に必要な半導体素子間の配線のみを行なって半導体集積
回路を完成する，いわゆるマスタースライス方式が採用
されているが、この方式で未配線が生じた場合には、そ
の未配線が生じた半導体集積回路よりも搭載されている
素子又は基本セル素子の数が多くてより設計自由度の大
きなマスタースライス方式半導体集積回路に変更し、そ
の変更した半導体集積回路に対して配線をやり直して未
配線をなくすことが行われる。しかし、この場合であっ
ても、素子又は基本セル素子の数の多いマスタースライ
ス方式半導体集積回路に変更する分、チップサイズが拡
大する欠点が生じる不具合がある。

【０００９】本発明は上記問題点を解決すべくなされた
ものであり、その目的は、未配線が生じた場合に全ての
配線を最初からはやり直さず、未配線周りのみの配線で
配線を完了できて、配線のやり直し時間を短縮すると共
に、未配線を無くすための配線領域の拡大に伴うチップ
サイズの大型化を最小限度に抑えた半導体集積回路のレ
イアウト方法を提供することにある。

【００１０】

【課題を解決するための手段】この目的を達成するた
め、本発明の解決方法では、配線の結果、何れかの半導
体素子間に未配線が生じた場合には、その未配線が生じ
た半導体素子間に新たに配線補助格子を設定して、この
配線補助格子を用いて配線を行う構成とする。

【００１１】また、本発明の他の解決方法は、配線に先
立ち、予め、複数の縦の配線格子間及び複数の横の配線
格子間に各々配線予備格子を設定しておき、当初の配線
では前記配線予備格子を用いた配線を禁止し、未配線が
生じた場合に初めて配線予備格子を用いて配線を行う構
成とする。

【００１２】すなわち、請求項１記載の発明では、半導
体基板上に形成された複数個の半導体素子の間に、一の
方向に延びる第１の配線格子と、前記一の方向と垂直な
方向に延びる第２の配線格子とを設け、第１層の配線層
に前記第１の配線格子上を走る配線を、前記第１層とは
異なる第２層の配線層に前記第２の配線格子上を走る配
線を各々形成する２層配線により、前記複数個の半導体
素子間の配線を行う半導体集積回路のレイアウト方法で
あって、前記第１の配線格子及び第２の配線格子を用い
た２層配線により前記複数個の半導体素子の間を自動配
線する自動配線工程を行った後、前記自動配線工程での
自動配線の結果、半導体素子間に未配線が生じているか
否かを判定する判定工程を行い、その後、前記判定工程
により一部の半導体素子間に未配線が生じていると判定
された場合に、前記未配線が存在した一部の半導体素子
間に位置する前記第１の配線格子間及び第２の配線格子
間に各々第１の配線補助格子又は第２の配線補助格子を
設定し、この設定した配線補助格子の分、複数個の半導
体素子及び前記自動配線工程により行われた配線の集合
を平行移動する補助格子設定工程を行い、次いで、前記
補助格子設定工程により設定した第１の配線補助格子又
は第２の配線補助格子並びに未使用の第１の配線格子及
び第２の配線格子を用いて、前記未配線の半導体素子間
のみを配線する未配線の半導体素子間の配線工程を行う
ことを特徴とする。

【００１３】また、請求項２記載の発明では、前記請求
項１記載の発明において、自動配線工程に先立って、複
数個の半導体素子を自動配置する素子配置工程が行われ
ることを特徴とする。

【００１４】更に、請求項３記載の発明では、前記請求
項１記載の発明において、自動配線工程は、自動配線と
同時に複数個の半導体素子をも配置する工程であること
を特徴とする。

【００１５】加えて、請求項４記載の発明では、前記請
求項１、請求項２又は請求項３記載の発明において、未
配線の半導体素子間の配線工程を行った後、判定工程に
戻り、一部の半導体素子間に未配線が未だ生じていると
判定される限り、補助格子設定工程と未配線の半導体素
子間の配線工程とを順次繰返すことを特徴とする。

【００１６】更に加えて、請求項５記載の発明では、前
記請求項１、請求項２、請求項３又は請求項４記載の発
明において、補助格子設定工程は、全ての半導体素子の
相対的な配置を変更せずに、未配線の半導体素子間に配
線補助格子を設定する工程であることを特徴とする。

【００１７】また、請求項６記載の発明では、半導体基
板上に形成された複数個の半導体素子の間に、一の方向
に延びる第１の配線格子と、前記一の方向と垂直な方向
に延びる第２の配線格子とを設け、第１層の配線層に前
記第１の配線格子上を走る配線を、前記第１層とは異な
る第２層の配線層に前記第２の配線格子上を走る配線を
各々形成する２層配線により、前記複数個の半導体素子
間の配線を行う半導体集積回路のレイアウト方法であっ
て、前記第１の配線格子の間に、配線の通過を禁止する
第１の配線予備格子を設定すると共に、前記第２の配線
格子の間に、配線の通過を禁止する第２の配線予備格子
を設定する予備格子設定工程を行い、その後、前記第１
の配線格子及び第２の配線格子を用いて、前記複数個の
半導体素子の間を自動配線する自動配線工程を行い、次
いで、前記自動配線工程での自動配線の結果、半導体素
子間に未配線が生じているか否かを判定する判定工程を
行い、その後、前記判定工程により一部の半導体素子間
に未配線が生じていると判定された場合に、前記第１の
配線予備格子及び第２の配線予備格子並びに未使用の第
１の配線格子及び第２の配線格子を用いて、前記未配線
の半導体素子間のみを配線する未配線の半導体素子間の
配線工程を行うことを特徴とする。

【００１８】更に、請求項７記載の発明では、前記請求
項６記載の発明において、予備格子設定工程は、２個の
半導体素子間に存在する第１の配線格子及び第２の配線
格子の数に応じて第１の配線予備格子及び第２の配線予
備格子を設定することを特徴とする。

【００１９】加えて、請求項８記載の発明では、前記請
求項７記載の発明において、予備格子設定工程は、２個
の半導体素子間に存在する第１の配線格子及び第２の配
線格子が設定複数本ある毎に第１の配線予備格子及び第
２の配線予備格子を各々１本設定することを特徴とす
る。

【００２０】更に加えて、請求項９記載の発明では、前
記請求項６記載の発明において、予備格子設定工程は、
２個の半導体素子間の配線の集中度を予測して、第１の
配線予備格子及び第２の配線予備格子を設定することを
特徴とする。

【００２１】また、請求項１０記載の発明では、前記請
求項６記載の発明において、第１の配線予備格子及び第
２の配線予備格子には、各々、配線の通過禁止を解除す
る優先順位が予め設定され、未配線の半導体素子間の配
線工程は、前記第１の配線予備格子及び第２の配線予備
格子に設定された優先順位に従って順次、前記第１の配
線予備格子及び第２の配線予備格子の配線通過禁止の解
除を行いながら未配線の半導体素子間の配線を行うこと
を特徴とする。

【００２２】更に、請求項１１記載の発明では、前記請
求項１０記載の発明において、第１の配線予備格子及び
第２の配線予備格子に各々設定される配線の通過禁止を
解除する優先順位は、半導体素子に近い側の第１の配線
予備格子及び第２の配線予備格子から先に配線の通過禁
止を解除する順位であることを特徴とする。

【００２３】加えて、請求項１２記載の発明では、前記
請求項１０又は請求項１１記載の発明において、未配線
の半導体素子間の配線工程は、最初に配線の通過禁止を
解除する順位にある第１の配線予備格子又は第２の配線
予備格子の配線の通過禁止を解除して、未配線の半導体
素子間の配線を行い、その配線の結果、半導体素子間に
未配線が未だ生じていると判定されたとき、次に配線の
通過禁止を解除する順位にある第１の配線予備格子又は
第２の配線予備格子の配線の通過禁止を解除して、未配
線の半導体素子間の配線を行うことを繰返して、半導体
素子間の配線を完了させることを特徴とする。

【００２４】

【作用】以上の構成により、請求項１〜請求項５記載の
発明では、自動配線の結果、何れかの半導体素子間に未
配線が生じた場合には、その未配線が生じた半導体素子
間に配線補助格子が設定されると共に、その設定した補
助格子の分、他の半導体素子及び既配線の集合が平行移
動される工程が行われる。この工程は、具体的には、第
１の配線格子及び第２の配線格子と共に、全ての半導体
素子間のうち所定の１つの半導体素子間のみに配線補助
格子を設定し、その配線補助格子の位置が相互に異なる
複数個の半導体チップの中から、前記未配線が生じた半
導体素子間に配線補助格子を予め設定した半導体チップ
を選択することにより行われる。

【００２５】従って、自動配線工程により既に終了した
半導体素子の配置及び半導体素子間の配線を変更するこ
となく、未配線の半導体素子間に設けられた配線補助格
子、及び未使用の配線格子を用いることにより、未配線
の半導体素子間の配線を行うことができる。その結果、
配線を最初から全てやり直す従来の方法に比して、効率
的で確実なレイアウトを実現できる。しかも、設定する
配線補助格子は、未配線が生じた半導体素子間のみに配
置されるので、全ての半導体素子間に配線補助格子を配
置する場合に比して、チップサイズの大型化を最小限に
抑えることができる。

【００２６】また、請求項６記載の発明では、予め、第
１の配線格子及び第２の配線格子の間に各々第１の配線
予備格子及び第２の配線予備格子が設定されているの
で、前記第１及び第２の各配線予備格子を用いない自動
配線によって何れかの半導体素子間に未配線が生じた場
合であっても、その未配線が生じた半導体素子間を前記
第１及び第２の各配線予備格子を用いて配線することが
できるので、既に自動配線により終了した既配線を変更
することなく配線を完了することができ、効率的でレイ
アウト時間を従来に比して効果的に短縮できる自動配線
を実現できる。

【００２７】特に、請求項７及び請求項８記載の発明で
は、未配線を生じることなく、配線予備格子の数を少な
く制限できるので、チップサイズの大型化を小さく抑え
ることができる。

【００２８】また、請求項９記載の発明では、第１及び
第２の配線予備格子は、２個の半導体素子間の配線の集
中度を予測して設定されるので、未配線が生じ難い半導
体素子間には配線予備格子は設定されず、チップサイズ
の大型化を小さく抑えることができる。

【００２９】更に、請求項１０〜請求項１２記載の発明
では、第１及び第２の配線予備格子の配線通過の禁止を
解除する優先順位，即ちこれ等の配線予備格子を用いる
順位が予め設定されているので、未配線部分の配線を要
領良く配線できて、配線を確実に完了させることができ
る。

【００３０】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００３１】（第１の実施例）図１（ｃ）は本発明の第
１の実施例における半導体集積回路のレイアウト結果を
示すものである。

【００３２】同図（ｃ）において、１１〜１６は自動配
置された複数個の半導体素子である。２１〜２９は第１
（縦）の配線格子、３１〜３８は第２（横）の配線格
子、４１は本発明の特徴としての第１（縦）の配線補助
格子である。前記各配線格子２１〜２９、３１〜３８の
幅（間隔）は、隣り合う配線格子上を同一高さ位置で配
線が通過した場合に互いに配線同士の電気的な干渉がな
いような離隔を満すように決定される。例えば、図２に
示すように、第１（縦）の配線格子を通る配線の幅を
ａ、その幅ａの配線間離隔をｄ、第２（横）の配線格子
を通る配線の幅をｂ、その幅ｂの配線間離隔をｃ、第１
（縦）の配線格子の間隔をｅ、第２（横）の配線格子の
間隔をｆとすると、これ等の関係は、 ａ：ｂ：ｃ：ｄ：ｅ：ｆ＝５：３：２：３：８：５ に設定される。尚、第１（縦）の配線補助格子又は第２
（横）の配線補助格子を設定する際には、その第１
（縦）の配線補助格子と第１（縦）の配線格子との離隔
は、前記第１（縦）の配線格子の間隔ｅ、第２（横）の
配線補助格子と第２（横）の配線格子との離隔は、前記
第２（横）の配線格子の間隔ｆと同一値である。

【００３３】図１（ｃ）の第２（横）の配線格子３３の
位置で半導体基板を切断した同図（ｄ）の拡大断面図に
示すように、半導体基板５０の上方には、右上りハッチ
ングで示す第２層目の配線層５１と、その第２層目の配
線層５１の下方に配置された左上りハッチングで示す第
１層目の配線層５２とが設けられ、前記第２層目の配線
層５１を用いて第１（縦）の配線格子２１〜２９上を通
過する配線を行い、第１層目の配線層５２を用いて第２
（横）の配線格子３１〜３８上を通過する配線を行う。
前記両配線層５１、５２は共にアルミニウムで形成され
るが、配線層５１と配線層５２とは異なる配線層の形成
工程で作り込まれるので、配線層５１用の配線情報と配
線層５２用の配線情報とは、電子計算機内の異なる階層
に収納される。

【００３４】ここで、前記半導体集積回路の製造工程を
図１（ｄ）を用いて簡単に説明する。同図において、先
ず、例えばＮ型不純物を含んだ半導体基板５０の主面に
Ｐ型不純物を選択的に拡散して、トランジスタ、ダイオ
ード又は抵抗等の半導体素子を形成するための拡散領域
１２ａ、１４ａ、１６ａを形成する。次に、半導体基板
５０の主面上の全面に絶縁膜６０ａを形成して、半導体
基板５０と配線層５２との電気的な絶縁を図る。その
後、上記上記絶縁膜６０ａのうち、拡散領域１２ａ、１
４ａ、１６ａに対応した箇所を開口する開口工程を施し
た後、アルミニウムを全面に被着し、最終的に得られる
配線ネット１０４ｂ、１０２ｂ、１０５ｂの各データに
基いて写真食刻が施されて、配線層５２をパターンニン
グする。

【００３５】その後、他の絶縁膜６０ｂを全面に形成し
て、配線層５１と配線層５２との電気的な絶縁を図る。
そして、この絶縁膜６０ｂのうち、第１層目の配線層５
２と第２層目の配線層５１との接続箇所に対応する部分
を開口して、スルーホールを形成する。その後、アルミ
ニウムを全面に被着した後、最終的に得られる配線ネッ
ト１０１、１０３、１０４ａ、１０２ａ、１０５ａの各
データに基いて写真食刻が施されて、配線層５１をパタ
ーンニングし、次いで表面を保護膜６１で表面保護を施
す。

【００３６】ここに、前記不純物の拡散工程、絶縁膜の
開口工程、第１の配線層５２のパターンニング工程、ス
ルーホールの形成工程、第２の配線層５１のパターンニ
ング工程は、全て異なる工程であるので、それ等に対応
する各データは電子計算機内の各階層別に蓄積される。
但し、拡散領域１２ａ、１４ａ、１６ａと、それに対応
した絶縁膜の開口用データと、第１層目の配線層５２の
上記拡散領域１２ａ、１４ａ、１６ａの上方に対応する
部分により形成される素子電極１２、１４、１６とは各
々の半導体素子別に必要とされるので、各半導体素子毎
に必要な階層データを組合せた集合体にセルの名前を付
与し、第１（縦）の各配線格子２１〜２９と第２（横）
の各配線格子３１〜３８とに対応した座標値に所定のセ
ルの名前を指定して、作図する。また、第１層目の配線
層５２と第２層目の配線層５１との接続は、スルーホー
ル用のデータにそれ用のセルの名前を付与し、前記第１
（縦）の各配線格子２１〜２９と第２（横）の各配線格
子との各交点に対応した所定位置にスルーホール用のセ
ルの名前を指定する。

【００３７】また、同図（ｂ）において、１０１は半導
体素子１１に接続された配線ネット、１０２は半導体素
子１４に接続された配線ネット、１０３は図示しない他
の半導体素子に接続される配線ネット、１０４は半導体
素子１２と半導体素子１３とを接続する配線ネット、１
０５ａ，１０５ｂは半導体素子１３と半導体素子１６と
を接続する配線ネット、１０６は図示しない他の半導体
素子に接続される配線ネット、１０７は半導体素子１５
に接続された配線ネットである。

【００３８】次に、図１（ｃ）に示す半導体集積回路の
レイアウト方法を図３の処理フローを用いて説明する。

【００３９】先ず、ステップ２０１において、半導体集
積回路上に設定された第１（縦）の配線格子２１〜２
９、及び第２（横）の配線格子３１〜３８を用いて半導
体素子１１〜１６の配置、及び各半導体素子１１〜１６
間に前記第２層の配線層５１及び第１層の配線層５２を
用いた２層配線の自動レイアウトを行う。その結果、例
えば、同図（ａ）に示すように６本の配線ネット１０
１、１０２、１０３、１０５、１０６、１０７が自動配
線される。

【００４０】その後、ステップ２０２では、前記ステッ
プ２０１の自動レイアウトの結果を回路図の結線情報と
照合して、未配線があるか否かを判定する。この判定で
は、半導体素子１２と半導体素子１３とを接続する配線
ネット１０４が未配線であると判定されたとする。

【００４１】次いで、ステップ２０３においては、前記
ステップ２０２で未配線があったので、未配線の半導体
素子１２、１３間の第１の配線格子２４、２５の間に、
同図（ｂ）に示すように、１本の第１（縦）の配線補助
格子４１を設定すると共に、この設定した配線補助格子
４１の分、全ての半導体素子１１〜１６及び前記自動配
線により行われた全ての配線ネット１０１，１０３と、
１０２，１０５〜１０７との集合を左右方向に平行移動
させる。従って、配線補助格子４１を挿入した結果、既
に配置決定された半導体素子１１，１２の集合と半導体
素子１３〜１６の集合の位置も平行移動によりずれる
が、各集合内の半導体素子の相対的な配置は変化しな
い。

【００４２】前記ステップ２０３の工程は、具体的には
次の通り行われる。即ち、第１及び第２の各配線格子２
１〜２９、３１〜３８と、任意の２つの配線格子の間に
配線補助格子が挿入設定され、その配線補助格子の挿入
位置が互いに異なる複数個の半導体チップが予め用意さ
れ、そのうち、未配線の半導体素子１２、１３間の第１
の配線格子２４、２５の間に前記第１（縦）の配線補助
格子４１が挿入設定された半導体チップが選定されるこ
とで行われる。

【００４３】尚、ここで、配線補助格子を半導体素子間
のどこに何本設定するかは任意であるが、未配線となっ
た他の半導体素子との配置関係等を考慮して行えば、配
線のやり直し回数の少ないより効率的な配線ができる。

【００４４】その後、ステップ２０４では、前記ステッ
プ２０３で設定された配線補助格子４１及び未使用の配
線格子を用いて、前記ステップ２０２で判定された未配
線の半導体素子１２、１３間の配線ネット１０４を配線
する。具体的には、同図（ｃ）示すように第１（縦）の
配線補助格子４１を通過する縦部分１０４ａと、第２
（横）の配線格子３３、３６を通過する２つの横部分１
０４ｂ，１０４ｃとにより配線ネット１０４を構成す
る。

【００４５】以上のステップを終了すれば、前記ステッ
プ２０２に戻り、再度未配線があるか否かを判定する。
本実施例では、未配線はなく、配線が完了する。尚、未
だ未配線が生じている場合には、続いて前記ステップ２
０３により未配線の半導体素子間に配線補助格子を更に
追加設定し、ステップ２０４で再び未配線の半導体素子
間のみの配線を行うことにより、最終的に未配線のない
配線が出き上って、配線が完了する。

【００４６】したがって、本実施例の半導体集積回路の
レイアウト方法では、複数個の半導体素子１１〜１６の
周りに配線が集中して、配線ネット１０４の未配線が生
じた場合であっても、既に自動配線により配線された配
線ネット１０１〜１０３、１０５〜１０７については変
更せず、追加設定した配線補助格子４１と他の未使用の
配線格子を用いて前記未配線の半導体素子１２，１３間
に配線ネット１０４を配線するので、レイアウトを最初
から全てやり直す従来の場合に比して、未配線のやり直
し時間を短縮させることができると共に、配線領域を一
律に広げる必要がなく、チップサイズの大型化を最小限
に抑えることができる。

【００４７】（第２の実施例）以下、本発明の第２の実
施例について図面を参照しながら説明する。

【００４８】図４（ａ），（ｂ）は本発明の第２の実施
例におけるマスタースライス方式の半導体集積回路のレ
イアウト結果を示す。尚、マスタースライス方式の半導
体集積回路の素子又は基本セル素子のレイアウト及びそ
の素子間の配線については、説明を簡易にするため、前
記第１の実施例の図１（ｃ）と同一とし、その構成の同
一部分に同一符号を付してその説明を省略し、構成の異
なる部分のみについて説明する。

【００４９】同図（ａ），（ｂ）において、８１は素子
又は基本セル素子（以下単に素子という）１１，１２
と、他の素子１３，１４との間を通る第１（縦）の配線
格子２１〜２９の中から、一定の規則性に基いて設定し
た第１（縦）の配線予備格子である。前記一定の規則性
とは、素子間に存在する配線格子の数（素子が配置され
た配線格子を含む）に応じて設定され、例えば、素子１
１と素子１３（又は素子１２と素子１４）間では第１
（縦）の配線格子２３〜２６の合計４本当に１本の割合
で設定される。

【００５０】前記配線予備格子８１は、最初の自動配線
においては配線の通過が禁止されているものである。

【００５１】また、素子１１、１２は第１（縦）の配線
格子２３上に配置される。

【００５２】次に、本実施例の配線予備格子を用いた半
導体集積回路のレイアウト方法を図５に示す処理フロー
に基いて説明する。

【００５３】先ず、ステップ３００において、マスター
スライス方式の半導体集積回路で第１（縦）の配線格子
２１〜２９及び第２（横）の配線格子３１〜３８に加え
て、前記配線予備格子８１を設定した後、ステップ３０
１において、前記配線格子２１〜２９、３１〜３８を用
いた自動配線を行う。この自動配線により、配線ネット
１０１〜１０３、１０５〜１０７が各々第１（縦）の配
線格子２４、２５、２２、２７及び第２（横）の配線格
子３２、３６に配置され、配線予備格子８１への配線は
禁止される。尚、配線ネット１０３は、第１の実施例と
は異なり、素子１１と素子１３（及び素子１２と素子１
４）間の離隔が短く、また配線予備格子８１が配線の通
過を禁止されている関係上、素子１１、１２の図中左方
の配線格子２２に形成されている。

【００５４】その後、ステップ３０２では、前記ステッ
プ３０１の自動配線の結果、未配線があるが否かを判定
する。その結果、素子１２と素子１３とを接続すべき配
線ネット１０４が図４（ａ）で一点鎖線で示すように未
配線であると判定されたとする。

【００５５】続いて、ステップ３０３において、前記ス
テップ３０２で未配線があった場合に未使用の配線予備
格子８１が存在するか否かを判断し、未使用の配線予備
格子８１が存在する場合にはステップ３０４で、前記ス
テップ３０３で確認された配線予備格子８１の配線通過
の禁止を解除して、通常の配線格子として用いることと
する。

【００５６】そして、その後は、ステップ３０５で、前
記ステップ３０４で配線通過の禁止が解除された配線予
備格子８１及び未使用の配線格子を用いて、前記ステッ
プ３０２で判定された未配線の素子１２、１３間のみに
ついて配線ネット１０４を配線する。その結果、未配線
であった配線ネット１０４が、図４（ｂ）に示すように
配線予備格子８１と、第２（横）の配線格子３３、３６
とを用いて構成されて配線される。

【００５７】以上の処理後は、ステップ３０２に戻って
未配線があるか否かを再度判定する。本実施例では、未
配線がないので、終了するが、未だ未配線が生じている
場合には、更にステップ３０３以降に進んで未配線の素
子間のみの配線を繰返し行う。ただし、繰返し動作の結
果、ステップ３０３において、未使用の配線予備格子が
無いと判定した時は、配線予備格子を全て使用し、配線
格子を増設できないことを意味するので、その時点で繰
返し動作を停止する。

【００５８】したがって、本実施例においては、配線予
備格子８１を予め当初の自動配線で使用しない予備格子
としておき、図４（ａ）の素子１１〜１４の周りの配線
の集中に伴い素子１２と素子１３とを接続すべき配線ネ
ット１０４が未配線となった場合に初めて、この配線予
備格子８１の通過禁止機能を解除して通常の配線格子に
変換し、その未配線の配線ネットを配線する。従って、
配線を最初から全てやり直したり、マスタースライス方
式の半導体集積回路を素子数の多い集積回路に変更して
配線をやり直さなくても、一度行った配線結果はそのま
ま利用して、未配線のみ配線することができるので、レ
イアウト時間を短縮することができる。また、配線予備
格子の設定により、多少チップサイズが従来よりも大き
くなるものの、配線予備格子の設定を次に述べる方法に
より制限すれば、チップサイズの増加を最小限に抑える
ことができる。

【００５９】次に、配線予備格子８１の数の設定の他の
方法を説明する。前記の方法は素子間の配線格子の数に
応じて設定したが、本方法は、予め配線の集中すること
が予測される特定の素子の近傍に設定する方法である。

【００６０】本方法による配線の集中度を予測した配線
予備格子の設定方法を具体的に説明する。図６（ａ）
は、３端子（例えばコレクタ、ベース及びエミッタ）を
有する３個の素子（トランジスタ）１１１、１１２、１
１３を横方向に隣り合せに配置した図を示す。図中、各
素子１１〜１１３は素子セルの外形の枠を用いて示され
ている。１個の素子セル１１３の３つの端子（素子電
極）ｂ、ｃ、ｄが所定の１本の第１（縦）の配線格子２
８と所定の３本の第２（横）の配線格子３３〜３５との
交点に一致するように自動配置される。他の素子セル１
１１、１１２も前記と同様に自動配置される。この場合
には、真中に位置する素子１１２の中間端子ａにつき未
配線が生じる点を予測して、予め、同図（ｃ）に示すよ
うに、２個の素子間（素子１１１、１１２では配線格子
２２〜２５間の領域、素子１１２、１１３では配線格子
２５〜２８間の領域）のうち、一方の領域について第１
（縦）の配線予備格子８２及び第２（横）の配線予備格
子８３を設定する。この設定方法によれば、同図（ｃ）
に示すように真中に位置する素子１１２の中間端子ａに
も配線を行うことが可能となり、未配線を解消できると
共に、同図（ｂ）に示すように真中に位置する素子１１
２の上下及び左右に合計４本の第１（縦）及び第２
（横）の各配線予備格子８４〜８７を設定する場合に比
して、チップサイズの拡大を最小限に抑えることができ
る。

【００６１】 続いて、前記図５のステップ３０４に示
す配線予備格子を配線格子に変換する工程の変形例を図
７を用いて説明する。

【００６２】図７は、未配線が生じた場合に配線予備格
子の配線通過の禁止を解除するについて優先順序を設定
したものである。

【００６３】すなわち、図７において、縦方向に配置さ
れた素子群１１〜１３と他の素子群１４〜１６との間に
３本の第１（縦）の配線予備格子８８〜９０が設定さ
れ、下方に配置された素子１３、１６の上方に第２
（横）の配線予備格子９１が、上方に配置された素子１
１、１４の上方に第２（横）の配線予備格子９２が各々
設定されている場合に、配線ネット１０１〜１０６が配
線されて、２個の素子１１、１３間に一点鎖線で示す配
線ネット１０７の未配線が生じた場合には、素子に近い
側の配線予備格子８８から順番に配線の通過禁止を解除
する。この解除された配線予備格子８８を用いることに
より、前記素子１１、１３を接続する配線ネット１０７
の配線が可能になる。

【００６４】前記素子に近い側の配線予備格子８８の解
除による未配線の素子間の配線後は、前記図５におい
て、ステップ３０２に戻り、図７では未配線は生じてい
ないが、未だ未配線が残る場合にはステップ３０３〜３
０５により次に素子に近い側の配線予備格子８９につい
て配線の通過禁止を解除して、未配線の素子間の配線を
行う。

【００６５】従って、前記のように配線予備格子につい
て配線禁止の解除に優先順位を設定する場合には、前記
未配線の生じた素子１１、１３間の配線ネット１０７を
その素子１１、１３に近い配線予備格子８８を用いて配
線できるので、その配線ネット１０７の長さを短縮でき
ると共に、次の未配線の素子間の配線工程において残る
配線予備格子８９を用いて配線ネットを簡単に配置する
ことが可能になる効果を有する。

【００６６】尚、前記第２の実施例ではマスタースライ
ス方式の半導体集積回路のレイアウト方法を説明した
が、本発明は、その他、ビルディングブロック方式の半
導体集積回路のレイアウト方法についても同様に適用で
きるのは勿論である。このビルディングブロック方式の
半導体集積回路は、図８に示すように、多数のブロック
と呼ばれる基本回路Ａ〜Ｊの内部を予めパターン設計し
ておき、これ等のブロックＡ〜Ｊをチップ上に配置し、
その間の領域（この領域をチャネルという）１２０を用
いて、前記ブロックが備える各々の電極（即ち、接続端
子）間に配線を行うものである。図８に示す通常のレイ
アウト方法では、配線ネット１０１〜１０５を自動配線
しても、２個のブロックＢ、Ｉ間の配線ネット１０４に
ついては、何度も配線方向が変化しているため、他の２
個のブロックＥ、Ｈ間の一点鎖線で示す配線ネット１０
６が未配線となる。しかし、本発明では、図９に示すよ
うに、図８の例で５本の配線格子３１〜３５を用いたの
に対して４本の配線格子３１〜３４とし、配線格子を数
を少なく設定すると共に第２（横）の配線予備格子９３
〜９５を設定しておけば、少ない数の配線格子により配
線ネットの不必要な配線方向の転換が防止されて、配線
格子が有効に使用されると共に、未配線が発生すれば、
この時点で前記第２の実施例と同様に前記設定した配線
予備格子９３〜９５を優先順位に基いて順次使用して、
既配線を変更することなく未配線の素子間のみを配線で
きるので、レイアウト時間を短縮でき、また、最小限の
数の配線予備格子の設定により、チャネル１２０の幅を
最小限に抑えて、チップサイズの拡大を制限することが
できる。

【００６７】また、前記第１の実施例及び第２の実施例
では、各々、第１の配線補助格子４１及び第１の配線予
備格子８１のみを設けたが、状況に応じて、この第１の
配線補助格子及び配線予備格子に代え、又はこれ等と共
に、第２の配線補助格子及び第２の配線予備格子を設け
てもよいのは勿論である。

【００６８】

【発明の効果】以上説明したように、請求項１〜請求項
５記載の発明の半導体集積回路のレイアウト方法によれ
ば、自動レイアウトの結果、何れかの半導体素子間に未
配線が生じた場合にも、その未配線が生じた半導体素子
間への補助格子の挿入設定により、その未配線を確実に
削減して、最初から配線をやり直す場合に比して、レイ
アウト時間を大幅に短縮できるとともに、チップサイズ
の増加を最小限に抑えた効率的なレイアウトを行うこと
ができる。

【００６９】また、請求項６記載の発明の半導体集積回
路のレイアウト方法によれば、予め配線通過を禁止した
配線補助格子を設定しておき、その後の自動レイアウト
の結果、何れかの半導体素子間に未配線が生じた場合
に、その配線補助格子を用いてその未配線を配線可能と
したので、既配線をそのまま利用しつつ配線を完了で
き、従来のように未配線が生じた際に最初から全て配線
をやり直す場合に比して、効率的なレイアウトが可能と
なり、レイアウト時間を大幅に短縮できる。

【００７０】特に、請求項７〜請求項９記載の発明の半
導体集積回路のレイアウト方法によれば、配線補助格子
を未配線を残さずに最小限度設定できるので、チップサ
イズの増加を最小限に抑えた効率的なレイアウトを行う
ことができる。

【００７１】また、請求項１０〜請求項１２記載の発明
の半導体集積回路のレイアウト方法によれば、配線予備
格子に配線通過の禁止を解除する優先順位を設定したの
で、複数の未配線を順次効率良く配線することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体集積回路
のレイアウト結果を示す図である。

【図２】本発明の第１の実施例における配線格子の離隔
の説明図である。

【図３】本発明の第１の実施例のレイアウト方法の処理
フローを示す図である。

【図４】本発明の第２の実施例における半導体集積回路
のレイアウト結果を示す図である。

【図５】本発明の第２の実施例のレイアウト方法の処理
フローを示す図である。

【図６】本発明の第２の実施例の配線予備格子の他の設
定方法を示す図である。

【図７】本発明の第２の実施例の配線予備格子について
の配線禁止の解除に優先順位を設定した場合の説明図で
ある。

【図８】ビルディングブロック方式の半導体集積回路に
対して従来のレイアウト方法を用いて配線した結果を示
す図である。

【図９】ビルディングブロック方式の半導体集積回路に
対して本発明のレイアウト方法を用いて配線した結果を
示す図である。

【図１０】従来の半導体集積回路のレイアウト結果を示
す図である。

【符号の説明】

１１〜１６ 基本素子又は基本セル
素子 ２１〜２９ 第１（縦）の配線格子 ３１〜３８ 第２（横）の配線格子 ４１ 配線補助格子 １０１〜１０７ 配線ネット ８１〜８３、８８〜９５ 配線予備格子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 尚生 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平１−239672（ＪＰ，Ａ) 特開 平３−163851（ＪＰ，Ａ) 特開 平２−259883（ＪＰ，Ａ) 特開 平２−148271（ＪＰ，Ａ) 特開 平１−241145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82,27/118 G06F 17/50

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された複数個の半導
   体素子が各々有する電極、又は複数個の半導体素子を含
   んで成る複数個のブロックが各々有する電極の間に、一
   の方向に延びる第１の配線格子と、前記一の方向と垂直
   な方向に延びる第２の配線格子とを設け、第１層の配線
   層に前記第１の配線格子上を走る配線を、前記第１層と
   は異なる第２層の配線層に前記第２の配線格子上を走る
   配線を各々形成する２層配線により、前記複数個の半導
   体素子又はブロック間の配線を行う半導体集積回路のレ
   イアウト方法であって、 前記第１の配線格子及び第２の配線格子を用いた２層配
   線により、前記複数個の半導体素子又はブロックの間を
   自動配線する自動配線工程を行った後、 前記自動配線工程での自動配線の結果、半導体素子又は
   ブロック間に未配線が生じているか否かを判定する判定
   工程を行い、 その後、前記判定工程により一部の半導体素子又はブロ
   ック間に未配線が生じていると判定された場合に、前記
   未配線が生じた一部の半導体素子又はブロック間に位置
   する前記第１の配線格子間及び第２の配線格子間に各々
   第１の配線補助格子又は第２の配線補助格子を設定し、
   この設定した配線補助格子の分、複数個の半導体素子又
   はブロック及び前記自動配線工程により行われた配線の
   集合を平行移動する補助格子設定工程を行い、 次いで、前記補助格子設定工程により設定した第１の配
   線補助格子又は第２の配線補助格子並びに未使用の第１
   の配線格子及び第２の配線格子を用いて、前記未配線の
   半導体素子又はブロック間のみを配線する未配線の半導
   体素子又はブロック間の配線工程を行うことを特徴とす
   る半導体集積回路のレイアウト方法。
2. 【請求項２】 自動配線工程に先立って、複数個の半導
   体素子又はブロックを自動配置する素子配置工程が行わ
   れることを特徴とする請求項１記載の半導体集積回路の
   レイアウト方法。
3. 【請求項３】 自動配線工程は、自動配線と同時に複数
   個の半導体素子又はブロックをも配置する工程であるこ
   とを特徴とする請求項１記載の半導体集積回路のレイア
   ウト方法。
4. 【請求項４】 未配線の半導体素子又はブロック間の配
   線工程を行った後、判定工程に戻り、一部の半導体素子
   又はブロック間に未配線が未だ生じていると判定される
   限り、補助格子設定工程と未配線の半導体素子又はブロ
   ック間の配線工程とを順次繰返すことを特徴とする請求
   項１、請求項２又は請求項３記載の半導体集積回路のレ
   イアウト方法。
5. 【請求項５】 補助格子設定工程は、全ての半導体素子
   又はブロックの相対的な配置を変更せずに、未配線の半
   導体素子又はブロック間に配線補助格子を設定する工程
   であることを特徴とする請求項１、請求項２、請求項３
   又は請求項４記載の半導体集積回路のレイアウト方法。
6. 【請求項６】 半導体基板上に形成された複数個の半導
   体素子が各々有する電極、又は複数個の半導体素子を含
   んで成る複数個のブロックが各々有する電極の間に、一
   の方向に延びる第１の配線格子と、前記一の方向と垂直
   な方向に延びる第２の配線格子とを設け、第１層の配線
   層に前記第１の配線格子上を走る配線を、前記第１層と
   は異なる第２層の配線層に前記第２の配線格子上を走る
   配線を各々形成する２層配線により、前記複数個の半導
   体素子又はブロック間の配線を行う半導体集積回路のレ
   イアウト方法であって、 前記第１の配線格子の間に、配線の通過を禁止する第１
   の配線予備格子を設定すると共に、前記第２の配線格子
   の間に、配線の通過を禁止する第２の配線予備格子を設
   定する予備格子設定工程を行い、 その後、前記第１の配線格子及び第２の配線格子を用い
   て、前記複数個の半導体素子又はブロックの間を自動配
   線する自動配線工程を行い、 次いで、前記自動配線工程での自動配線の結果、半導体
   素子又はブロック間に未配線が生じているか否かを判定
   する判定工程を行い、 その後、前記判定工程により一部の半導体素子又はブロ
   ック間に未配線が生じていると判定された場合に、前記
   第１の配線予備格子及び第２の配線予備格子並びに未使
   用の第１の配線格子及び第２の配線格子を用いて、前記
   未配線の半導体素子又はブロック間のみを配線する未配
   線の半導体素子又はブロック間の配線工程を行うことを
   特徴とする半導体集積回路のレイアウト方法。
7. 【請求項７】 予備格子設定工程は、２個の半導体素子
   又はブロック間に存在する第１の配線格子及び第２の配
   線格子の数に応じて第１の配線予備格子及び第２の配線
   予備格子を設定することを特徴とする請求項６記載の半
   導体集積回路のレイアウト方法。
8. 【請求項８】 予備格子設定工程は、２個の半導体素子
   又はブロック間に存在する第１の配線格子及び第２の配
   線格子が設定複数本ある毎に第１の配線予備格子及び第
   ２の配線予備格子を各々１本設定することを特徴とする
   請求項７記載の半導体集積回路のレイアウト方法。
9. 【請求項９】 予備格子設定工程は、２個の半導体素子
   又はブロック間の配線の集中度を予測して、第１の配線
   予備格子及び第２の配線予備格子を設定することを特徴
   とする請求項６記載の半導体集積回路のレイアウト方
   法。
10. 【請求項１０】 第１の配線予備格子及び第２の配線予
    備格子には、各々、配線の通過禁止を解除する優先順位
    が予め設定され、未配線の半導体素子又はブロック間の
    配線工程は、前記第１の配線予備格子及び第２の配線予
    備格子に設定された優先順位に従って順次、前記第１の
    配線予備格子及び第２の配線予備格子の配線通過禁止の
    解除を行いながら未配線の半導体素子又はブロック間の
    配線を行うことを特徴とする請求項６記載の半導体集積
    回路のレイアウト方法。
11. 【請求項１１】 第１の配線予備格子及び第２の配線予
    備格子に各々設定される配線の通過禁止を解除する優先
    順位は、半導体素子又はブロックに近い側の第１の配線
    予備格子及び第２の配線予備格子から先に配線の通過禁
    止を解除する順位であることを特徴とする請求項１０記
    載の半導体集積回路のレイアウト方法。
12. 【請求項１２】 未配線の半導体素子又はブロック間の
    配線工程は、最初に配線の通過禁止を解除する順位にあ
    る第１の配線予備格子又は第２の配線予備格子の配線の
    通過禁止を解除して、未配線の半導体素子又はブロック
    間の配線を行い、その配線の結果、半導体素子又はブロ
    ック間に未配線が未だ生じていると判定されたとき、次
    に配線の通過禁止を解除する順位にある第１の配線予備
    格子又は第２の配線予備格子の配線の通過禁止を解除し
    て、未配線の半導体素子又はブロック間の配線を行うこ
    とを繰返して、半導体素子又はブロック間の配線を完了
    させることを特徴とする請求項１０又は請求項１１記載
    の半導体集積回路のレイアウト方法。