JPH1041394A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JPH1041394A JPH1041394A JP8195924A JP19592496A JPH1041394A JP H1041394 A JPH1041394 A JP H1041394A JP 8195924 A JP8195924 A JP 8195924A JP 19592496 A JP19592496 A JP 19592496A JP H1041394 A JPH1041394 A JP H1041394A
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- G06F30/30—Circuit design
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- Computer Hardware Design (AREA)
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- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイ等においてレイアウト設計の時
間を短縮する。 【構成】 機能セルを概略配置し、機能セルの端子間を
概略配線する（ステップＳ１０）。仮想負荷シミュレー
ションを行い（ステップＳ１１）、所望の性能が得られ
ているかを検証する（ステップＳ１２）。クリティカル
パスを抽出し（ステップＳ１３）、クリティカルパスに
ついては隣接する配線との間隔を通常の２倍以上に広げ
て（ピッチを２倍として）詳細配線し（ステップＳ１
６）、クリティカルパスでない場合には、他の配線との
間隔を考慮することなく、通常の配線ピッチ上に詳細配
線する（ステップＳ１７）。
間を短縮する。 【構成】 機能セルを概略配置し、機能セルの端子間を
概略配線する（ステップＳ１０）。仮想負荷シミュレー
ションを行い（ステップＳ１１）、所望の性能が得られ
ているかを検証する（ステップＳ１２）。クリティカル
パスを抽出し（ステップＳ１３）、クリティカルパスに
ついては隣接する配線との間隔を通常の２倍以上に広げ
て（ピッチを２倍として）詳細配線し（ステップＳ１
６）、クリティカルパスでない場合には、他の配線との
間隔を考慮することなく、通常の配線ピッチ上に詳細配
線する（ステップＳ１７）。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特にＡＳＩＣなどの半導体集積回
路における配線設計の手法に関するものである。
イアウト方法に関し、特にＡＳＩＣなどの半導体集積回
路における配線設計の手法に関するものである。
【０００２】
【従来の技術】ＡＳＩＣなどの半導体集積回路は、ゲー
トアレイ方式またはスタンダードセル方式により設計さ
れ製造されることが多い。ゲートアレイ方式ないしスタ
ンダードセル方式で設計するに際しては、複数の基本的
な論理を実現する機能セルを予め設計ライブラリとして
準備しておき、ＣＡＤの支援によりこれら機能セルの自
動配置を行い、さらにこれら機能セル間の自動配線を行
って所望の論理回路を構成する。
トアレイ方式またはスタンダードセル方式により設計さ
れ製造されることが多い。ゲートアレイ方式ないしスタ
ンダードセル方式で設計するに際しては、複数の基本的
な論理を実現する機能セルを予め設計ライブラリとして
準備しておき、ＣＡＤの支援によりこれら機能セルの自
動配置を行い、さらにこれら機能セル間の自動配線を行
って所望の論理回路を構成する。
【０００３】図４は、特に集積回路規模が大きい場合に
採用される、従来の自動配置配線方法の手順を示すフロ
ーチャートである。図４に示すように、まずステップＳ
３０において、機能セル間配線長や配線の混雑度を考慮
して概略配置配線を行い、次いでステップＳ３１におい
て、例えばマンハッタン長等の概略配線情報から仮想的
に配線負荷を求めて、回路動作を検証するための仮想負
荷シミュレーションを行い、そしてステップＳ３２にお
いて、所望の性能が実現できるか否かの検証を行い、所
望の性能が実現できることが確認された場合には、ステ
ップＳ３３に進み、そうでないときにはステップＳ３０
に戻る。ステップＳ３３において、実際に詳細な配置配
線を行い、続いてステップＳ３４において、実配線の抵
抗値および容量を算出して詳細な回路動作を検証するた
めの実配線シミュレーションを行い、そしてステップＳ
３５において、所望の性能が実現できるか否かの検証を
行い、できるときにはレイアウトを完了し、そうでない
ときにはステップＳ３３に戻る。
採用される、従来の自動配置配線方法の手順を示すフロ
ーチャートである。図４に示すように、まずステップＳ
３０において、機能セル間配線長や配線の混雑度を考慮
して概略配置配線を行い、次いでステップＳ３１におい
て、例えばマンハッタン長等の概略配線情報から仮想的
に配線負荷を求めて、回路動作を検証するための仮想負
荷シミュレーションを行い、そしてステップＳ３２にお
いて、所望の性能が実現できるか否かの検証を行い、所
望の性能が実現できることが確認された場合には、ステ
ップＳ３３に進み、そうでないときにはステップＳ３０
に戻る。ステップＳ３３において、実際に詳細な配置配
線を行い、続いてステップＳ３４において、実配線の抵
抗値および容量を算出して詳細な回路動作を検証するた
めの実配線シミュレーションを行い、そしてステップＳ
３５において、所望の性能が実現できるか否かの検証を
行い、できるときにはレイアウトを完了し、そうでない
ときにはステップＳ３３に戻る。
【０００４】また、従来の詳細配線のレイアウトは、例
えば図５に示すように、１層信号配線を配設するための
等間隔ｄ1 の配線チャネル１Ａ、１Ｂ、１Ｃ、１Ｄ、１
Ｅ、１Ｆ上と、２層信号配線を配設するための等間隔ｄ
2 の配線チャネル２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ
上とに、１層信号配線１１、１２、１３、１４、１５、
１６と、２層信号配線２１、２２、２３、２４、２５、
２６を配線し、１層信号配線と２層信号配線を接続する
スルーホール３１、３２を配置していた。
えば図５に示すように、１層信号配線を配設するための
等間隔ｄ1 の配線チャネル１Ａ、１Ｂ、１Ｃ、１Ｄ、１
Ｅ、１Ｆ上と、２層信号配線を配設するための等間隔ｄ
2 の配線チャネル２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ
上とに、１層信号配線１１、１２、１３、１４、１５、
１６と、２層信号配線２１、２２、２３、２４、２５、
２６を配線し、１層信号配線と２層信号配線を接続する
スルーホール３１、３２を配置していた。
【０００５】ところで、近年の微細加工技術の進歩に伴
い、配線幅１μｍ、配線間隔１μｍ程度の微細配線加工
が可能となったことにより、配線間隔の減少に伴い同層
配線間の隣接配線容量が無視できないほど増大してきて
いる。例えば、２μｍのシリコン酸化膜を有するシリコ
ン基板上に、隣接して２本の信号配線を、配線幅を１μ
ｍ、配線膜厚を１μｍ、配線間隔を１μｍに形成し、層
間膜としてシリコン酸化膜を使用した場合、１本の信号
配線の全容量が０．２４ｐＦ／ｍｍであるのに対し隣接
配線間容量は、０．１４ｐＦ／ｍｍとなり、隣接配線間
容量が全配線容量の６０％に達する。
い、配線幅１μｍ、配線間隔１μｍ程度の微細配線加工
が可能となったことにより、配線間隔の減少に伴い同層
配線間の隣接配線容量が無視できないほど増大してきて
いる。例えば、２μｍのシリコン酸化膜を有するシリコ
ン基板上に、隣接して２本の信号配線を、配線幅を１μ
ｍ、配線膜厚を１μｍ、配線間隔を１μｍに形成し、層
間膜としてシリコン酸化膜を使用した場合、１本の信号
配線の全容量が０．２４ｐＦ／ｍｍであるのに対し隣接
配線間容量は、０．１４ｐＦ／ｍｍとなり、隣接配線間
容量が全配線容量の６０％に達する。
【０００６】このため、信号伝達時間の配線遅延時間が
増大してしまい集積回路の動作周波数などが劣化するの
で、上記の従来例では、所望の性能の回路を得るため
に、ステップＳ３３に戻って何度も詳細配置配線過程を
やり直さなければならないという問題が起こる。これに
対処する第１の改善方法として、特開平４−３３３９８
０号公報において、遅延値最大ネットの配線長がなるべ
く短かくなるように自動配置配線を繰り返し行う手法が
提案されている。図６は、この第１の改善方法の手順を
示すフローチャートである。図６に示すように、まずス
テップＳ４０において、半導体集積回路の回路図を入力
し、ステップＳ４１において、配線の抵抗値および容量
を含まない回路動作のシミュレーションを行い結果を保
存しておく。そして、ステップＳ４２において、機能セ
ルの自動配置配線を行い、次いで、ステップＳ４３にお
いて、配線の抵抗値および容量を含む回路動作の実配線
シミュレーションを行う。そして、ステップＳ４４にお
いて、配線の抵抗値および容量を含まないシミュレーシ
ョン結果と、これらを含むシミュレーション結果とを比
較し、信号伝播の遅延が十分に小さければレイアウトを
完了する。
増大してしまい集積回路の動作周波数などが劣化するの
で、上記の従来例では、所望の性能の回路を得るため
に、ステップＳ３３に戻って何度も詳細配置配線過程を
やり直さなければならないという問題が起こる。これに
対処する第１の改善方法として、特開平４−３３３９８
０号公報において、遅延値最大ネットの配線長がなるべ
く短かくなるように自動配置配線を繰り返し行う手法が
提案されている。図６は、この第１の改善方法の手順を
示すフローチャートである。図６に示すように、まずス
テップＳ４０において、半導体集積回路の回路図を入力
し、ステップＳ４１において、配線の抵抗値および容量
を含まない回路動作のシミュレーションを行い結果を保
存しておく。そして、ステップＳ４２において、機能セ
ルの自動配置配線を行い、次いで、ステップＳ４３にお
いて、配線の抵抗値および容量を含む回路動作の実配線
シミュレーションを行う。そして、ステップＳ４４にお
いて、配線の抵抗値および容量を含まないシミュレーシ
ョン結果と、これらを含むシミュレーション結果とを比
較し、信号伝播の遅延が十分に小さければレイアウトを
完了する。
【０００７】一方、信号伝播の遅延が大きい場合には、
ステップＳ４５に進み、遅延が最大の配線を抽出し、続
いてステップＳ４６において、遅延が最大の配線パター
ンの配置順を最優先とする優先順位ファイルを作成す
る。そして、ステップＳ４７において、シミュレーショ
ン結果を比較して得られた信号伝播の遅延が、過去の配
線により生じた遅延より小さいか否かを判断し、過去の
遅延値より大きい場合はレイアウトを終了する。そうで
ない場合には、ステップＳ４８に進み、所定の反復回数
内であるか否かを判断し、反復回数を超えた場合はレイ
アウトを終了し、所定回数内の場合は、ステップＳ４２
に戻って、優先順位ファイルにおける配置順に従って再
度、配線パターンの自動配置を実行する。
ステップＳ４５に進み、遅延が最大の配線を抽出し、続
いてステップＳ４６において、遅延が最大の配線パター
ンの配置順を最優先とする優先順位ファイルを作成す
る。そして、ステップＳ４７において、シミュレーショ
ン結果を比較して得られた信号伝播の遅延が、過去の配
線により生じた遅延より小さいか否かを判断し、過去の
遅延値より大きい場合はレイアウトを終了する。そうで
ない場合には、ステップＳ４８に進み、所定の反復回数
内であるか否かを判断し、反復回数を超えた場合はレイ
アウトを終了し、所定回数内の場合は、ステップＳ４２
に戻って、優先順位ファイルにおける配置順に従って再
度、配線パターンの自動配置を実行する。
【０００８】また、従来例の第２の改善方法として、特
開平２−６８９３３号公報には、配線ピッチを固定し
て、最大配線長時の、信号遅延時間が最小となるよう配
線幅を最適化するレイアウト手法が提案されている。図
７は、この第２の改善方法を説明するためのレイアウト
図であって、図７（ａ）は平面図、図７（ｂ）は図７
（ａ）のＡ−Ａ′線での断面図である。信号配線４１
は、絶縁膜４２を挟んで半導体基板４３上に等間隔で配
置されており、図中Ｗは最適化された配線幅、Ｓは配線
間隔、Ｐは配線ピッチ、Ｔは配線膜厚、Ｈは絶縁膜膜厚
を示す。この改善方法は、最初に配線ピッチＰを固定
し、想定した最大配線長に対して、Ｙの信号伝播時間が
最小となるように配線抵抗と容量を考慮して、解析的に
配線幅Ｗを求め、そのＷを全ての信号配線の配線幅にす
るものである。
開平２−６８９３３号公報には、配線ピッチを固定し
て、最大配線長時の、信号遅延時間が最小となるよう配
線幅を最適化するレイアウト手法が提案されている。図
７は、この第２の改善方法を説明するためのレイアウト
図であって、図７（ａ）は平面図、図７（ｂ）は図７
（ａ）のＡ−Ａ′線での断面図である。信号配線４１
は、絶縁膜４２を挟んで半導体基板４３上に等間隔で配
置されており、図中Ｗは最適化された配線幅、Ｓは配線
間隔、Ｐは配線ピッチ、Ｔは配線膜厚、Ｈは絶縁膜膜厚
を示す。この改善方法は、最初に配線ピッチＰを固定
し、想定した最大配線長に対して、Ｙの信号伝播時間が
最小となるように配線抵抗と容量を考慮して、解析的に
配線幅Ｗを求め、そのＷを全ての信号配線の配線幅にす
るものである。
【０００９】
【発明が解決しようとする課題】上述した第１の改善方
法では、配線が微細化された場合には十分な改善効果が
得られなくなり、自動配置配線のやり直し回数が増えレ
イアウトが完了するまでの時間が長期化する。その理由
は、配線間隔が小さくなると、配線遅延時間増加の原因
は隣接する配線との寄生容量増大による影響が支配的に
なるので、優先配線の配線順序を変更して配線長を短か
くしても、配線容量を十分に減少させることが困難にな
るからである。
法では、配線が微細化された場合には十分な改善効果が
得られなくなり、自動配置配線のやり直し回数が増えレ
イアウトが完了するまでの時間が長期化する。その理由
は、配線間隔が小さくなると、配線遅延時間増加の原因
は隣接する配線との寄生容量増大による影響が支配的に
なるので、優先配線の配線順序を変更して配線長を短か
くしても、配線容量を十分に減少させることが困難にな
るからである。
【００１０】この第１の改善方法において、反復回数を
減らすには、マージンを考慮した設計をしなければなら
ないことになるが、その場合には集積度が下がりチップ
面積の増大を招く。また、第２の改善方法においても、
配線抵抗と配線の底面容量は配線幅に対して排反する関
係にあり、そして配線ピッチを小さく固定してしまうと
配線の隣接容量の影響が大きくなり、最大配線長の配線
遅延時間を効果的に小さくできる配線幅を得るには、最
初に想定する配線ピッチを広げる必要が生じるため、や
はりレイアウト面積が増大してチップ面積の増大を招
く。したがって、本発明の解決すべき課題は、半導体集
積回路の高密度化を犠牲にすることなくレイアウト設計
工程にかかる時間を短縮できるようにすることである。
減らすには、マージンを考慮した設計をしなければなら
ないことになるが、その場合には集積度が下がりチップ
面積の増大を招く。また、第２の改善方法においても、
配線抵抗と配線の底面容量は配線幅に対して排反する関
係にあり、そして配線ピッチを小さく固定してしまうと
配線の隣接容量の影響が大きくなり、最大配線長の配線
遅延時間を効果的に小さくできる配線幅を得るには、最
初に想定する配線ピッチを広げる必要が生じるため、や
はりレイアウト面積が増大してチップ面積の増大を招
く。したがって、本発明の解決すべき課題は、半導体集
積回路の高密度化を犠牲にすることなくレイアウト設計
工程にかかる時間を短縮できるようにすることである。
【００１１】
【課題を解決するための手段】上述した本発明の課題
は、概略配置配線を行った後に仮想負荷シミュレーショ
ンを行って、クリティカルパスを抽出し、詳細配置配線
を、クリティカルパスとなる配線と隣接する配線との距
離を他の配線間の距離より例えば２倍以上広くして行う
ことにより、解決することができる。
は、概略配置配線を行った後に仮想負荷シミュレーショ
ンを行って、クリティカルパスを抽出し、詳細配置配線
を、クリティカルパスとなる配線と隣接する配線との距
離を他の配線間の距離より例えば２倍以上広くして行う
ことにより、解決することができる。
【００１２】
【発明の実施の形態】本発明による半導体集積回路のレ
イアウト方法は、（１）複数の基本的な論理を実現する
機能セルを概略配置し、前記機能セルの入出力端子間を
概略配線する過程（ステップＳ１０；ステップＳ２０）
と、（２）前記第（１）の過程の概略配線長を考慮した
仮想負荷により回路動作のシミュレーションを行なう過
程（ステップＳ１１；ステップＳ２１）と、（３）前記
第（２）の過程のシミュレーション結果からクリティカ
ルパスを抽出する過程（ステップＳ１３；ステップＳ２
４）と、（４）前記第（３）の過程においてクリティカ
ルパスとして抽出された配線と隣接する配線との間隔が
他の配線間の間隔より広くなる条件の下で詳細配線を行
う過程（ステップＳ１６、１７；ステップＳ２６、２
７）と、を含んでいる。
イアウト方法は、（１）複数の基本的な論理を実現する
機能セルを概略配置し、前記機能セルの入出力端子間を
概略配線する過程（ステップＳ１０；ステップＳ２０）
と、（２）前記第（１）の過程の概略配線長を考慮した
仮想負荷により回路動作のシミュレーションを行なう過
程（ステップＳ１１；ステップＳ２１）と、（３）前記
第（２）の過程のシミュレーション結果からクリティカ
ルパスを抽出する過程（ステップＳ１３；ステップＳ２
４）と、（４）前記第（３）の過程においてクリティカ
ルパスとして抽出された配線と隣接する配線との間隔が
他の配線間の間隔より広くなる条件の下で詳細配線を行
う過程（ステップＳ１６、１７；ステップＳ２６、２
７）と、を含んでいる。
【００１３】［作用］概略配置配線後の仮想負荷シミュ
レーション結果に基づいて配線遅延時間の大きいクリテ
イカルパスを予め抽出しておき、詳細配線の際に、クル
テイカルパスとして抽出された配線を、隣接する配線か
ら大きな距離をおいてレイアウトするため、配線遅延時
間の大きかった配線の寄生容量を小さくすることがで
き、所望の性能を満たすことのできる半導体集積回路の
レイアウト設計を短時間で完了させることが可能にな
る。
レーション結果に基づいて配線遅延時間の大きいクリテ
イカルパスを予め抽出しておき、詳細配線の際に、クル
テイカルパスとして抽出された配線を、隣接する配線か
ら大きな距離をおいてレイアウトするため、配線遅延時
間の大きかった配線の寄生容量を小さくすることがで
き、所望の性能を満たすことのできる半導体集積回路の
レイアウト設計を短時間で完了させることが可能にな
る。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例のレイアウ
ト手順を示すフローチャートである。図１に示すよう
に、まずステップＳ１０において、機能セル間配線長や
配線の混雑度を考慮して、機能セルの概略配置および機
能セル間の概略配線を行い、次いで、ステップＳ１１に
おいて、例えばマンハッタン長の概略配線長から仮想的
に計算した配線負荷をもとに回路動作シミュレーション
を行う。そして、ステップＳ１２において、シミュレー
ション結果に基づいて所望の性能が得られているか否か
のチェックを行う。例えば集積回路全体の最高動作周波
数が満足すべきものであるかの確認を行う。所望の性能
が得られていない場合は、ステップＳ１０に戻り、機能
セルの配置位置を変更したり、入出力端子位置を変更し
て概略配置配線過程をやり直す。ここまでの過程は、フ
ロアプランニングと呼ばれ、近年の大規模な集積回路の
設計では、設計工程の早い段階で設計者の意図が反映で
きるようにするために重要な作業となっている。
て説明する。図１は、本発明の第１の実施例のレイアウ
ト手順を示すフローチャートである。図１に示すよう
に、まずステップＳ１０において、機能セル間配線長や
配線の混雑度を考慮して、機能セルの概略配置および機
能セル間の概略配線を行い、次いで、ステップＳ１１に
おいて、例えばマンハッタン長の概略配線長から仮想的
に計算した配線負荷をもとに回路動作シミュレーション
を行う。そして、ステップＳ１２において、シミュレー
ション結果に基づいて所望の性能が得られているか否か
のチェックを行う。例えば集積回路全体の最高動作周波
数が満足すべきものであるかの確認を行う。所望の性能
が得られていない場合は、ステップＳ１０に戻り、機能
セルの配置位置を変更したり、入出力端子位置を変更し
て概略配置配線過程をやり直す。ここまでの過程は、フ
ロアプランニングと呼ばれ、近年の大規模な集積回路の
設計では、設計工程の早い段階で設計者の意図が反映で
きるようにするために重要な作業となっている。
【００１５】所望の性能が得られた場合には、ステップ
Ｓ１３に進み、シミュレーションの結果から、配線遅延
時間の大きい配線を例えば最大のものから１００本をク
リティカルパスとして選択した後、ステップＳ１４にお
いて、機能セルの詳細配置を行う。そして、配置対象配
線がクリティカルパスであるかの検証をステップＳ１５
において行い、クリテイカルパスとして選択された配線
については、ステップＳ１６において、他の隣接配線と
の配線間隔が２倍以上（配線ピッチが２倍）になるよう
に詳細配線を行い、クリテイカルパスとして選択されな
かった配線については、ステップＳ１７にて他の配線と
の配線間隔を考慮することなく通常の配線ピッチ上に詳
細配線する。そして詳細配線後、ステップＳ１８におい
て、レイアウトから配線の抵抗値および容量を求め計算
した実配線負荷をもとに回路動作をシミュレーション
し、ステップＳ１９において、所望の性能が得られてい
るか否かの確認を行い、得られている場合にはレイアウ
トを完了し、得られていない場合は、ステップＳ１４に
戻り、トランジスタの駆動能力を増強したり、配置を人
手により強制的に固定する等の変更を行った後、詳細配
置からの過程をやり直す。
Ｓ１３に進み、シミュレーションの結果から、配線遅延
時間の大きい配線を例えば最大のものから１００本をク
リティカルパスとして選択した後、ステップＳ１４にお
いて、機能セルの詳細配置を行う。そして、配置対象配
線がクリティカルパスであるかの検証をステップＳ１５
において行い、クリテイカルパスとして選択された配線
については、ステップＳ１６において、他の隣接配線と
の配線間隔が２倍以上（配線ピッチが２倍）になるよう
に詳細配線を行い、クリテイカルパスとして選択されな
かった配線については、ステップＳ１７にて他の配線と
の配線間隔を考慮することなく通常の配線ピッチ上に詳
細配線する。そして詳細配線後、ステップＳ１８におい
て、レイアウトから配線の抵抗値および容量を求め計算
した実配線負荷をもとに回路動作をシミュレーション
し、ステップＳ１９において、所望の性能が得られてい
るか否かの確認を行い、得られている場合にはレイアウ
トを完了し、得られていない場合は、ステップＳ１４に
戻り、トランジスタの駆動能力を増強したり、配置を人
手により強制的に固定する等の変更を行った後、詳細配
置からの過程をやり直す。
【００１６】次に、本発明の第１の実施例により行った
半導体集積回路のレイアウト結果を図面を参照して説明
する。図２は、本発明によりレイアウトを行った集積回
路装置における機能セル間の配線を示す平面図である。
なお、本発明による詳細配置配線の結果は、従来の技術
で説明した図５と共通する部分があるので、以下の説明
では、従来例の図５と違っている部分についてのみ説明
する。図２において、１層信号配線１７と２層信号配線
２７並びにスルーホール３３はクリテイカルパスの配線
である。クリテイカルパスである１層信号配線１７と他
の配線１３、１５との間隔Ｄ1 とＤ1 ′は、それぞれ従
来の１層信号線配線間隔ｄ1 の２倍以上（配線ピッチが
２倍）になっている。また同様にして、クリテイカルパ
スである２層信号配線２７と他の配線２３、２６との間
隔Ｄ2 、Ｄ2 ′もそれぞれ従来の２層信号線配線間隔ｄ
2 の２倍以上になっている。このため、クリテイカルパ
ス配線の隣接配線間の容量を小さくすることができるの
で、クリテイカルパスの遅延時間を従来のレイアウト方
法よりも小さくすることができる。
半導体集積回路のレイアウト結果を図面を参照して説明
する。図２は、本発明によりレイアウトを行った集積回
路装置における機能セル間の配線を示す平面図である。
なお、本発明による詳細配置配線の結果は、従来の技術
で説明した図５と共通する部分があるので、以下の説明
では、従来例の図５と違っている部分についてのみ説明
する。図２において、１層信号配線１７と２層信号配線
２７並びにスルーホール３３はクリテイカルパスの配線
である。クリテイカルパスである１層信号配線１７と他
の配線１３、１５との間隔Ｄ1 とＤ1 ′は、それぞれ従
来の１層信号線配線間隔ｄ1 の２倍以上（配線ピッチが
２倍）になっている。また同様にして、クリテイカルパ
スである２層信号配線２７と他の配線２３、２６との間
隔Ｄ2 、Ｄ2 ′もそれぞれ従来の２層信号線配線間隔ｄ
2 の２倍以上になっている。このため、クリテイカルパ
ス配線の隣接配線間の容量を小さくすることができるの
で、クリテイカルパスの遅延時間を従来のレイアウト方
法よりも小さくすることができる。
【００１７】これにより、０．２５μｍＣＭＯＳトラン
ジスタ回路で従来方法では所望の遅延値以内に入らなか
ったクリテイカルパスを、詳細配置配線をやり直さなく
てもレイアウトすることが可能となり、レイアウト設計
工数を従来の半分以下にするこができた。本発明によれ
ば、クリティカルパスとして選択された配線については
配線間隔が広がるので、レイアウト面積は増大すること
になるが、クリティカルパスとして選択される配線は全
体のごく一部であり、レイアウト面積の増大は必要最低
限に抑えられるので、チップ面積の増大は抑制される。
ジスタ回路で従来方法では所望の遅延値以内に入らなか
ったクリテイカルパスを、詳細配置配線をやり直さなく
てもレイアウトすることが可能となり、レイアウト設計
工数を従来の半分以下にするこができた。本発明によれ
ば、クリティカルパスとして選択された配線については
配線間隔が広がるので、レイアウト面積は増大すること
になるが、クリティカルパスとして選択される配線は全
体のごく一部であり、レイアウト面積の増大は必要最低
限に抑えられるので、チップ面積の増大は抑制される。
【００１８】図３は、本発明の第２の実施例でのレイア
ウト手順を示すフローチャートである。第２の実施例に
おけるステップＳ２０からステップＳ２２まで、およ
び、ステップＳ２５からステップＳ２９までの過程は、
第１の実施例におけるステップＳ１０からステップＳ１
２まで、および、ステップＳ１５からステップＳ１９ま
での過程と同じであり、第２の実施例が第１の実施例と
異なっている点は、ステップＳ２３の詳細配置の過程と
ステップＳ２４のクリティカルパス抽出の過程が第１の
実施例の場合と逆の順序となっている点である。
ウト手順を示すフローチャートである。第２の実施例に
おけるステップＳ２０からステップＳ２２まで、およ
び、ステップＳ２５からステップＳ２９までの過程は、
第１の実施例におけるステップＳ１０からステップＳ１
２まで、および、ステップＳ１５からステップＳ１９ま
での過程と同じであり、第２の実施例が第１の実施例と
異なっている点は、ステップＳ２３の詳細配置の過程と
ステップＳ２４のクリティカルパス抽出の過程が第１の
実施例の場合と逆の順序となっている点である。
【００１９】第２の実施例では、ステップＳ２８におい
て実配線シミュレーションを行った後、所望の性能が得
られているかの確認をステップＳ２９にて行い、得られ
ていない場合には、ステップＳ２４に戻ってクリテイカ
ルパス抽出をやり直す。２回目に実施するクリテイカル
パス抽出過程では、１回目に実施したクリテイカルパス
抽出本数よりも更に例えば遅延値の大きいものから１０
本分余分に選択して詳細配線を行なう。
て実配線シミュレーションを行った後、所望の性能が得
られているかの確認をステップＳ２９にて行い、得られ
ていない場合には、ステップＳ２４に戻ってクリテイカ
ルパス抽出をやり直す。２回目に実施するクリテイカル
パス抽出過程では、１回目に実施したクリテイカルパス
抽出本数よりも更に例えば遅延値の大きいものから１０
本分余分に選択して詳細配線を行なう。
【００２０】以上の実施例では、クリティカルパスの選
択を遅延時間の大きい順に所定の本数だけ行っていた
が、これに代え、遅延時間にしきい値を設けこれを越え
る配線をクリティカルパスに選択するようにしてもよ
い。この場合、第２の実施例においては、第２回目にク
リティカルパス抽出を行う場合にはしきい値を下げてク
リティカルパスを選択する。
択を遅延時間の大きい順に所定の本数だけ行っていた
が、これに代え、遅延時間にしきい値を設けこれを越え
る配線をクリティカルパスに選択するようにしてもよ
い。この場合、第２の実施例においては、第２回目にク
リティカルパス抽出を行う場合にはしきい値を下げてク
リティカルパスを選択する。
【００２１】
【発明の効果】以上説明したように、本発明のレイアウ
ト方法は、概略配置配線に対するシミュレーション結果
からクリティカルパスを抽出しその配線の遅延時間が短
縮されるように詳細配置配線を行うものであるので、遅
延時間の大きい配線の遅延を確実に小さくすることがで
き、詳細配置配線をやり直す可能性が低くなり、レイア
ウト設計の時間を短縮することができる。また、隣接配
線容量の影響を小さくするようにレイアウトを行うの
で、信号伝達時間の配線遅延を抑えることができ、集積
回路の動作周波数を向上させることができる。また、本
発明によれば、配線間隔を広げるのはごく限られた配線
についてのみであるので、集積回路全体の配線ピッチを
広げるものとは異なって、チップ面積の増加を必要最低
限に留めることができる。
ト方法は、概略配置配線に対するシミュレーション結果
からクリティカルパスを抽出しその配線の遅延時間が短
縮されるように詳細配置配線を行うものであるので、遅
延時間の大きい配線の遅延を確実に小さくすることがで
き、詳細配置配線をやり直す可能性が低くなり、レイア
ウト設計の時間を短縮することができる。また、隣接配
線容量の影響を小さくするようにレイアウトを行うの
で、信号伝達時間の配線遅延を抑えることができ、集積
回路の動作周波数を向上させることができる。また、本
発明によれば、配線間隔を広げるのはごく限られた配線
についてのみであるので、集積回路全体の配線ピッチを
広げるものとは異なって、チップ面積の増加を必要最低
限に留めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のレイアウト手順を示す
フローチャート。
フローチャート。
【図２】本発明の第１の実施例によるレイアウト結果を
示す平面図。
示す平面図。
【図３】本発明の第２の実施例のレイアウト手順を示す
フローチャート。
フローチャート。
【図４】従来例のレイアウト手順を示すフローチャー
ト。
ト。
【図５】従来例による機能セル間の配線を説明するため
の平面図。
の平面図。
【図６】従来例の第１の改善方法のレイアウト手順を示
すフローチャート。
すフローチャート。
【図７】従来例の第２の改善方法を説明するための配線
の平面図と断面図。
の平面図と断面図。
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ １層配線チャネ
ル ２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ ２層配線チャネ
ル １１、１２、１３、１４、１５、１６ １層信号配線 １７ クリティカルパスである１層信号配線 ２１、２２、２３、２４、２５、２６ ２層信号配線 ２７ クリティカルパスである２層信号配線 ３１、３２、３３ スルーホール ４１ 信号配線 ４２ 絶縁膜 ４３ 半導体基板
ル ２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ ２層配線チャネ
ル １１、１２、１３、１４、１５、１６ １層信号配線 １７ クリティカルパスである１層信号配線 ２１、２２、２３、２４、２５、２６ ２層信号配線 ２７ クリティカルパスである２層信号配線 ３１、３２、３３ スルーホール ４１ 信号配線 ４２ 絶縁膜 ４３ 半導体基板
Claims (5)
- 【請求項１】 （１）複数の基本的な論理を実現する機
能セルを概略配置し、前記機能セルの入出力端子間を概
略配線する過程と、 （２）前記第（１）の過程により敷設された概略配線の
配線長を考慮した仮想負荷により回路動作の検証を行な
う過程と、 （３）前記第（２）の過程の検証結果に基づき配線の中
からクリティカルパスを抽出する過程と、 （４）前記第（３）の過程においてクリティカルパスと
して抽出された配線と隣接する配線との間隔が他の配線
間の間隔より広くなる条件の下で詳細配線を行う過程
と、を有することを特徴とする半導体集積回路のレイア
ウト方法。 - 【請求項２】 前記第（３）の過程において、遅延時間
の大きい配線から順に所定の本数の配線をクリティカル
パスとして抽出するか、あるいは、所定の遅延時間をし
きい値としてこれを越える配線をクリティカルパスとし
て抽出することを特徴とする請求項１記載の半導体集積
回路のレイアウト方法。 - 【請求項３】 前記第（４）の過程の後に回路動作の検
証を行い、所望の性能が得られていない場合には、クリ
ティカルパスとして抽出される配線を増やした後再度前
記第（４）の過程を行うことを特徴とする請求項１記載
の半導体集積回路のレイアウト方法。 - 【請求項４】 前記第（２）の過程の後前記第（３）の
過程の前に、または、前記第（３）の過程の後前記第
（４）の過程の前に、前記機能セルを詳細配置する過程
が挿入されることを特徴とする請求項１記載の半導体集
積回路のレイアウト方法。 - 【請求項５】 前記第（４）の過程の後に回路動作の検
証を行い、所望の性能が得られていない場合には、前記
機能セルの詳細配置をやり直した後に再度前記第（４）
の過程を行うことを特徴とする請求項４記載の半導体集
積回路のレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195924A JP2918101B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体集積回路のレイアウト方法 |
| US08/900,666 US6026225A (en) | 1996-07-25 | 1997-07-25 | Method of layout of semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195924A JP2918101B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041394A true JPH1041394A (ja) | 1998-02-13 |
| JP2918101B2 JP2918101B2 (ja) | 1999-07-12 |
Family
ID=16349253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195924A Expired - Lifetime JP2918101B2 (ja) | 1996-07-25 | 1996-07-25 | 半導体集積回路のレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6026225A (ja) |
| JP (1) | JP2918101B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134689A (en) * | 1998-02-12 | 2000-10-17 | Motorola Inc. | Method of testing logic devices |
| US6526560B1 (en) * | 1999-09-21 | 2003-02-25 | Seiko Epson Corporation | Macro cell creating method, apparatus and library thereof, and recording medium |
| US6470484B1 (en) * | 2000-05-18 | 2002-10-22 | Lsi Logic Corporation | System and method for efficient layout of functionally extraneous cells |
| JP2002117092A (ja) * | 2000-10-05 | 2002-04-19 | Fujitsu Ltd | 半導体集積回路装置の設計方法、及び設計装置 |
| US6399471B1 (en) * | 2001-02-15 | 2002-06-04 | Chartered Semiconductor Manufacturing Ltd. | Assorted aluminum wiring design to enhance chip-level performance for deep sub-micron application |
| JP4279782B2 (ja) * | 2002-10-10 | 2009-06-17 | 富士通株式会社 | レイアウト方法及び装置並びにそのプログラム及び記録媒体 |
| JP2004342757A (ja) * | 2003-05-14 | 2004-12-02 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9563733B2 (en) * | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101761530B1 (ko) | 2008-07-16 | 2017-07-25 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| JP5743808B2 (ja) * | 2011-08-24 | 2015-07-01 | 株式会社東芝 | 集積回路の配線方法、集積回路の配線プログラム及びそれを記憶した記憶媒体 |
| US9372953B1 (en) * | 2014-09-24 | 2016-06-21 | Xilinx, Inc. | Increasing operating frequency of circuit designs using dynamically modified timing constraints |
| US10833059B2 (en) * | 2018-12-07 | 2020-11-10 | Micron Technology, Inc. | Integrated assemblies comprising vertically-stacked decks of memory arrays |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196661A (ja) * | 1989-12-26 | 1991-08-28 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| EP0597087B1 (en) * | 1992-06-02 | 1999-07-28 | Hewlett-Packard Company | Computer-aided design method for multilevel interconnect technologies |
| US5568395A (en) * | 1994-06-29 | 1996-10-22 | Lsi Logic Corporation | Modeling and estimating crosstalk noise and detecting false logic |
| US5638288A (en) * | 1994-08-24 | 1997-06-10 | Lsi Logic Corporation | Separable cells having wiring channels for routing signals between surrounding cells |
| JP4000198B2 (ja) * | 1994-10-20 | 2007-10-31 | 富士通株式会社 | 会話型回路設計装置 |
| US5666290A (en) * | 1995-12-27 | 1997-09-09 | Vlsi Technology, Inc. | Interactive time-driven method of component placement that more directly constrains critical paths using net-based constraints |
| JPH09213806A (ja) * | 1996-01-30 | 1997-08-15 | Fujitsu Ltd | 配線装置および配線方法 |
-
1996
- 1996-07-25 JP JP8195924A patent/JP2918101B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-25 US US08/900,666 patent/US6026225A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918101B2 (ja) | 1999-07-12 |
| US6026225A (en) | 2000-02-15 |
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