KR100280248B1 - 반도체 장치내 배선패턴의 자동배치 - Google Patents

반도체 장치내 배선패턴의 자동배치 Download PDF

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Abstract

반도체 장치용 코어의 제조방법은, 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하는 단계를 포함한다. 또한, 반도체장치용 코어의 제조방법은, 가상 블록 내에 배선 금지 영역을 설정하는 단계를 포함한다. 코어 내부에 배치되는 내부 배선라인이 콘택트에 접속되는 것은 배선 금지 영역 내에서는 금지된다. 또한, 반도체 장치용 코어의 제조방법은, 코어 내부에 적어도 가상 블록의 콘택트를 배치하는 단계를 포함한다.

Description

반도체 장치내 배선패턴의 자동배치 {AUTOMATIC ARRANGEMENT OF WIRING PATTERNS IN SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치내 배선패턴의 자동배치에 관계된 것이다. 좀더 구체적으로, 기능 블록 내부 및 외부의 배선 패턴 내에 발생하는 간섭을 확인하는 단계를 생략하고, 고집적 반도체 장치내 배선 패턴의 자동 배치에 관한 것이다.
반도체 장치의 패턴을 자동으로 배치하고 배선하는 방법에서 공지된 바와 같이, 기능 블록은 "하드웨어계 코어" 또는 단순히 "코어"로 지칭되며, 이러한 코어들은 게이트 어레이와 같은 반도체 장치 내에 배치된다. 코어는, 기능셀 및 복수의 기능셀로 이루어진 프리미티브의 조합으로 설계된다. 코어의 다기능화에 따라, 최근에는 코어의 전체 단자수가 증가되고 있다. 전체 단자수는 주로 코어의 크기에 영향을 줄 수 있다. 반도체 장치의 기능블록은 컴퓨터를 이용하여 배치되고 배선된다.
도면을 참조하여, 코어를 포함하는 반도체 장치의 종래의 자동 배치 및 배선방법이 설명될 것이다(제 1 종래기술). 도 1 은 제 1 종래기술에서 종래의 자동 배치 및 배선방법을 설명하는 흐름도이다. 도 2a 는 도 1 의 제 1 종래기술에 따른 코어의 경계선 설정을 나타내는 평면도이다. 도 2b 는 도 2a 에 나타낸 코어 경계선 부근(원 내부)을 도시하는 확대 평면도이다. 또한, 도 3 은, 도 2a 에 따른 제 1 종래기술의 종래의 배치 및 배선방법에 의해 형성된 코어의 배치 및 배선패턴 나타내는 평면도이다.
도 1 의 흐름도를 참조하여, 제 1 종래기술의 자동 배치 및 배선방법이 설명될 것이다. 단계 S20 에서, 코어의 최적 크기는 코어의 회로규모에 기초하여 설정된다. 도 2a 에 지시된 바와 같이, 셀 어레이 영역(11)에 대해 자동 레이아웃 공정이 실행되는 영역(자동 레이아웃 영역)을 위한 경계선(12)이 설정된다.
다음, 단계 S21 에서, 코어 내부의 기능셀(18)은, 코어 외부의 외부회로와의 인터페이스이다. 단계 S20 에서 설정된 자동 레이아웃 영역의 내부에 기능셀(18)이 배치되어, 기능셀(18)(인터페이스 기능셀)은 경계선(12)에 인접하여 위치한다.
이 경우에, 이것은, 내부 배선라인이 컴퓨터에 의해 자동으로 설계될 때, 코어 내부에 배치된 내부 배선라인(도 3 에 도시된 참조번호 17 에 의해 지시된 배선라인에 해당)의 설계 유연성이 증대되기 때문이다.
이어서, 단계 S22 에서, 다수의 인터페이스 기능셀(18)에 관련된 데이터가 입력된 자동 배치 및 배선 프로그램을 이용하여 내부 배선라인(17)이 자동으로 배치 및 배선된다. 이때, 도 3 에 도시된 바와 같이, 각각의 내부 배선라인(17)은 다수의 인터페이스 기능셀(18)에 접속된다
다음, 단계 S23 에서, 단계 S22 에서 형성된 코어의 자동 배치 및 배선결과를 참조하여, 경계선(12)과 인터페이스 기능셀(18)의 모든 단자(19) 사이에 배선라인 영역 "K" 을 확보할 것인지 여부를 판단한다. 이 경우에, 배선라인 영역 "K" 는, 코어 외부의 외부회로에 접속된 배선라인(외부 배선라인, 자세히 도시하지 않음)을 배치하는데 사용된다. 즉, 임의의 내부 배선라인(17)도 단자(19)와 경계선(12) 사이에 존재하지 않는다는 확인이 행해진다.
배선라인 영역 "K" 가 인터페이스 기능셀(18)의 모든 단자(19)와 경계선(12) 사이에 확보되어 있지 않다고 판단된 경우에는, 단계 S22 에 해당하는 코어의 자동 배치 및 배선작업이 다시 실행된다. 또는, 단계 S22 에서 생성된 코어의 자동 배치 및 배선결과가 수동으로 수정된다.
단계 S23 에서 판단결과가 양호하면, 판단된 자동 배치 및 배선결과는 레이아웃 데이터로서 출력된다. 도 3 에서, 배선영역 "K" 가 모든 단자(19)와 경계선(12) 사이에 확보되어 있기 때문에, 도 3 은 판단된 이 자동 배치 및 배선결과를 단계 S23 에서 "양호한" 결과로 표현하였다는 것을 이해해야 한다.
결과적으로, 레이아웃 데이터로서 출력된 자동 배치 및 배선결과에 따른 단자(19)는, 내부 배선라인(17)에 단락을 일으키지 않고 외부 배선라인에 직접 접속되는 단자가 될 수 있다.
그러나, 전술된 제 1 종래기술에서, 경계선(12) 근방에 배선영역 "K" 가 확보될 수 없는 경우에는, 자동 배치 및 배선작업은 반복하여 실행되어야 한다. 또는, 수정작업이 필요하며, 이것은 설계 효율을 저감시킨다.
이러한 문제점을 피하기 위해, 코어의 단자부로서 가상 블록을 사용하는 자동 배치 및 배선방법에 관한 다른 종래기술이 제안되어 왔다.
이 종래의 설계방법(즉, 제 2 종래기술)은, 도 4 내지 도 7을 참조하여 설명될 것이다. 도 4 는 제 2 종래기술로서 자동 배치 및 배선방법을 설명하는 흐름도이다.
도 5a 는 제 2 종래기술에서 코어의 경계선 설정을 나타내기 위한, 도 2a 와 유사한 평면도이다. 도 5b 는, 도 5a 에 나타낸 코어의 경계선 부근을 도시하는, 도 2b 와 유사한 확대 평면도이다. 도 6 은 제 2 종래기술로서 종래의 배치 및 배선방법에 의해 형성된 레이아웃을 나타내는, 도 3 과 유사한 평면도이다. 도 7a 는 도 4 의 종래의 자동 배치 및 배선방법을 위한 대상회로를 나타내는 모식 회로 다이어그램이다. 도 7b 는, 도 7a 에 도시된 모식 회로 다이어그램에 가상 블록을 삽입함으로써 형성된 회로 다이어그램이다.
도 4 및 도 7a 에 도시된 바와 같이, 도 4 의 제 1 단계 S25 에서, 코어 외부의 외부단자(8)의 위치가 예측되고, 이 예측된 외부단자(8)와 코어의 인터페이스를 구성하는 기능셀(28) 사이에 가상 블록(32)이 삽입된다. 이 조건이 도 7b 에 도시되었다. 도 7a 및 도 7b에서, 기호 "H" 는 다수의 기능셀(28)을 제외한 코어의 경계선(12) 내부에 배치된 기능셀 그룹을 나타낸다.
다음 단계 S26 에서, 가상 블록(32)의 단자(31)의 위치가 결정된다.
다음 단계 S27 에서, 코어의 최적 크기가 코어의 회로 규모에 기초하여 결정되고, 도 5a 에 도시된 바와 같이, 자동 레이아웃을 위한 영역을 표시하는 경계선(12)이 설정된다.
다음 단계 S28 에서, 도 5b에서 도시된 가상 블록(32)이 코어의 경계선(12)에 인접하여 배치된다. 이 경우에, 가상 블록(32)의 크기는 코어내의 최소단위 셀(도 5b에서 점선으로 둘러싸인 최소 직사각형에 해당한다)의 단일셀에 기초하여 정의된다. 가상 블록(32)의 단자(31)는 가상 블록(32) 내부에 설정된다.
다음 단계 S29 에서, 코어의 내부 배선라인(17)을 자동으로 배치하고 배선하는 작업은, 단계 S28 에서 정의된 조건이 입력된 자동 배치 및 배선 프로그램을 이용하여 실행된다.
다음 단계 S30 에서, 단계 S29 에서 형성된 코어의 자동 배치 및 배선 결과는, 도 6 에 도시된 코어의 레이아웃 데이터로서 출력된다. 결과적으로, 내부 배선라인(17)에 접속된 단자(31)는 코어의 인터페이스가 되는 단자가 된다.
제 1 종래기술과는 달리, 제 2 종래기술은 다음과 같은 장점을 가지고 있다. 가상 블록(32)이 제공되지 않는 영역은 경계선(12)에 인접한 영역 내에 존재하여, 이 영역은 효과적으로 사용될 수 있다. 결과적으로, 결과적인 코어는 제 1 종래기술에 의해 구현된 코어보다 콤팩트하게 제조될 수 있다.
그러나, 종래의 자동 배치 및 배선방법은, 코어의 기능셀을 배치 및 배선하는데 필요한 레이아웃 면적이 증가된다는 단점을 역시 가지고 있다.
즉, 제 1 종래기술의 자동 배치 및 배선방법은, 전술된 단점, 즉, 레이아웃 설계의 반복, 뿐만 아니라, 다음과 같은 단점을 가지고 있다. 즉, 도 2b 에 도시된 바와 같이, 모든 인터페이스 기능셀(18)은 코어의 경계선(12)에 인접하여 배치된다. 모든 인터페이스 기능셀(18)은 코어의 가장 바깥쪽 부분에 집중되기 때문에, 코어의 주변길이가 연장된다. 결과적으로, 코어의 크기가 증가하고 코어에 의해 점유되는 면적이 증가한다.
또한, 제 2 종래기술의 자동 배치 및 배선방법에서, 가상 블록(32)이 코어의 일부분으로서 점유되기 때문에, 코어에 의해 점유되는 면적은 비슷하게 증가한다.
전술된 단점을 해결하기 위해, 제 1 종래기술의 자동 배치 및 배선방법에서, 다음과 같은 해결책이 착상될 수도 있다. 즉, 인터페이스 기능셀(18)이, 경계선(12)에 인접한 위치에 배치될 뿐만 아니라, 경계선(12) 내부에도 배치된다. 그러나, 이러한 다른 구조가 이용되면, 코어의 내부 배선라인(17)은 경계선(12)의 내면에 집중되어, 배선영역 "K" 가 확보될 수 없고 따라서, 레이아웃 설계작업의 반복이 증가한다.
일본 특개평 5-267454 호 공보에, 후술될 코어의 패턴 데이터 산출방법이 개시되어 있다. 이 패턴 데이터 산출방법은 다음의 단계(a) 내지 단계(f)를 구비한다. 단계(a)에서는, 가상 단자위치(Ts)가, 칩을 위한 기술에 의존하지 않는 다른 기술로 형성된 코어패턴(20) 외부의 코어패턴(20)의 단자 위치(Ta)에 따라 장착되는 칩(19)을 위한 기술에 적합한 그리드 위치(G)로 설정된다. 단계(b)에서는, 단자(Ta)와 단자(Ts)를 서로 접속하는 배선패턴(La)이 형성된다. 단계(c)에서는, 가상 위치(Ts)에 따라, 칩(19)을 위한 기술에 적합한 그리드 위치(G)에 새로운 단자 위치(Tn)가 설정된다. 단계(d)에서는, 가상 단자 위치(Ts)를 새로운 단자 위치(Tn)에 접속하는 배선패턴(Ln)이 형성된다. 단계(e)에서는, 전술된 배선패턴(La, Ln)이 코어패턴(20)에 추가되어 새로운 패턴 데이터를 형성한다. 단계(f)에서는, 이 새롭게 추가된 패턴 데이터가 장착되는 칩(19)을 위한 기술에 적합한 새로운 코어의 패턴 데이터(P)로서 사용된다.
그러나, 코어의 종래의 패턴 데이터 산출방법은 단순히 자동 레이아웃 공정시간을 단축할 뿐이며, 제 1 및 제 2 종래기술의 전술된 문제점을 해결하지는 못한다.
본 발명은 전술된 종래기술에서의 문제점을 해결하기 위해 이루어 졌다.
본 발명의 목적은, 기능 블록의 내부/외부 의 배선패턴 내에 발생하는 간섭을 확인하는 단계를 생략할 수 있는 반도체 장치의 배치 및 배선방법과 반도체 장치의 배치 및 배선장치를 제공하는 것이다.
본 발명의 다른 목적은, 코어의 경계선과 인터페이스 기능셀의 단자 사이에, 코어 외부의 외부회로에 접속된 외부 배선라인을 배치하는데 사용되는 영역이 자동적으로 확보될 수 있는 반도체 장치의 배치 및 배선방법과 반도체 장치의 배치 및 배선장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 레이아웃 설계 작업의 반복을 피할 수 있는 반도체 장치의 배치 및 배선방법과 반도체 장치의 배치 및 배선장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 코어의 기능셀을 배치/배선하는데 필요한 레이아웃 면적이 증가한다는 문제점을 해결할 수 있는 반도체 장치의 배치 및 배선방법과 반도체 장치의 배치 및 배선장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 코어의 크기가 증가한다는 문제점을 해결할 수 있는 반도체 장치의 배치 및 배선방법과 반도체 장치의 배치 및 배선장치를 제공하는 것이다.
본 발명의 양태를 성취하기 위하여, 반도체 장치의 코어를 제조하는 방법은, 코어 외부에, 외부회로의 외부 배선라인에 접속된 콘택트를 갖는 가상 블록을 제공하는 단계, 가상 블록 내에 배선 금지 영역을 설정하여, 배선 금지 영역 내에서는 코어 내부에 배치된 내부 배선라인이 콘택트에 접속되는 것이 금지되도록 하는 단계, 및 코어의 내부에 적어도 가상 블록의 콘택트를 배치하는 단계를 구비한다.
이 경우에, 배선 금지 영역을 설정하는 단계는, 배선 금지 영역이 실질적으로 U 형태의 윤곽을 가지며, 콘택트 외부의 전(全)방향중 한 방향을 따라 열리도록 설정하는 단계를 포함한다.
또한, 코어를 제조하는 방법은, 콘택트를 포함하는 코어를 자동으로 배치 및 배선하여 코어의 레이아웃 데이터를 산출하는 단계를 더 포함한다.
또한, 코어를 제조하는 방법은, 코어의 배치 및 배선 데이터를 산출하는 레이아웃 데이터로부터 가상 블록에 해당하는 데이터를 삭제하는 단계를 더 포함한다.
이 경우에, 레이아웃 데이터를 산출하는 단계는, 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 코어의 자동 배치 및 배선작업을 실행하는 단계를 포함하고, 회로 데이터가 가상 블록을 나타내는 데이터를 포함한다.
본 발명의 다른 양태를 성취하기 위하여, 레이아웃 데이터를 산출하는 단계는, 내부 배선라인이 배선 금지 영역을 통과하지 않도록 코어의 자동 배치 및 배선 작업이 실행되는 단계를 포함한다.
본 발명의 또다른 양태를 성취하기 위하여, 반도체 장치를 구성하는 코어를 제조하는 방법은, 코어의 경계선을 설정하는 단계, 가상 블록을 제공하는 단계, 가상 블록에, 코어 외부의 외부회로의 외부 배선라인에 접속되는데 사용되는 콘택트를 설정하는 단계, 및 콘택트가 경계선 내부 및 경계선에 인접한 위치에 배열되도록 가상 블록을 배치하는 단계를 포함한다.
이 경우에, 콘택트를 설정하는 단계는, 콘택트를 가상 블록의 엣지부 내에 설정하는 단계를 포함한다.
또한, 가상 블록을 제공하는 단계는, 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 같은 크기를 갖는 가상 블록을 제공하는 것을 포함한다.
또한, 코어를 제조하는 방법은, 콘택트를 포함하는 코어를 자동으로 배치 및 배선하여 코어의 레이아웃 데이터를 산출하는 단계를 더 포함한다.
이 경우에, 코어를 제조하는 방법은, 코어의 배치 및 배선 데이터를 산출하는 레이아웃 데이터로부터 가상 블록에 해당하는 데이터를 삭제하는 단계를 포함한다.
또한, 레이아웃 데이터를 산출하는 단계는, 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 코어의 자동 배치 및 배선작업을 실행하는 단계를 포함하고, 회로 데이터가 가상 블록을 나타내는 데이터를 포함한다.
또한, 회로 데이터는, 가상 블록이 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기를 갖는다는 것을 나타내는 데이터를 포함할 수도 있다.
이 경우에, 레이아웃 데이터를 산출하는 단계는, 내부 배선라인이 경계선과 콘택트 사이에 제공된 영역을 통과하지 않도록 코어의 자동 배치 및 배선 작업이 실행되는 단계를 포함한다.
본 발명의 또다른 양태를 성취하기 위하여, 반도체 장치의 코어의 제조방법은, 코어의 경계선을 설정하는 단계, 코어 외부에, 외부회로의 외부 배선라인에 접속된 콘택트를 갖는 가상 블록을 제공하는 단계, 가상 블록 내에 배선 금지 영역을 설정하여, 배선 금지 영역 내에서는 코어 내부에 배치된 내부 배선라인이 콘택트에 접속되는 것이 금지되도록 하는 단계, 및 콘택트가 경계선 내부와 경계선에 인접한 위치 상에 배치되도록 가상 블록을 배치하는 단계를 포함한다.
본 발명의 또다른 양태를 성취하기 위하여, 반도체 장치용 코어의 제조를 위한 반도체 장치 제조장치는, 코어 외부에, 외부회로의 외부 배선라인에 접속된 콘택트를 갖는 가상 블록을 제공하기 위한 장치, 가상 블록 내에 배선 금지 영역을 설정하여, 배선 금지 영역 내에서는 코어 내부에 배치된 내부 배선라인이 콘택트에 접속되는 것이 금지되도록 하는 장치, 및 코어 내부에 적어도 가상 블록의 콘택트를 배치하기 위한 장치를 포함한다.
이 경우에, 배선 금지 영역을 설정하기 위한 장치는, 실질적으로 U 형태의 윤곽을 갖고, 콘택트 외부의 전방향중 한 방향을 따라 열리도록 배선 금지 영역을 설정한다.
또한, 이 경우에, 반도체 장치 제조장치는, 콘택트를 포함하는 코어를 자동으로 배치 및 배선하여 코어의 레이아웃 데이터를 산출하기 위한 장치를 더 포함한다.
또한, 반도체 장치 제조장치는, 코어의 배치 및 배선 데이터를 산출하는 레이아웃 데이터로부터 가상 블록에 해당하는 데이터를 삭제하는 장치를 더 포함한다.
이 경우에, 레이아웃 데이터를 산출하기 위한 장치는, 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 코어의 자동 배치 및 배선작업을 실행하고, 회로 데이터는 가상 블록을 나타내는 데이터를 포함한다.
또한, 레이아웃 데이터를 산출하기 위한 장치는, 내부 배선라인이 배선 금지 영역을 통과하지 않도록 자동 배치 및 배선작업을 실행한다.
이 경우에, 가상 블록을 배치하기 위한 장치는, 외부회로 내에 형성되고 콘택트와 접속되는데 사용되는 외부 콘택트에 대응하는 위치 상에 가상 블록을 배치한다.
또한, 가상 블록을 배치하기 위한 장치는, 외부회로 내에 형성되고 콘택트와 접속되는데 사용되는 외부 콘택트와 코어의 일부분으로서 코어의 인터페이스가 되는 기능셀 사이에 가상 블록을 배치한다.
본 발명의 다른 양태를 성취하기 위하여, 반도체 장치의 코어를 제조하기 위한 반도체 장치 제조장치는, 코어의 경계선을 설정하기 위한 장치, 가상 블록을 제공하기 위한 장치, 코어 외부의 외부회로의 외부 배선라인에 접속되는데 사용되는 콘택트를 가상 블록에 설정하기 위한 장치, 콘택트가 경계선 내부에 그리고 경계선에 인접한 위치 상에 배치되도록 가상 블록을 배치하기 위한 장치를 포함한다.
본 발명의 또다른 양태를 성취하기 위하여 콘택트를 설정하기 위한 장치는, 가상 블록의 엣지부내에 콘택트를 설정한다.
이 경우에, 가상 블록을 제공하기 위한 장치는, 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 동일한 크기를 갖는 가상 블록을 제공한다.
또한, 반도체 장치 제조장치는, 콘택트를 포함하는 코어를 자동으로 배치 및 배선하여 코어의 레이아웃 데이터를 산출하기 위한 장치를 포함한다.
또한, 반도체 장치 제조장치는, 레이아웃 데이터로부터 가상 블록에 해당하는 데이터를 삭제하여 코어의 배치 및 배선 데이터를 산출하기 위한 장치를 더 포함한다.
이 경우에, 레이아웃 데이터를 산출하기 위한 장치는, 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 코어의 자동 배치 및 배선작업을 실행하고, 회로 데이터는 가상 블록을 나타내는 데이터를 포함한다.
또한, 회로 데이터는, 가상 블록이 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 동일한 크기를 갖는다는 것을 나타내는 데이터를 포함한다.
또한, 레이아웃 데이터를 산출하기 위한 장치는, 코어 내부에 배치하는 내부 배선라인이, 경계선과 콘택트 사이에 제공되는 영역을 통과하지 않도록 자동 배치 및 배선작업을 실행한다.
이 경우에, 가상 블록을 배치하기 위한 장치는, 외부회로 내에 형성되고 콘택트와 접속되는데 사용되는 외부 콘택트에 대응하는 위치 상에 가상 블록을 배치한다.
또한, 가상 블록을 배치하기 위한 장치는, 외부회로 내에 형성되고 콘택트와 접속되는데 사용되는 외부 콘택트와 코어의 일부분으로서 코어의 인터페이스가 되는 기능셀 사이에 가상 블록을 배치한다.
본 발명의 또다른 양태를 성취하기 위하여, 반도체 장치의 코어를 제조하기 위한 반도체 장치 제조장치는, 코어의 경계선을 설정하기 위한 장치, 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하기 위한 장치, 가상 블록 내에 배선 금지 영역을 설정하여, 배선 금지 영역 내에서는 코어 내부에 배치된 내부 배선라인이 콘택트에 접속되는 것이 금지되도록 하는 장치, 및 콘택트가 경계선 내부와 경계선에 인접한 위치 상에 배치되도록 가상 블록을 배치하는 장치를 포함한다.
도 1 은 제 1 종래기술의 자동 배치 및 배선방법을 설명하는 흐름도이다.
도 2a 는 도 1 의 제 1 종래기술에 따른 코어 경계선의 설정을 도시하는 평면도이다.
도 2b 는 도 2a 에서 지시된 코어 경계선 부근(원 내부)을 도시하는 확대 평면도이다.
도 3 은 제 1 종래기술의 배치 및 배선방법에 의해 형성된 코어배치 및 배선 패턴을 도 2a 에 따라 배치하고 배선하는 코어를 나타내는 평면도이다.
도 4 는 제 2 종래기술의 자동 배치 및 배선방법을 설명하는 흐름도이다.
도 5a 는 도 4 의 제 2 종래기술에 따르는 코어의 경계선 설정을 나타내기 위한 평면도이다.
도 5b 는, 도 5a 에 나타낸 코어의 경계선 부근을 도시하는 확대 평면도이다.
도 6 은 제 2 종래기술로서 종래의 배치 및 배선 방법에 의해 형성된 코어배치 및 배선 패턴을 나타내는 평면도이다.
도 7a 는 도 4 의 종래의 자동 배치 및 배선방법을 위한 대상회로를 나타내는 모식 회로 다이어그램이다.
도 7b 는, 도 7a 에 도시된 모식 회로 다이어그램에 가상 블록을 삽입함으로써 형성된 회로 다이어그램이다.
도 8 은 본 발명의 실시예에 따른 자동 배치 및 배선방법을 설명하는 흐름도이다.
도 9a 는 도 8 의 신규한 자동 배치 및 배선방법을 위한 대상회로를 도시하는 모식 회로 다이어그램이다.
도 9b 는 도 9a 에 도시된 모식 회로 다이어그램에 가상 블록을 삽입함으로써 형성된 회로 다이어그램이다.
도 10a 는 도 8 의 실시예에 따라 코어 경계선의 설정을 나타내는 평면도이다.
도 10b 는 도 10a 에서 지시된 코어 경계선 부근(원 내부)을 도시하는 확대 평면도이다.
도 11 은 도 8 의 실시예에 따른 배치 및 배선방법에 의해 형성된 코어 배치 및 배선패턴을 나타내는 평면도이다.
* 도면의주요부분에대한부호의설명 *
8 : 코어 외부의 외부단자 10 : 가상 블록
12 : 코어의 경계선 15 : 배선 금지 영역
17 : 내부 배선라인 18 : 기능셀
도면을 참조하여 본 발명의 다양한 바람직한 실시예가 설명될 것이다.
도 8 은 본 발명의 제 1 실시예에 따른 자동 배치 및 배선방법을 설명하는 흐름도이다. 도 9a 는 도 8 의 제 1 자동 배치 및 배선방법을 위한 대상회로를 도시하는 모식 회로 다이어그램이다. 도 9b 는 도 9a 에 도시된 모식 회로 다이어그램에 가상 블록을 삽입함으로써 형성된 회로 다이어그램이다. 또한, 도 10a, 도 10b 및 도 11 은 이 제 1 실시예의 자동 배치 및 배선방법에 의해 형성된 레이아웃 구조를 지시하는, 도 2a , 도 2b 및 도 3 과 유사한 평면도이다.
앞에서 설명된 바와 같이, 본 명세서 내에서, 기능 블록은 "하드웨어계 코어" 또는 "코어"로 지칭되며, 이러한 기능 블록들은 게이트 어레이와 같은 반도체 장치 내에 배치된다.
도 9a 및 도 9b 를 참조하면, 도 8 의 제 1 단계 S1 에서, 가상 블록(10)이, 코어 외부의 외부단자(8)와 코어의 인터페이스가 되는 기능셀(18)(인터페이스 기능셀) 사이에 삽입된다. 결과적인 회로는 도 9b 에 도시되었다. 도 9a 및 도 9b 에서, 점선으로 나타내어진 기호 "H" 는, 다수의 인터페이스 기능셀(18)을 제외한 코어의 경계선(12)(도 10a 참조) 내부에 배치된 기능셀의 그룹을 나타낸다.
다음, 단계 S2 에서, 가상 블록(10)에 제공되는 단자(14)의 위치는, 가상 블록(10)의 내부인터페이스 기능셀(18)에 가까운 가상 블록(10)의 경계선에 인접한 위치(즉, 가상 블록(10)의 엣지부)에 설정된다(도 10b 참조). 가상 블록(10)의 크기는, 코어의 최소단위와 동일한 단일셀의 크기에 기초하여 결정된다. 가상 블록(10)은, 가상 블록(10)의 단자(14)가 인터페이스 기능셀(18)과 오버랩 되도록 배치된다. 가상 블록(10)이 인터페이스 기능셀(18)과 오버랩 되는 영역은 도 10b 의 기호 "M" 에 의해 나타내어진다.
가상 블록(10)이 인터페이스 기능셀(18)과 오버랩 되는 영역(M)은 단자(14)가 배치되는데 필요한 면적에 해당한다. 이 영역(M)의 크기는 코어의 단일셀(즉, 가상 블록(10)의 크기)의 예를 들어, 1/10 내지 1/15 와 같다.
단계 S3 에서, 코어의 최적 크기는 코어의 회로규모에 기초하여 결정되고, 자동 배치를 위한 영역을 표시하는 경계선(12)은 반도체 장치 내에 미리 결정된 위치에 설정된다.
다음, 단계 S3 에서, 가상 블록(10)은 경계선(12) 외부와 코어의 경계선(12)에 인접한 위치에 배치된다.
이 경우에, 단자(14)를 포함하는 가상 블록(10)의 일부분은, 상기 일부분이 경계선(12)을 초과하고, 코어영역 내부로 연장되도록 설정된다. 즉, 도 10b 에 도시된 바와 같이, 가상 블록(10)은, 단자(14)가 경계선(12) 아래에 배치되고, 가상 블록(10)이 인터페이스 기능셀(18)과 오버랩 되는 영역을 수반한다.
다음, 단계 S5 에서, 코어의 자동 배치 및 배선작업은, 단계 S4 에서 정의된 조건이 입력된 자동 배치 및 배선 프로그램을 이용하여 실행된다. 이 경우에, 입력되는 조건은, 가상 블록(10)이 배치되는 위치 및 단자(14)의 위치에 관계된 위치 데이터를 수반한다.
이 경우에, 코어에 의해 사용되지 않는 배선층은 가상 블록(10)의 단자(14)를 위해 사용되는 배선층으로써 이용되기 때문에, 단자(14)에 사용되는 배선층이 코어의 내부 배선라인(패턴)(17)과 단락될 위험이 없다.
게다가 자동 배선작업이 실행되는 동안, 단자(14)에 접속된 배선라인(33)의 일부분이 경계선(12) 외부에 배치되는 것을 방지하기 위해, 배선 금지 영역(15)이 제공된다. 배선라인이 단자(14)에 접속하는 것은 배선 금지 영역(15)내에서 금지된다. 배선 금지 영역(15)이 제공되어, 단자(14)에 접속하기 위한 배선라인이 단자(14) 외부의 전방향중 실제적으로 오직 한 방향으로부터 단자(14)에 접속되는 것을 허용한다.
배선 금지 영역(15)이 가상 블록(10) 내에 제공되어, 단자(14) 주변의 주요부를 둘러싼다. 도 10b 에 도시된 바와 같이, 배선 금지 영역(15)은 가상 블록(10)내의 모든 부분에 설정되며, 이것은 경계선(12) 외부에 위치한다.
경계선(12)으로부터 가상 블록(10) 내부에 배치된 부분(즉 인터페이스 기능셀(18)과 오버랩된 부분)에는, 도 10b 에 도시된 바와 같이, 이 배선 금지 영역(15)이 단자(14) 주변의 주요부를 둘러싸는 U 형태로 형성된다. 상기 배선 금지 영역(15)은 실질적으로 U 형태의 윤곽을 가지고 있으며, 단자(14) 외부의 전방향중 한 방향을 따라 열려있다.
이 배선 금지 영역(15)은 각 기술에 라이브러리 형태로 설정될 수도 있으므로, 이 배선 금지 영역은 코어가 설계되는 매번 설정될 필요는 없다.
단계 S6 에서, 가상 블록(10)에 관한 데이터는, 단계 S5 에서 형성된 코어의 자동 배치 및 배선결과로부터 삭제된다.
다음, 단계 S7 에서, 단계 S6 에서 형성된 자동 배선 및 배치결과로부터 가상 블록(10)을 삭제함으로써 산출된 데이터는 도 11 에 도시된 바와 같이 코어의 레이아웃 데이터로서 출력된다.
결과적으로, 가상 블록(10)이 삭제되기 전에 가상 블록(10)의 단자(14)가 존재하는 위치는 코어의 단자(16)가 된다. 또한, 내부 배선라인(17)은 이 단자(16)와 인터페이스 기능셀(18) 사이에 접속된다. 결과적으로, 코어 외부의 외부회로에 접속된 배선라인(외부 배선라인, 자세히 도시하지 않음)을 배치하는데 사용되는 배선라인 영역 "K" (도 10b 및 도 11)가 경계선(12)과 모든 단자(16) 사이에 확보되었는지의 여부를 확인할 필요가 없다.
즉, 외부 배선라인과 내부 배선라인(17) 사이의 간섭이 배선라인 영역 "K" 내에 발생하는지 여부를 확인할 필요가 없다. U 형태의 배선 금지 영역(15)이 제공되기 때문에, 외부 배선라인 이외의 배선라인이 단자(16)에 접속될 위험이 없다. 즉, 배선 금지 영역(15)이 형성되기 때문에, 내부 배선라인(17)은 단자(16)로부터 아래면(즉, 경계선(12)의 반대쪽 면) 상에만 배치된다.
전술된 제 2 종래기술에서, 도 6 에 도시된 바와 같이, 가상 블록(32) 영역(즉, 코어의 최소단위와 동일한 단일셀의 크기)은 반드시 코어 영역 내에 형성되어야 한다. 그리고, 다수의 상기 영역의 전체 수는 단자(31)의 전체 수와 같다. 이 경우에, 회로의 규모가 1 K GATE 정도로 선택되고, 코어내의 전체 단자(31)수가 100 으로 선택되면, 코어의 면적은 대략 10 % 정도 증가한다. 그러나, 제 1 실시예에서, 가상 블록은 본래 코어의 외부에 배치되고 또한 가상 블록은 코어의 자동 배치 및 배선작업이 실행된 후에 삭제되기 때문에, 코어의 면적이 증가할 위험은 없다.
가상 블록(10)의 단자(14)가 배치되면, 단자(14)는, 단자(14)와 경계선(12) 사이의 위치관계가 확립되었다는 조건하에서 경계선(12)의 주위에 배치된다. 결과적으로, 인터페이스 기능셀(18)의 단자(14)와 경계선(12) 사이의 위치관계가 공지되어 있고, 또한 단자(14)는 경계선(12) 근방에 위치하기 때문에, 단자(14)로부터 경계선(12)까지 한정된 회로 배치는 자동 레이아웃 방법으로 용이하게 배치될 수 있다.
또한, 배선 금지 영역(15)은 가상 블록(10)의 단자(14)를 둘러싸도록 설정되기 때문에, 내부 배선라인(패턴)(17)은, 도 10b 및 도 11 에 도시된 바와 같이, 단자(14)로부터 하부 방향을 따라 연장되도록 형성된다. 결과적으로, 외부 배선라인과 내부 배선라인(17) 사이의 간섭이 발생하는지 여부를 체크하는 단계가 필요하지 않다.
실시예에서, 가상 블록(10)은 코어의 경계선(12) 부근에 위치하거나 또는 코어의 경계선(12)을 넘어 코어 내부의 영역으로 조금 연장(오버랩)된다. 그후, 외부 배선라인과 접속되는데 사용되는 단자(14)가 코어 내부에 배치된다. 그후, 코어의 자동 배치 및 배선작업이 컴퓨터에 의해 실행된다.
따라서, 코어의 단자(14)가 코어의 경계선(12) 부근에 배치되기 때문에, 상기 단자(14)와 외부 배선라인 사이의 간섭발생 여부를 확인할 필요가 없으며, 따라서, 레이아웃 설계의 효율이 향상될 수 있다.
또한, 코어의 자동 배치 및 배선작업이 수행된 후에 가상 블록이 삭제되기 때문에, 반도체 장치의 집적도가 저하될 위험이 없다.
본 발명은 바람직한 실시예를 참조하여 설명되었지만, 본 발명에 따른 반도체 장치의 패턴을 자동으로 배치 및 배선하는 방법은, 상술된 실시예에만 한정되는 것은 아니며, 본 발명의 기술범위와 정신을 벗어나지 않는 범위 내에서 수정, 변경 또는 대체될 수 있다.
앞에서 자세히 설명된 바와 같이, 본 발명의 반도체 장치의 패턴을 자동으로 배치 및 배선하는 방법에 따르면, 코어 외부의 외부 배선라인과 내부 배선라인 사이에서의 간섭 발생여부를 확인하는 단계가 더 이상 필요하지 않다. 또한, 코어의 점유면적도 증가하지 않는다. 결과적으로, 고집적도로 반도체 장치를 효과적으로 설계할 수 있는 반도체 장치의 패턴을 자동으로 배치 및 배선하는 방법이 제공될 수 있다.

Claims (34)

  1. 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하는 단계,
    상기 가상 블록 내에 배선 금지 영역을 설정하여, 상기 배선 금지 영역 내에서는 상기 코어 내부에 배치된 내부 배선라인이 상기 콘택트에 접속되는 것이 금지되도록 하는 단계, 및
    상기 코어 내부에 적어도 상기 가상 블록의 상기 콘택트를 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  2. 제 1 항에 있어서,
    상기 배선 금지 영역을 설정하는 상기 단계가, 실질적으로 U 형태의 윤곽을 갖고, 상기 콘택트 외부의 전(全)방향중 한 방향을 따라 열리도록 상기 배선 금지 영역을 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  3. 제 1 항 또는 2 항에 있어서,
    상기 콘택트를 포함하는 상기 코어를 자동으로 배치 및 배선하여 상기 코어의 레이아웃 데이터를 산출하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  4. 제 3 항에 있어서,
    상기 레이아웃 데이터로부터 상기 가상 블록에 해당하는 데이터를 삭제하여 상기 코어의 배치 및 배선 데이터를 산출하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  5. 제 3 항에 있어서,
    상기 레이아웃 데이터를 산출하는 상기 단계가, 상기 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 상기 코어의 자동 배치 및 배선처리를 실행하는 단계를 포함하고,
    상기 회로 데이터가 상기 가상 블록을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  6. 제 3 항에 있어서,
    상기 레이아웃 데이터를 산출하는 상기 단계가, 상기 내부 배선라인이 상기 배선 금지 영역을 통과하지 않도록 상기 코어의 자동 배치 및 배선작업을 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  7. 코어의 경계선을 설정하는 단계,
    가상 블록을 제공하는 단계,
    상기 가상 블록에 콘택트를 설정하여, 상기 콘택트가, 상기 코어 외부의 외부회로의 외부 배선라인에 접속되는데 사용되도록 하는 단계, 및
    상기 콘택트가 상기 경계선 내부 및 상기 경계선에 인접한 위치 상에 배치되도록 상기 가상 블록을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  8. 제 7 항에 있어서,
    상기 콘택트를 설정하는 상기 단계가, 상기 콘택트를 상기 가상 블록의 엣지부에 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  9. 제 7 항에 있어서,
    상기 가상 블록을 제공하는 단계가, 상기 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 같은 크기를 갖는 상기 가상 블록을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  10. 제 7 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 콘택트를 포함하는 상기 코어를 자동으로 배치 및 배선하여 상기 코어의 레이아웃 데이터를 산출하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  11. 제 10 항에 있어서,
    상기 레이아웃 데이터로부터 상기 가상 블록에 해당하는 데이터를 삭제하여, 상기 코어의 배치 및 배선 데이터를 산출하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  12. 제 10 항에 있어서,
    상기 레이아웃 데이터를 산출하는 단계가, 상기 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 상기 코어의 자동 배치 및 배선작업을 실행하는 단계를 포함하고,
    상기 회로 데이터가 상기 가상 블록을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  13. 제 12 항에 있어서,
    상기 회로 데이터가, 상기 가상 블록이 상기 코어를 구성하는 기능셀의 최소단위에 해당하는 단일셀의 크기를 갖는다는 것을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  14. 제 10 항에 있어서,
    상기 레이아웃 데이터를 산출하는 단계가, 상기 내부 배선라인이 상기 경계선과 상기 콘택트 사이에 제공된 영역을 통과하지 않도록 상기 코어의 자동 배치 및 배선작업이 실행되는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  15. 코어의 경계선을 설정하는 단계,
    상기 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하는 단계,
    상기 가상 블록 내에 배선 금지 영역을 설정하여, 상기 배선 금지 영역 내에서는 상기 코어 내부에 배치된 내부 배선라인이 상기 콘택트에 접속되는 것이 금지되도록 하는 단계, 및
    상기 콘택트가, 상기 경계선의 내부 및 상기 경계선에 인접한 위치 상에 배치되도록 상기 가상 블록을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조방법.
  16. 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하기 위한 수단,
    상기 가상 블록 내에 배선 금지 영역을 설정하여, 상기 배선 금지 영역 내에서는 상기 코어 내부에 배치된 내부 배선라인이 상기 콘택트에 접속되는 것이 금지되도록 수단, 및
    상기 코어내부에 적어도 상기 가상 블록의 상기 콘택트는 배치하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 장치용 코어의 제조를 위한 반도체 장치 제조장치.
  17. 제 16 항에 있어서,
    상기 배선 금지 영역을 설정하는 상기 수단이, 실질적으로 U 형태의 윤곽을 갖고 상기 콘택트 외부의 전방향중 한 방향을 따라 열리도록 상기 배선 금지 영역을 설정하는 수단을 포함하는 것을 특징으로 하는 반도체 장치 제조장치.
  18. 제 16 항에 있어서,
    상기 콘택트를 포함하는 상기 코어를 자동으로 배치 및 배선하여 상기 코어의 레이아웃 데이터를 산출하는 수단을 더 구비하는 것을 특징으로 하는 반도체 장치 제조장치.
  19. 제 18 항에 있어서,
    상기 레이아웃 데이터로부터 상기 가상 블록에 해당하는 데이터를 삭제하여 상기 코어의 배치 및 배선 데이터를 산출하는 수단을 더 구비하는 것을 특징으로 하는 반도체 장치 제조장치.
  20. 제 18 항에 있어서,
    상기 레이아웃 데이터를 산출하는 상기 수단이,
    상기 반도체 장치의 회로명세를 나타내는 회로 데이터에 기초하여 상기 코어의 자동 배치 및 배선처리를 실행하고,
    상기 회로 데이터가 상기 가상 블록을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치 제조장치.
  21. 제 18 항에 있어서,
    상기 레이아웃 데이터를 산출하는 상기 수단이, 상기 내부 배선라인이 상기 배선 금지 영역을 통과하지 않도록 자동 배치 및 배선작업을 실행 것을 특징으로 하는 반도체 장치 제조장치.
  22. 제 16 항 내지 제 18 항중 어느 한 항에 있어서,
    상기 가상 블록을 배치하는 상기 수단이, 상기 외부회로 내에 형성되고 상기 콘택트에 접속되는데 사용되는 외부 콘택트에 대응하는 위치 상에 상기 가상 블록을 배치하는 것을 특징으로 하는 반도체 장치 제조장치.
  23. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 가상 블록을 배치하기 위한 수단이, 상기 외부회로 내에 형성되고 상기 콘택트에 접속되는 외부 콘택트와 상기 코어의 일부분으로서 상기 코어의 인터페이스가 되는 기능셀 사이에, 상기 가상 블록을 배치하는 것을 특징으로 하는 반도체 장치 제조장치.
  24. 코어의 경계선을 설정하기 위한 수단,
    가상 블록을 제공하기 위한 수단,
    상기 코어 외부의 외부회로의 외부 배선라인에 연결되는데 사용되는 콘택트를 상기 가상 블록에 설정하기 위한 수단, 및
    상기 콘택트가 경계선 내부 및 상기 경계선에 인접한 위치 상에 배치되도록 상기 가상 블록을 배치하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 장치 제조장치.
  25. 제 24 항에 있어서,
    상기 콘택트를 설정하기 위한 수단이, 상기 콘택트를 상기 가상 블록의 엣지부 내에 설정하는 것을 특징으로 하는 반도체 장치 제조장치.
  26. 제 24 항에 있어서,
    상기 가상 블록을 제공하기 위한 상기 수단이, 상기 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 동일한 크기를 갖는 상기 가상 블록을 제공하는 것을 특징으로 하는 반도체 장치 제조장치.
  27. 제 24 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 콘택트를 포함하는 상기 코어를 자동으로 배치 및 배선하여 상기 코어의 레이아웃 데이터를 산출하기 위한 수단을 더 구비하는 것을 특징으로 하는 반도체 장치 제조장치.
  28. 제 27 항에 있어서,
    상기 레이아웃 데이터로부터 상기 가상 블록에 해당하는 데이터를 삭제하여 상기 코어의 배치 및 배선 데이터를 산출하는 수단을 더 구비하는 것을 특징으로 하는 반도체 장치 제조장치.
  29. 제 27 항에 있어서,
    상기 레이아웃 데이터를 산출하기 위한 수단이, 상기 반도체 장치의 회로 명세를 나타내는 회로 데이터에 기초하여 상기 코어의 자동 배치 및 배선작업을 실행하고,
    상기 회로 데이터가 상기 가상 블록을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치 제조장치.
  30. 제 29 항에 있어서,
    상기 회로 데이터가, 상기 가상 블록이 상기 코어를 구성하는 기능셀의 최소 단위에 해당하는 단일셀의 크기와 동일한 크기를 갖는 것을 나타내는 데이터를 포함하는 것을 특징으로 하는 반도체 장치 제조장치.
  31. 제 27 항에 있어서,
    상기 레이아웃 데이터를 산출하기 위한 수단이, 상기 코어 내부에 배치된 내부 배선라인이 상기 경계선과 상기 콘택트 사이에 제공된 영역을 통과하지 않도록, 상기 코어의 자동 배치 및 배선작업을 실행하는 것을 특징으로 하는 반도체 장치 제조장치.
  32. 제 24 항 내지 제 26 항중 어느 한 항에 있어서,
    상기 가상 블록을 배치하기 위한 수단이, 상기 외부회로 내에 형성되고 상기 콘택트와 접속되는데 사용되는 외부 콘택트에 대응하는 위치 상에 상기 가상 블록을 배치하는 것을 특징으로 하는 반도체 장치 제조장치.
  33. 제 24 항 내지 제 26 항중 어느 한 항에 있어서,
    상기 가상 블록을 배치하기 위한 수단이, 상기 외부회로 내에 형성되고 상기 콘택트와 접속되는데 사용되는 외부 콘택트와, 상기 코어의 일부분으로서 상기 코어의 인터페이스가 되는 기능셀 사이에, 상기 가상 블록을 배치하는 것을 특징으로 하는 반도체 장치 제조장치.
  34. 코어의 경계선을 설정하기 위한 수단,
    상기 코어 외부에, 외부회로의 외부 배선라인에 접속되는 콘택트를 갖는 가상 블록을 제공하기 위한 수단,
    상기 가상 블록 내에 배선 금지 영역을 설정하여, 상기 배선 금지 영역 내에서는 상기 코어 내부에 배치된 내부 배선라인이 상기 콘택트에 접속되는 것이 금지되도록 하는 수단, 및
    상기 콘택트가 상기 경계선 내부 및 상기 경계선에 인접한 위치 상에 배치되도록 상기 가상 블록을 배치하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 장치용 코어를 제조하기 위한 반도체 장치의 제조장치.
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