JPH10261780A - 半導体集積装置及びレイアウト設計手法 - Google Patents
半導体集積装置及びレイアウト設計手法Info
- Publication number
- JPH10261780A JPH10261780A JP6517497A JP6517497A JPH10261780A JP H10261780 A JPH10261780 A JP H10261780A JP 6517497 A JP6517497 A JP 6517497A JP 6517497 A JP6517497 A JP 6517497A JP H10261780 A JPH10261780 A JP H10261780A
- Authority
- JP
- Japan
- Prior art keywords
- cell block
- gate array
- wiring
- array cell
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲートアレイセルブロックとスタンダードセル
ブロックを接続するための配線領域の確保。 【解決手段】ゲートアレイセルブロックにセルの配置配
線禁止領域を設け、その禁止領域をゲートアレイセルブ
ロックとスタンダードセルブロックを接続するための配
線領域として使用する。自動配置配線プログラムにより
ゲートアレイセルブロックの配線層のレイアウトを行
う。このとき、ゲートアレイセルブロックのバルクは大
きめにレイアウトされているので配置配線領域３−２を
できるだけ小さくし、スタンダードセルブロックとゲー
トアレイセルブロックを接続するための配線領域３ー４
に隣接するように、配置配線禁止領域３−５を設ける。
次に、ＩＣ全体のレイアウトに前記配線層のレイアウト
を組み込み、スタンダードセルブロックとゲートアレイ
セルブロックの配線を行う。
ブロックを接続するための配線領域の確保。 【解決手段】ゲートアレイセルブロックにセルの配置配
線禁止領域を設け、その禁止領域をゲートアレイセルブ
ロックとスタンダードセルブロックを接続するための配
線領域として使用する。自動配置配線プログラムにより
ゲートアレイセルブロックの配線層のレイアウトを行
う。このとき、ゲートアレイセルブロックのバルクは大
きめにレイアウトされているので配置配線領域３−２を
できるだけ小さくし、スタンダードセルブロックとゲー
トアレイセルブロックを接続するための配線領域３ー４
に隣接するように、配置配線禁止領域３−５を設ける。
次に、ＩＣ全体のレイアウトに前記配線層のレイアウト
を組み込み、スタンダードセルブロックとゲートアレイ
セルブロックの配線を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイセル
ブロック及び、スタンダードセルブロックで構成された
半導体集積装置に関する。
ブロック及び、スタンダードセルブロックで構成された
半導体集積装置に関する。
【０００２】
【従来の技術】ゲートアレイを使用する目的の一つとし
て回路設計期間の確保がある。これは、回路設計が終了
していない回路を後でゲートアレイすなわち配線層で実
現することとし、バルク層までＩＣの製造を進め、それ
と並行して回路設計を行うというものである。
て回路設計期間の確保がある。これは、回路設計が終了
していない回路を後でゲートアレイすなわち配線層で実
現することとし、バルク層までＩＣの製造を進め、それ
と並行して回路設計を行うというものである。
【０００３】この場合のレイアウトフローは次のように
なる。設計の終了していない回路のゲート数を見積も
り、ゲートアレイセルブロックのバルクのレイアウトを
行う。このとき、後で確実に配置配線が行えるように大
きめにバルクをレイアウトする。ＩＣ全体のレイアウト
に前記バルクのレイアウトを組み込む。このとき、スタ
ンダードセルブロックとゲートアレイセルブロックを接
続するための配線領域を確保する。バルク層までＩＣの
製造を進め、それと並行して回路設計を行う。自動配置
配線プログラムによりゲートアレイセルブロックの配線
層のレイアウトを行う。ＩＣ全体のレイアウトに前記配
線層のレイアウトを組み込み、スタンダードセルブロッ
クとゲートアレイセルブロックの配線を行う。
なる。設計の終了していない回路のゲート数を見積も
り、ゲートアレイセルブロックのバルクのレイアウトを
行う。このとき、後で確実に配置配線が行えるように大
きめにバルクをレイアウトする。ＩＣ全体のレイアウト
に前記バルクのレイアウトを組み込む。このとき、スタ
ンダードセルブロックとゲートアレイセルブロックを接
続するための配線領域を確保する。バルク層までＩＣの
製造を進め、それと並行して回路設計を行う。自動配置
配線プログラムによりゲートアレイセルブロックの配線
層のレイアウトを行う。ＩＣ全体のレイアウトに前記配
線層のレイアウトを組み込み、スタンダードセルブロッ
クとゲートアレイセルブロックの配線を行う。
【０００４】この場合のレイアウトの例を図１に示す。
ここで、１−１はゲートアレイセルブロック、１−２は
ゲートアレイセルの配置配線領域、１−３はスタンダー
ドセルブロック、１−４はスタンダードセルブロックと
ゲートアレイセルブロックを接続するための配線領域、
１−５はスタンダードセルブロックとゲートアレイセル
ブロックを接続する配線、１−６はゲートアレイセルブ
ロックに設けられた接続ピンである。
ここで、１−１はゲートアレイセルブロック、１−２は
ゲートアレイセルの配置配線領域、１−３はスタンダー
ドセルブロック、１−４はスタンダードセルブロックと
ゲートアレイセルブロックを接続するための配線領域、
１−５はスタンダードセルブロックとゲートアレイセル
ブロックを接続する配線、１−６はゲートアレイセルブ
ロックに設けられた接続ピンである。
【０００５】従来は図１に示すように、ゲートアレイセ
ルブロックはスタンダードセルブロックから分離してレ
イアウトされていて、ゲートアレイセルブロックには、
ゲートアレイセル及び、ゲートアレイセル間の配線しか
置かれていないのが一般的である。
ルブロックはスタンダードセルブロックから分離してレ
イアウトされていて、ゲートアレイセルブロックには、
ゲートアレイセル及び、ゲートアレイセル間の配線しか
置かれていないのが一般的である。
【０００６】
【発明が解決しようとする課題】このため、設計した回
路の外部端子すなわちスタンダードセルブロックとの接
続ピンが増えた等の原因により、スタンダードセルブロ
ックとゲートアレイセルブロックを接続する配線が増え
た場合、あらかじめ確保した配線領域では配線ができな
い可能性がある。
路の外部端子すなわちスタンダードセルブロックとの接
続ピンが増えた等の原因により、スタンダードセルブロ
ックとゲートアレイセルブロックを接続する配線が増え
た場合、あらかじめ確保した配線領域では配線ができな
い可能性がある。
【０００７】このときのレイアウトの例を図２に示す。
ここで、２−１はゲートアレイセルブロック、２−２は
ゲートアレイセルの配置配線領域、２−３はスタンダー
ドセルブロック、２−４はスタンダードセルブロックと
ゲートアレイセルブロックを接続するための配線領域、
２−５はスタンダードセルブロックとゲートアレイセル
ブロックを接続する配線、２−６はゲートアレイセルブ
ロックに設けられた接続ピンである。図２に示すよう
に、スタンダードセルブロックとの接続ピンが、見積も
っていたよりも多くなったため、十分な配線領域が確保
できずスタンダードセルブロックとの配線ができなくな
っている。
ここで、２−１はゲートアレイセルブロック、２−２は
ゲートアレイセルの配置配線領域、２−３はスタンダー
ドセルブロック、２−４はスタンダードセルブロックと
ゲートアレイセルブロックを接続するための配線領域、
２−５はスタンダードセルブロックとゲートアレイセル
ブロックを接続する配線、２−６はゲートアレイセルブ
ロックに設けられた接続ピンである。図２に示すよう
に、スタンダードセルブロックとの接続ピンが、見積も
っていたよりも多くなったため、十分な配線領域が確保
できずスタンダードセルブロックとの配線ができなくな
っている。
【０００８】
【課題を解決するための手段】本発明は、以上の問題を
解決するため、ゲートアレイセルブロック内の配置配線
領域をできるだけ小さくし、前記配置配線領域とスタン
ダードセルブロックとの間に配線領域を設けて、ゲート
アレイセルブロックのバルク上にスタンダードセルブロ
ックとゲートアレイセルブロックとの配線がされている
ことを特徴とする。
解決するため、ゲートアレイセルブロック内の配置配線
領域をできるだけ小さくし、前記配置配線領域とスタン
ダードセルブロックとの間に配線領域を設けて、ゲート
アレイセルブロックのバルク上にスタンダードセルブロ
ックとゲートアレイセルブロックとの配線がされている
ことを特徴とする。
【０００９】
【作用】本発明によれば、スタンダードセルブロックと
ゲートアレイセルブロックとの配線領域を、ゲートアレ
イセルブロックのバルク上に確保することにより、配線
ができなくなる可能性を低くすることができる。さらに
は、配線が容易にでき、レイアウトの設計期間の短縮が
期待できる。また、このような設計手法が確実な手法と
して使用できるため、回路設計期間の確保ができるよう
になる。
ゲートアレイセルブロックとの配線領域を、ゲートアレ
イセルブロックのバルク上に確保することにより、配線
ができなくなる可能性を低くすることができる。さらに
は、配線が容易にでき、レイアウトの設計期間の短縮が
期待できる。また、このような設計手法が確実な手法と
して使用できるため、回路設計期間の確保ができるよう
になる。
【００１０】
【発明の実施の形態】次に、本発明を図を参照して詳細
に説明する。
に説明する。
【００１１】本発明のレイアウトの例を図３に示す。こ
こで、３−１はゲートアレイセルブロック、３−２はゲ
ートアレイセルの配置配線領域、３−３はスタンダード
セルブロック、３−４はスタンダードセルブロックとゲ
ートアレイセルブロックを接続するための配線領域、３
−５はゲートアレイセルの配置配線禁止領域、３−６は
スタンダードセルブロックとゲートアレイセルブロック
を接続する配線、３−７はゲートアレイセルブロックに
設けられた接続ピンである。
こで、３−１はゲートアレイセルブロック、３−２はゲ
ートアレイセルの配置配線領域、３−３はスタンダード
セルブロック、３−４はスタンダードセルブロックとゲ
ートアレイセルブロックを接続するための配線領域、３
−５はゲートアレイセルの配置配線禁止領域、３−６は
スタンダードセルブロックとゲートアレイセルブロック
を接続する配線、３−７はゲートアレイセルブロックに
設けられた接続ピンである。
【００１２】本発明によるレイアウトを実現するための
フローは次のようになる。設計の終了していない回路の
ゲート数を見積もり、ゲートアレイセルブロック３−１
のバルクのレイアウトを行う。このとき、後で確実に配
置配線が行えるように大きめにバルクをレイアウトす
る。ＩＣ全体のレイアウトに前記バルクのレイアウトを
組み込む。このとき、スタンダードセルブロックとゲー
トアレイセルブロックを接続するための配線領域３−４
を確保する。バルク層までＩＣの製造を進め、それと並
行して回路設計を行う。ここまでは従来のフローと同じ
である。次に、自動配置配線プログラムによりゲートア
レイセルブロックの配線層のレイアウトを行う。このと
き、ゲートアレイセルブロックのバルクは大きめにレイ
アウトされているので配置配線領域３−２をできるだけ
小さくし、スタンダードセルブロックとゲートアレイセ
ルブロックを接続するための配線領域３ー４に隣接する
ように、配置配線禁止領域３−５を設ける。これらのこ
とは、自動配置配線プログラムの条件設定により容易に
行うことができる。次に、ＩＣ全体のレイアウトに前記
配線層のレイアウトを組み込み、スタンダードセルブロ
ックとゲートアレイセルブロックの配線を行う。ここ
で、もし図３のようにゲートアレイセルブロックの接続
ピン３−７が増えた場合においても、ゲートアレイセル
ブロックの配置配線禁止領域３−５を配線領域として使
用すれば、配線が可能となる。
フローは次のようになる。設計の終了していない回路の
ゲート数を見積もり、ゲートアレイセルブロック３−１
のバルクのレイアウトを行う。このとき、後で確実に配
置配線が行えるように大きめにバルクをレイアウトす
る。ＩＣ全体のレイアウトに前記バルクのレイアウトを
組み込む。このとき、スタンダードセルブロックとゲー
トアレイセルブロックを接続するための配線領域３−４
を確保する。バルク層までＩＣの製造を進め、それと並
行して回路設計を行う。ここまでは従来のフローと同じ
である。次に、自動配置配線プログラムによりゲートア
レイセルブロックの配線層のレイアウトを行う。このと
き、ゲートアレイセルブロックのバルクは大きめにレイ
アウトされているので配置配線領域３−２をできるだけ
小さくし、スタンダードセルブロックとゲートアレイセ
ルブロックを接続するための配線領域３ー４に隣接する
ように、配置配線禁止領域３−５を設ける。これらのこ
とは、自動配置配線プログラムの条件設定により容易に
行うことができる。次に、ＩＣ全体のレイアウトに前記
配線層のレイアウトを組み込み、スタンダードセルブロ
ックとゲートアレイセルブロックの配線を行う。ここ
で、もし図３のようにゲートアレイセルブロックの接続
ピン３−７が増えた場合においても、ゲートアレイセル
ブロックの配置配線禁止領域３−５を配線領域として使
用すれば、配線が可能となる。
【００１３】
【発明の効果】本発明によれば、スタンダードセルブロ
ックとゲートアレイセルブロックとの配線領域を、ゲー
トアレイセルブロックのバルク上に確保することによ
り、配線ができなくなる可能性を低くすることができ
る。さらには、配線が容易にでき、レイアウトの設計期
間の短縮が期待できる。また、このような設計手法が確
実な手法として使用できるため、回路設計期間の確保が
できるようになる。
ックとゲートアレイセルブロックとの配線領域を、ゲー
トアレイセルブロックのバルク上に確保することによ
り、配線ができなくなる可能性を低くすることができ
る。さらには、配線が容易にでき、レイアウトの設計期
間の短縮が期待できる。また、このような設計手法が確
実な手法として使用できるため、回路設計期間の確保が
できるようになる。
【図１】ゲートアレイセルブロックとスタンダードセル
ブロックで構成されたＩＣのレイアウト図である。
ブロックで構成されたＩＣのレイアウト図である。
【図２】従来のレイアウト手法を用いたレイアウト図で
ある。
ある。
【図３】本発明によるレイアウト手法を用いたレイアウ
ト図である。
ト図である。
１−１ ゲートアレイセルブロック １−２ ゲートアレイセルの配置配線領域 １−３ スタンダードセルブロック １−４ スタンダードセルブロックとゲートアレイセル
ブロックを接続するための配線領域 １−５ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 １−６ ゲートアレイセルブロックに設けられた接続ピ
ン ２−１ ゲートアレイセルブロック ２−２ ゲートアレイセルの配置配線領域 ２−３ スタンダードセルブロック ２−４ スタンダードセルブロックとゲートアレイセル
ブロックを接続するための配線領域 ２−５ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 ２−６ ゲートアレイセルブロックに設けられた接続ピ
ン ３−１ ゲートアレイセルブロック ３−２ ゲートアレイセルの配置配線領域 ３−３ スタンダードセルブロック ３−４ スタンダードセルブロックとゲートアレイセル
ブロックを接続するための配線領域 ３−５ ゲートアレイセルの配置配線禁止領域 ３−６ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 ３−７ ゲートアレイセルブロックに設けられた接続ピ
ン
ブロックを接続するための配線領域 １−５ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 １−６ ゲートアレイセルブロックに設けられた接続ピ
ン ２−１ ゲートアレイセルブロック ２−２ ゲートアレイセルの配置配線領域 ２−３ スタンダードセルブロック ２−４ スタンダードセルブロックとゲートアレイセル
ブロックを接続するための配線領域 ２−５ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 ２−６ ゲートアレイセルブロックに設けられた接続ピ
ン ３−１ ゲートアレイセルブロック ３−２ ゲートアレイセルの配置配線領域 ３−３ スタンダードセルブロック ３−４ スタンダードセルブロックとゲートアレイセル
ブロックを接続するための配線領域 ３−５ ゲートアレイセルの配置配線禁止領域 ３−６ スタンダードセルブロックとゲートアレイセル
ブロックを接続する配線 ３−７ ゲートアレイセルブロックに設けられた接続ピ
ン
Claims (2)
- 【請求項１】ゲートアレイセルブロックとスタンダード
セルブロックを有する半導体集積装置において、ゲート
アレイセルブロックのバルク上に、ゲートアレイセルブ
ロック内で使用される配線以外の配線層が置かれている
事を特徴とする半導体集積装置。 - 【請求項２】請求項１記載の半導体集積装置を実現する
ためのレイアウト設計手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517497A JPH10261780A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積装置及びレイアウト設計手法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517497A JPH10261780A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積装置及びレイアウト設計手法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261780A true JPH10261780A (ja) | 1998-09-29 |
Family
ID=13279282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6517497A Withdrawn JPH10261780A (ja) | 1997-03-18 | 1997-03-18 | 半導体集積装置及びレイアウト設計手法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261780A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870206B2 (en) * | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
| JP2007042991A (ja) * | 2005-08-05 | 2007-02-15 | Rohm Co Ltd | 半導体集積回路 |
-
1997
- 1997-03-18 JP JP6517497A patent/JPH10261780A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870206B2 (en) * | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
| JP2007042991A (ja) * | 2005-08-05 | 2007-02-15 | Rohm Co Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |