JPH05326835A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05326835A JPH05326835A JP12244792A JP12244792A JPH05326835A JP H05326835 A JPH05326835 A JP H05326835A JP 12244792 A JP12244792 A JP 12244792A JP 12244792 A JP12244792 A JP 12244792A JP H05326835 A JPH05326835 A JP H05326835A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- circuit device
- function block
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】大規模ファンクションブロックの上層部を通過
する配線が長くなっても正常な動作をする半導体集積回
路装置を提供する。 【構成】大規模ファンクションブロック内にバッファ回
路を設け、大規模ファンクションブロック上層部を通過
する長い配線長を有する信号配線を一時バッファで受け
ることにより、長配線長の信号配線の波形を鈍化させる
ことなく、正常な動作が行うことが出来る。
する配線が長くなっても正常な動作をする半導体集積回
路装置を提供する。 【構成】大規模ファンクションブロック内にバッファ回
路を設け、大規模ファンクションブロック上層部を通過
する長い配線長を有する信号配線を一時バッファで受け
ることにより、長配線長の信号配線の波形を鈍化させる
ことなく、正常な動作が行うことが出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に大規模ファンクション部とゲートアレイ部とを
同一チップ内に含んだ半導体集積回路装置に関する。
し、特に大規模ファンクション部とゲートアレイ部とを
同一チップ内に含んだ半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置は、
図２に示すように同一半導体チップ１内に大規模ファン
クションブロック部３とゲートアレイ部４と大規模ファ
ンクションブロック部３およびゲートアレイ部４および
半導体チップ外部を接続する入出力バッファ部２とを有
している。入出力バッファ部２とゲートアレイ部４を接
続する配線は、多種多様の接続方法があり、この従来例
の半導体集積回路装置では、大規模ファンクションブロ
ック３の上部を通過し入出力バッファ部２とゲートアレ
イ部４を接続する配線５を有している。近年、この様な
大規模ファンクションブロック部とゲートアレイ部を有
する半導体集積回路装置の集積規模は、これらの半導体
集積回路装置を用いるシステムの多様化に伴い増々大き
くなってきている。
図２に示すように同一半導体チップ１内に大規模ファン
クションブロック部３とゲートアレイ部４と大規模ファ
ンクションブロック部３およびゲートアレイ部４および
半導体チップ外部を接続する入出力バッファ部２とを有
している。入出力バッファ部２とゲートアレイ部４を接
続する配線は、多種多様の接続方法があり、この従来例
の半導体集積回路装置では、大規模ファンクションブロ
ック３の上部を通過し入出力バッファ部２とゲートアレ
イ部４を接続する配線５を有している。近年、この様な
大規模ファンクションブロック部とゲートアレイ部を有
する半導体集積回路装置の集積規模は、これらの半導体
集積回路装置を用いるシステムの多様化に伴い増々大き
くなってきている。
【０００３】
【発明が解決しようとする課題】上述した半導体集積回
路装置は、益々大型化する傾向にあるので、この大型化
に伴い、大規模ファンクショブロック部の上部を通過し
入出力バッファ部とゲートアレイ部を接続する配線が長
くなるため、この配線を使用し伝達する信号の波形が鈍
化し、所望のスピードが得られず、またさらに誤動作を
起こす問題がある。
路装置は、益々大型化する傾向にあるので、この大型化
に伴い、大規模ファンクショブロック部の上部を通過し
入出力バッファ部とゲートアレイ部を接続する配線が長
くなるため、この配線を使用し伝達する信号の波形が鈍
化し、所望のスピードが得られず、またさらに誤動作を
起こす問題がある。
【０００４】本発明の目的は、大規模ファンクションブ
ロック部の上部を配線が通過する半導体集積回路装置に
おいて、大規模ファンクションブロック部の上層部を通
過する配線における波形が鈍化しない半導体集積回路装
置を提供することにある。
ロック部の上部を配線が通過する半導体集積回路装置に
おいて、大規模ファンクションブロック部の上層部を通
過する配線における波形が鈍化しない半導体集積回路装
置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に、論理ゲートの構成に必要な少
なくともトランジスタを有する複数個の半導体素子から
なる基本セルを複数個配置して構成するゲートアレイ部
と、前記ゲートアレイ部とは異る配置に構成される前記
複数個の半導体素子からなる大規模ファンクションブロ
ック部と、入出力バッファ部と、前記ゲートアレイ部お
よび前記大規模ファンクションブロック部のそれぞれの
上に絶縁層を介して複数個の信号配線層とを備えた半導
体集積回路装置において、前記大規模ファンクションブ
ロック部の上層部を通過する信号配線を前記大規模ファ
ンクションブロック部内で接続するバッファ回路を設け
た構成である。
装置は、半導体基板上に、論理ゲートの構成に必要な少
なくともトランジスタを有する複数個の半導体素子から
なる基本セルを複数個配置して構成するゲートアレイ部
と、前記ゲートアレイ部とは異る配置に構成される前記
複数個の半導体素子からなる大規模ファンクションブロ
ック部と、入出力バッファ部と、前記ゲートアレイ部お
よび前記大規模ファンクションブロック部のそれぞれの
上に絶縁層を介して複数個の信号配線層とを備えた半導
体集積回路装置において、前記大規模ファンクションブ
ロック部の上層部を通過する信号配線を前記大規模ファ
ンクションブロック部内で接続するバッファ回路を設け
た構成である。
【０００６】さらに、前記バッファ回路が前記大規模フ
ァンクションブロック部の周囲に設けた構成でもよい。
ァンクションブロック部の周囲に設けた構成でもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の第１の実施例の半導体集
積回路装置を示すブロック図である。
積回路装置を示すブロック図である。
【０００９】この実施例は、ゲートアレイ部４から入出
力バッファ部２へ伝達される信号を示す配線６および７
の間にバッファ回路１０を有し、さらに入出力バッファ
部２からゲートアレイ部４へ伝達される信号を示す配線
８および９の間にバッファ回路１１を有する以外は、従
来例の半導体集積回路装置（図２参照）と同じ構成で、
同一構成要素には同じ参照符号が付してある。この実施
例の半導体集積回路装置では、大規模ファンクションブ
ロック部３の上層部を通過し入出力バッファ部２とゲー
トアレイ部４を接続する配線が長くなっても大規模ファ
ンクションブロック部３内にバッファ１０および１１が
あるためこの配線を伝達する信号の波形は鈍化すること
なく伝達する。その結果所望のスピードが得られ、さら
に正常な動作をする半導体集積回路装置が得られる。
力バッファ部２へ伝達される信号を示す配線６および７
の間にバッファ回路１０を有し、さらに入出力バッファ
部２からゲートアレイ部４へ伝達される信号を示す配線
８および９の間にバッファ回路１１を有する以外は、従
来例の半導体集積回路装置（図２参照）と同じ構成で、
同一構成要素には同じ参照符号が付してある。この実施
例の半導体集積回路装置では、大規模ファンクションブ
ロック部３の上層部を通過し入出力バッファ部２とゲー
トアレイ部４を接続する配線が長くなっても大規模ファ
ンクションブロック部３内にバッファ１０および１１が
あるためこの配線を伝達する信号の波形は鈍化すること
なく伝達する。その結果所望のスピードが得られ、さら
に正常な動作をする半導体集積回路装置が得られる。
【００１０】次に、本発明の第２の実施例の半導体集積
回路装置について説明する。第１の実施例が改良の対象
とした大規模ファンクションブロック３の中間にバッフ
ァ回路を設置することは大規模ファンクションブロック
３の上部を通過する信号が多くなった場合、多数のバッ
ファ回路を大規模ファンクションブロックの中央に設け
ねばならなくなり、大規模ファンクションブロックの構
成に制約が生じる点を発明者は発見した。この欠点を解
消したのが第２の実施例である。
回路装置について説明する。第１の実施例が改良の対象
とした大規模ファンクションブロック３の中間にバッフ
ァ回路を設置することは大規模ファンクションブロック
３の上部を通過する信号が多くなった場合、多数のバッ
ファ回路を大規模ファンクションブロックの中央に設け
ねばならなくなり、大規模ファンクションブロックの構
成に制約が生じる点を発明者は発見した。この欠点を解
消したのが第２の実施例である。
【００１１】図３は、本発明の第２の実施例の半導体集
積回路装置を示すブロック図である。この実施例が本発
明の第１の実施例の半導体集積回路装置と相違する点
は、ゲートアレイ部４から入出力バッファ２へ伝達され
る信号を示す配線１１，１２および１３の間にバッファ
回路１７および１８がそれぞれ設置されていること、な
らびに入出力バッファ２からゲートアレイ部４へ伝達さ
れる信号を示す配線１４，１５および１６の間にバッフ
ァ回路１９および２０がそれぞれ設置されていることで
ある。
積回路装置を示すブロック図である。この実施例が本発
明の第１の実施例の半導体集積回路装置と相違する点
は、ゲートアレイ部４から入出力バッファ２へ伝達され
る信号を示す配線１１，１２および１３の間にバッファ
回路１７および１８がそれぞれ設置されていること、な
らびに入出力バッファ２からゲートアレイ部４へ伝達さ
れる信号を示す配線１４，１５および１６の間にバッフ
ァ回路１９および２０がそれぞれ設置されていることで
ある。
【００１２】この第２の実施例の半導体集積回路装置
は、大規模ファンクションブロック３の上層部を通過し
入出力バッファ部２とゲートアレイ部４を接続する配線
が長くなっても大規模ファンクション部３の内の周囲に
バッファ回路１７，１８，１９および２０をそれぞれ有
しているため、この配線を伝達する信号の波形は鈍化す
ることなく伝達され、所望のスピードが得られ、正常動
作をする大規模ファンクションブロックの構成に制約の
ない半導体集積回路装置を得ることが出来る。
は、大規模ファンクションブロック３の上層部を通過し
入出力バッファ部２とゲートアレイ部４を接続する配線
が長くなっても大規模ファンクション部３の内の周囲に
バッファ回路１７，１８，１９および２０をそれぞれ有
しているため、この配線を伝達する信号の波形は鈍化す
ることなく伝達され、所望のスピードが得られ、正常動
作をする大規模ファンクションブロックの構成に制約の
ない半導体集積回路装置を得ることが出来る。
【００１３】
【発明の効果】以上説明したように本発明は、大規模フ
ァンクションブロックの上層部を通過する配線層間にバ
ッファ回路を設置したので、これらの配線層を伝達する
信号の波形が鈍化することなく、正常な動作を行なうこ
とが出来るという効果を有する。
ァンクションブロックの上層部を通過する配線層間にバ
ッファ回路を設置したので、これらの配線層を伝達する
信号の波形が鈍化することなく、正常な動作を行なうこ
とが出来るという効果を有する。
【図１】本発明の第１の実施例の半導体集積回路装置の
ブロック図である。
ブロック図である。
【図２】従来の半導体集積回路装置のブロック図であ
る。
る。
【図３】本発明の第２の実施例の半導体集積回路装置の
ブロック図である。
ブロック図である。
１ 半導体チップ ２ 入出力バッファ部 ３ 大規模ファンクションブロック部 ４ ゲートアレー部 ５〜９，１２〜１６ 配線 １０，１１，１７，１８，１９，２０ バッファ回路
Claims (2)
- 【請求項１】 半導体基板上に、論理ゲートの構成に必
要な少なくともトランジスタを有する複数個の半導体素
子からなる基本セルを複数個配置して構成するゲートア
レイ部と、前記ゲートアレイ部とは異る配置に構成され
る前記複数個の半導体素子からなる大規模ファンクショ
ンブロック部と、入出力バッファ部と、前記ゲートアレ
イ部および前記大規模ファンクションブロック部のそれ
ぞれの上に絶縁層を介して複数個の信号配線層とを備え
た半導体集積回路装置において、前記大規模ファンクシ
ョンブロック部の上層部を通過する信号配線を前記大規
模ファンクションブロック部内で接続するバッファ回路
を設けたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記バッファ回路が前記大規模ファンク
ションブロック部の周囲に設けられたことを特徴とする
請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244792A JPH05326835A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244792A JPH05326835A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326835A true JPH05326835A (ja) | 1993-12-10 |
Family
ID=14836074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12244792A Pending JPH05326835A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026537B2 (en) | 2003-01-20 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247651A (ja) * | 1991-02-04 | 1992-09-03 | Toshiba Corp | 半導体集積回路装置 |
-
1992
- 1992-05-15 JP JP12244792A patent/JPH05326835A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247651A (ja) * | 1991-02-04 | 1992-09-03 | Toshiba Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026537B2 (en) | 2003-01-20 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |