JPH0329363A - メモリーを塔載したゲートアレー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリー専用領域を搭載したゲートアレーに関
するものである。

（従来の技術） ゲートアレーはトランジスタ基本回路を行列状に規則的
かつ固定して配置した共通のウェハを用意しておき、ユ
ーザからの要望によって異なる配線マスクを使用して配
線を形成することにより、多種類の品種の半導体集積回
路を構成するものである． ゲートアレーを多機能化するために、論理回路を構成す
るための論理ゲートだけではなく，論理ゲートとともに
メモリーも搭載したゲートアレーが用いられている。

ゲートアレーにメモリーをｌｆｉｌ（する方法として、
第３図に示されるようにメモリー専用領域２を設ける方
式のものがある。４は論理ゲートが配置された論理部、
８はメモリー専用領域２と論理部４との間の配線領域で
ある。メモリーをメモリー界用領域として搭載すればメ
モリーの集積度を高めることができる．一方，メモリー
を搭載する他の方法としては、第４図に示されるように
メモリー領域６はメモリー専用領域ではなく，メモリー
セルと論理ゲートをともに配置している。第４図の方式
はメモリー容量をユーザの希望通りに設定できる反面、
メモリーの集積度が低くなる欠点がある．本発明が関係
するのはメモリー専用領域をもつゲートアレーである． メモリー専用領域を搭載した従来のゲートアレーでは、
メモリー専用領域の配置は例えば第３図に示されるよう
にチップの片隅に配置されるか、チップの周辺部に配置
されている。

（発明が解決しようとする課題） メモリー専用領域が第３図のように配置されたゲートア
レーでは、メモリーへのアドレス入力のための論理回路
を構成する論理部と、メモリーからのデータ出力のため
の論理回路を構成する論理部が指定されていないので、
仮りにメモリー専用領域２のアドレス入力側及びデータ
出力側を図に矢印で示されるような範囲であるとすると
，アドレス入力のための配線領域はメモリー専用領域２
の上側から左側に及ぶ範囲となり、データ出力のための
配線領域はメモリー専用領域２の下側から左側の領域と
なる．そのため、特にメモリー専用領域２の左側の配線
領域ではアドレス入力のための配線とデータ出力のため
の配線が交錯する。ゲートアレーでは一般に配線はコン
ピューターソフトウェアを用いて行なわれることが多い
ため、第３図のようなメモリー専用領域２の配置では広
い配線領域８が必要となり、チップサイズが大きくなっ
てしまう欠点がある。

本発明は大容量メモリーを搭載できるようにメモリー専
用領域を搭載したゲートアレーにおいて、メモリー専用
領峨と論理回路との配線領域を小さくすることのできる
ゲートアレーを提供することを目的とするものである。

（課題を解決するための手段） 本発明では、メモリー専用領域の両側にトランジスタ基
本回路を規則的に配置した論理部が設けられており、一
方の論理部はメモリー専用領域の入力側論理回路を構成
するのに必要な容量のゲートを少なくとも含み、他方の
論理部はメモリー専用領域の出力側論理回路を構戊する
のに必要な容量のゲートを少なくとも含んでいる。

（実施例） 第１図は一実施例におけるゲートアレーチップを表わす
． １２はメモリー専用領域であり．メモリー専用領域ｌ２
内の図で上側にはアドレス入力領域が配置され、下側に
はデータ出力領域が配置されている。メモリー専用領域
１２はこのチップのほぼ中央部に配置されている． メモリー専用領域１２の上側には論理部ｌ４が配置され
、論理部１４とメモリー専用領域１２の間には配線領域
１６が配置されている．メモリー専用領域１２の下側に
は論理部１８が配置され，メモリー専用領域ｌ２と論理
部１８の間には配線領域２０が配置されている。

メモリー専用領域１２にはＲＯＭセルが配置されており
、論理部１４．１８にはトランジスタ基本回路が配列さ
れた基本セル領域と配線領域がアレー状に配置されてい
る。チップの周辺部には人出力部が配置される。

第１図のゲートアレーでは，上側の論理部１４によって
アドレス操作ロジックを構成するように配線を施し、下
側の論理部１８によってデータ操作ロジックを構威する
ように配線を施す．アドレス操作ロジックとデータ操作
ロジックの間で配線が行き交うことがなく、論理部１４
とメモリー専用領域１２の間の配線領域１６、及び論理
部１８とメモリー専用領域１２の間の配線領域２０はそ
れぞれ少なくてすむ。

第２図に一実施例のゲートアレーを用いてメモリー″！
Ａ置を構成した例を表わす。ただし，第１図ではメモリ
ー専用領域１２がｌ個であるのに対し，第２図のゲート
アレーでは２個のメモリー専用領域を搭載している。第
２図はブロック図で表現しているが、各部の配置は第２
図に示されたものに近くなる。

チップのほぼ中央部には２個のマスクＲＯＭ　２２ａ，
２２ｂが配置されている。マスクＲＯＭ　２２ａ，２２
ｂの上側にはそれぞれのアドレス操作ロジックが論理部
１４により構成されている。アドレス操作ロジックには
データラッチ回路２４ａ，２４ｂと、カウンター２６ａ
，２６ｂがそれぞれ設けられている。周辺部の入出力部
にはデータ入力回ｉ６２８ａ，２８ｂとスタート信号入
力回路３Ｏ及びクロツク入力回路３２が構成されている
。

マスクＲＯＭ２２ａ，２２ｂの下側の領域には論理部１
８によってデータ操作ロジックが構威されている。デー
タ操作ロジックにはデータラッチ回路３２ａ，３２ｂ、
セレクタ回路３４及びセレクタロジック回路３６が設け
られている。入出力部にはセレクト条件入力回路３８及
びデータ出力回路４０が構成されている。

アドレス操作ロジックのｒｔｎ．データ操作ロジックの
間及び両ロジックとマスクＲＯＭ２２ａ，２２ｂの間に
は、論理部ｌ４の配線領域や、論理部１４とメモリー専
用領域１２の間の配線領域を用いて配線４２が形或され
ている。

実施例はメモリー専用領域にＲＯＭを配置しているが、
メモリーとしてはＲＡＭを搭載することもできる． （発明の効果） 本発明ではメモリー専用領域の両側に論理部が設けられ
ており、一方の論理部はメモリー専用領域の入力側論理
回路を構成するのに必要な容量のゲートを少なくとも含
み、他方の論理部はメモリー専用領域の出力側論理回路
を構成するのに必要な容量のゲートを少なくとも含んで
いるので、メモリー専用領域と論理部の間の配線領域を
小さくすることができる。

また，例えばメモリー専用領域を複数個搭載する場合に
は従来の第３図のように片隅にメモリー専用領域を配置
したり、周辺部に配置する方式では配線領域が大きくな
ってチップサイズが大きくなりすぎる．第４図のような
ゲートアレーでは襟数個のメモリー領域領域を搭載する
のは不可能で６ある．これに対し、本発明では配線の領
域が少なくなるので複数個のメモリー専用領域を搭載し
て大容量メモリー装置とすることも可能である。

【図面の簡単な説明】

第１図は一実施例における各部の配置を示す平面図，第
２図は一実施例を用いてメモリー装置を構成する場合の
配置を示すブロック図、第３図及び第４図は従来のゲー
トアレーの各部の配置を示す平面図である．

Claims (1)

【特許請求の範囲】
1. （１）メモリー専用領域を搭載し、このメモリー専用領
   域の両側にはトランジスタ基本回路を規則的に配置した
   論理部が設けられており、一方の論理部は前記メモリー
   専用領域の入力側論理回路を構成するのに必要な容量の
   ゲートを少なくとも含み、他方の論理部は前記メモリー
   専用領域の出力側論理回路を構成するのに必要な容量の
   ゲートを少なくとも含んでいるゲートアレー。