JPH01238038A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体集積回路装置に関し、特には半導体子
ノブの主要部を挾んで位置する回路間の電気的接続に関
する。

〈従来の技術〉 半導体技術の著しい進歩により半導体集積回路の高集積
化が図られると共に、各種機能をもったロジック回路等
が半導体チップに一体的に作製されるようになってきた
。

半導体メモリにおいても汎用メモリだけではなく、画像
処理など用途に応じた特殊な機能を具備するＡＳＩＣメ
モリが開発されている。この種のメモリでは同一半導体
チノブ内にメモリセルだけでなく、ロジック回路をも内
蔵して構成される。

第２図は従来の半導体メモリを示す。図において、２１
はチップ２０の中央に配置され、多数のメモリセルをマ
トリックス上に配置してチップの広い面積を占有するメ
モリコア、２２．２８はメモリコア２１の相対する２辺
の外側に各々配置され、メモリコア２１を各々制御する
上部制御部。

下部制御部である。２４は上部制御部２２の外側に配置
され、上部制御部２２に接続される入出力用Ｉ１０バッ
ドであり、２５は下部制御部２３の外側に配置され、下
部制御部２３に接続される入出力用Ｉ１０バンドである
。上部及び下部制御部２２．２８内の回路セル２６．２
７相互間に結線が必要な場合はメモリコア２１を迂回し
た結線２８が半導体チップ２０の周辺領域を利用して形
成される。

〈発明が解決しようとする問題点〉 従来の半導体メモリでは上部及び下部制御部間の結線を
メモリコアの左右外周領域を使用して行っていたため、
配線に要する領域が必要であり、千ノブ面積を増加させ
ていた。またそれらの配線ではメモリコアを迂回して配
線されるため配線長が増加し、信号波形が鈍るため駆動
能力の大きなトランジスタが必要であり、そのトランジ
スタを含むレイアウトセルの面積が増加し、チップ面積
を増加させていた。− 特に配線をＣＡＤシステム等を利用して自動的に描かせ
る場合には、メモリコア部がブランクボックスとして認
識され、上述のようにこの領域を避けた配線パターンが
形成され、チップ面積の有効利用及び集積回路の高密度
化の点で問題があった。上記のような問題は半導体メモ
リだけでなく他の論理回路等においても同様に生じてい
る問題である。

本発明は上記従来装置の問題点に鑑みてなされたもので
、回路間の配線の効率化を図った半導体集積回路を提供
する。

く問題点を解決するための手段〉 本発明の半導体集積回路装置は、半導体チップ主要部に
形成されたコア部と、このコア部の一方の側に配置され
た第１制御部と、コア部の異なる側に配置された第２制
御部と、これら両制御部間を相互配線し、且つコア部上
を跨いで位置する配線を設けて構成する。

く作　用〉 第１制御部と第２制御部間を電気的接続する配線を、コ
ア上に位置させて設けることにより、半導体チップ面を
有効に活用することができ、チンプサイズの縮少が図れ
る。

〈実施例〉 第１図にこの発明による一実施例の半導体メモリの平面
配置図を示す。図において、１１はチップ１０の中央に
配置され、多数のメモリセルをマトリックス上に配置し
てなるメモリコア、１２゜１３はメモリコア１１の相対
する２辺の外側に各々配置され、メモリコア１１を各々
制御する上部制御部、下部制御部である。１４は上部制
御部１２の外側に配置され、上部制御部１２に接続され
る入出力用Ｉ１０パ・ラドであり、１５は下部制御部１
３の外側に配置され、下部制御部１８に接続される入出
力用Ｉ１０パッドである。

上部制御部１２は例えばメモリセルの入力を制御する回
路を含み、下部制御部１３は出力を制御する回路を含ん
で構成される。ここで上部制御部１２と下部制御部１３
は、単に入出力を制御するだけでなく、半導体メモリが
画像メモリとして構成されて各種編集機能を果し得る構
成では、各制御部１２．１８に含まれた論理回路間を接
続して信号を交換する必要が生じる。そのため上部反部
下部制御部１２．１８内に設けられた回路セル１６．１
７間を相互に電気的接続する配線１８を設ける。この配
線１８はメモリコア１１を迂回させることなく上に位置
させて設け、２層メタル半導体プロセスにおける１層メ
タル、２層メタル及び層間スルーホールを用いて行なう
。ＣＡＤシステムを用いた自動配線によって行なう場合
には、メモリコア１１上に位置させて貫通線１８ａの要
素及び貫通線１８ａと回路セル１６．１７間を夫々接続
する結線１８ｂの要素を描くプログラムを予め作成する
ことによって、従来のＣＡＤシステムのように迂回する
ことなく配線成分を描かせることができる。

上記実施例は半導体メモリを挙げて説明したが他の半導
体集積回路装置にも適用することができる。

〈発明の効果〉 上下の制御部間の結線がコア上を通♂ため、従来の方式
に比べて配線長が短くなり、配線領域が少なくなり、チ
ップ面積が減少する。配線長が短くなることから信号波
形の鈍りが；さえられ、駆動トランジスタの大きさも従
来の方式に比べて小さく設計でき、チップ面積が減少す
る。上下の制御部間の結線は貫通線の両端の端子にのみ
結線するだけになり、コアの左右の領域を使用する配線
が不要となり、配線プログラムの実行速度が速くなる。

【図面の簡単な説明】

第１図はこの発明による半導体メモリの平面配置図、第
２図は従来の半導体メモリの平面配置図である。 １．０：半４体チップ、１１：メモリコア、１２：上部
制御部、１３：下部制御部、１６．１７：回路セル、１
８：配線、１８ａ：貫通線、ｔ’ｓ　ｂ：結線。

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ主要部に形成されたコア部と、上記コ
   ア部の一方の側に配置された第１制御部と、 上記コア部の異なる他方の側に配置された第２制御部と
   、 上記第１制御部及び第２制御部間を電気的に接続し、且
   つ上記コア部上を跨いぐ配線とを備えてなることを特徴
   とする半導体集積回路装置。